CN116469886A - 一种sgt工艺的tvs器件及其制造方法 - Google Patents

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Abstract

本发明提供一种SGT工艺的TVS器件及制造方法，通过SGT工艺，在元胞区与终端区设置沟槽，同时在位于元胞区的沟槽中设置堆叠第一多晶硅和第二多晶硅，在位于终端区的两个沟槽之间形成重掺杂第一导电类型的第一掺杂区及第二导电类型的第二掺杂区，以形成PN结，在位于元胞区的两个沟槽之间形成重掺杂第一导电类型的源区。基于SGT工艺，进一步降低了器件的箝位系数，提高静电防护能力。

Description

一种SGT工艺的TVS器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体涉及一种SGT工艺的TVS器件及制造方法。
背景技术
瞬态电压抑制器(TVS)被广泛应用于ESD保护领域，传统的TVS器件普遍采用二极管结构，存在箝位电压高，箝位系数大的缺点，难以有效保护电路。
现有技术中，提供一种SCR结构的TVS器件，能够有效地降低箝位系数，但是使用该结构的TVS器件存在触发电压高、易触发闩锁效应、ESD窗口难以优化等问题。因此，在不影响器件其他性能的情况下降低箝位系数，成为了现有技术中需要解决的问题。
发明内容
基于上述现有技术的缺点，本发明提供一种SGT工艺的TVS器件及制造方法，通过SGT工艺结构，能够在不影响器件其他性能的情况下降低箝位系数。
为实现上述目的，本发明提供一种SGT工艺的TVS器件的制造方法，包括以下步骤：
提供一个基板，基板划分元胞区及终端区，所述基板自下而上依次包括重掺杂第一导电类型的衬底及轻掺杂第一导电类型的外延；
在所述外延上形成硬掩膜；
蚀刻所述硬掩膜及所述外延，在所述基板的元胞区及终端区分别形成沟槽；
在所述外延上形成第一氧化层；
在所述第一氧化层上形成第一多晶硅，并使所述第一多晶硅填充所述沟槽；
去除所述沟槽外以及所述沟槽上部的部分所述第一多晶硅和所述第一氧化层；
在所述第一多晶硅上形成第二氧化层；
在所述外延及所述沟槽侧壁形成第三氧化层；
在位于元胞区的所述沟槽填充第二多晶硅；
去除位于元胞区的所述沟槽外第二多晶硅；
利用离子注入工艺，在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区；
利用离子注入工艺在所述外延表面形成具有第二导电类型的基区；
在所述第一掺杂区的上方形成第二导电类型的第二掺杂区；
在位于元胞区的两个所述沟槽之间两侧形成重掺杂第一导电类型的源区；
形成第四氧化层，覆盖所述TVS器件的表面。
可选的，位于元胞区的所述第一多晶硅的上表面低于位于终端区的所述第一多晶硅的上表面。
可选的，位于元胞区的所述第一多晶硅上表面与位于终端区的所述第一多晶硅的上表面的高度差为
可选的，去除所述沟槽外所述第二氧化层及所述硬掩膜时，保留部分所述硬掩膜，去除所述多晶硅顶部的部分所述第二氧化层后，利用平坦化工艺，去除剩余所述硬掩膜。
可选的，利用离子注入工艺，在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区后，利用扩散工艺，对所述第一掺杂区进行扩散工艺，增加所述第一掺杂区的结深，使所述第一掺杂区的深度大于所述第二掺杂区的深度。
可选的，利用一次扩散工艺，同时形成所述基区、所述第二掺杂区。
进一步的，还包括以下步骤：
利用光刻工艺、蚀刻工艺，分别在位于元胞区内的所述源区、位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅、位于元胞区的所述沟槽内的所述第二多晶硅、位于终端区内的所述第二掺杂区、位于终端区边缘的所述第一多晶硅暴露接触孔；
在所述接触孔底部重掺杂第二导电类型形成体区；
在所述第四氧化层顶面形成源区导电层和终端区导电层，所述源区导电层连通所述源区及其暴露的所述接触孔底部的所述体区形成源极，并连通位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅；所述终端区导电层连通所述第二掺杂区与位于元胞区的所述沟槽内的所述第二多晶硅形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅；位于元胞区和终端区互联处的所述第一多晶硅作为栅极电阻，两端分别与所述源区导电层、所述终端区导电层相连。
进一步的，还包括以下步骤：
利用薄膜沉积工艺或其他方法，形成背面导电层于所述衬底101底部。
本发明还提供一种SGT工艺的TVS器件，包括基板、沟槽、第一氧化层、第一多晶硅、第二氧化层、第三氧化层、第二多晶硅、第四氧化层；所述基板自下而上包括重掺杂第一导电类型衬底、轻掺杂第一导电类型的外延；所述沟槽开设于元胞区与终端区中；位于终端区的所述沟槽从下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层，侧壁自下而上包括所述第一氧化层、所述第二氧化层；位于终端区的两个所述沟槽之间的外延自下而上包括第一导电类型的第一掺杂区、第二导电类型的第二掺杂区、所述第三氧化层，所述第一掺杂区与所述第二掺杂区共同形成一个或多个PN结；位于元胞区的所述沟槽自下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层、所述第二多晶硅，侧壁自下而上包括所述第一氧化层、所述第二氧化层、所述第三氧化层；位于元胞区的两个所述沟槽之间至下而上包括第二导电类型的基区、重掺杂第一导电类型的源区、所述第三氧化层；位于元胞区边缘的外延上覆盖第二导电类型的基区；位于元胞区与终端区连接处包括沟槽，沟槽内填充自下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层；所述第四氧化层覆盖所述SGT工艺的TVS器件的表面。
进一步的，还包括源区导电层和终端区导电层；在位于元胞区内的所述源区、位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅、位于元胞区的所述沟槽内的所述第二多晶硅、位于终端区内的所述第二掺杂区、位于终端区边缘的所述第一多晶硅暴露接触孔，所述接触孔底部重掺杂第二导电类型形成体区；所述源区导电层连通所述源区及其暴露的所述接触孔底部的所述体区形成源极并连通位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅；所述终端区导电层连通所述第二掺杂区与位于元胞区的所述沟槽内的所述第二多晶硅形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅；位于元胞区和终端区互联处的所述第一多晶硅作为栅极电阻，两端分别与所述源区导电层、所述终端区导电层相连。
通过在终端区设置第一掺杂区与第二掺杂区，形成一个或多个PN结，同时通过SGT工艺设置多晶硅，使器件整体具有更小的单位面积动态电阻，能够有效地降低箝位系数，提高器件的防护能力及电流泄放能力。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明的SGT工艺的TVS器件的制造方法的工艺流程图。
图2为本发明的SGT工艺的TVS器件的生成源区导电层和终端导电层的工艺流程图。
图3为基板结构示意图。
图4为生成硬掩膜效果图。
图5为蚀刻效果图。
图6为生成第一氧化层效果图。
图7为生成第一多晶硅效果图。
图8A为位于元胞区的沟槽去除第一多晶硅及第一氧化层效果图。
图8B为位于终端区的沟槽去除第一多晶硅及第一氧化层效果图。
图9A为位于元胞区生成第二氧化层效果图。
图9B为位于终端区生成第二氧化层效果图。
图10A为位于元胞区去除第二氧化层及硬掩膜效果图。
图10B为位于终端区去除第二氧化层及硬掩膜效果图。
图11A为位于元胞区的沟槽生成第三氧化层和第二多晶硅效果图。
图11B为位于终端区的沟槽生成第三氧化层后效果图。
图12为终端区剖面结构示意图。
图13为元胞区剖面结构示意图。
图14为元胞区与终端区互联处剖面结构示意图。
图15为沿位于元胞区沟槽方向剖面结构示意图。
元件标号说明
101衬底
102外延
103硬掩膜
104沟槽
105第一氧化层
106第一多晶硅
107第二氧化层
108第三氧化层
109第二多晶硅
110第一掺杂区
111基区
112第二掺杂区
113源区
114第四氧化层
115接触孔
116体区
117源区导电层
118终端区导电层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种SGT工艺的TVS器件的制造方法，作为优选的实施方式，下述第一导电类型为N型，下述第二导电类型为P型。参照图1，包括以下步骤：
参照图3，提供一个基板，基板划分元胞区及终端区，所述基板自下而上依次包括重掺杂第一导电类型的衬底101及轻掺杂第一导电类型的外延102。在本实施例中，所述衬底101以N型重掺杂硅为例，所述外延102以N型轻掺杂硅为例。所述衬底101的掺杂浓度高于所述外延102的掺杂浓度。
参照图4，在所述外延102上形成硬掩膜103。具体的，利用热氧化工艺、薄膜沉积工艺或其他方法，在所述外延102上形成硬掩膜103，所述硬掩膜103的材质包括但不限于二氧化硅。
参照图5，利用蚀刻工艺或其他方法，蚀刻所述硬掩膜103及所述外延102，在所述基板的元胞区及终端区分别形成沟槽104。具体的，基于第一光刻版图图形化所述硬掩膜103以定位所述沟槽104所在位置，并经由图形化的所述硬掩膜103蚀刻所述外延102，得到所述沟槽104。在本实施方式中，经由图形化的所述硬掩膜103干法蚀刻所述外延102。
作为优选的实施方式，在所述外延102形成沟槽104后，还包括以下步骤：
在所述外延102上形成牺牲层，以修复所述外延102表面的损伤。在本实施例中，所述牺牲层采用热氧化工艺形成的二氧化硅层。
去除所述牺牲层。
通过上述步骤，能够修复蚀刻沟槽时候对外延102的表面的损伤。
参照图6，利用热氧化工艺、薄膜沉积工艺或其他方法，在所述外延102上形成第一氧化层105。
参照图7，利用薄膜沉积工艺或其他方法，在所述第一氧化层105上形成第一多晶硅106，并使所述第一多晶硅106填充所述沟槽104。
参照图8A和图8B，利用蚀刻工艺、平坦化工艺或其他方法，去除所述沟槽104外以及所述沟槽104上部的所述第一多晶硅106和所述第一氧化层105。具体的，利用平坦化工艺，去除所述沟槽104外的所述第一多晶硅106，通过第二光刻版图图形化所述沟槽104位置，利用蚀刻工艺或其他方法，蚀刻所述沟槽104上部的所述第一多晶硅106和所述第一氧化层105。
作为优选地实施方式，位于元胞区的所述第一多晶硅105的上表面低于位于终端区的所述第一多晶硅105的上表面。
作为优选地实施方式，位于元胞区的所述第一多晶硅105的上表面与位于终端区的所述第一多晶硅105的上表面的高度差为
作为一种优选地实施方式，位于元胞区的所述第一多晶硅105的上表面低于位于终端区的所述第一多晶硅105的上表面
作为另一种优选地实施方式，位于元胞区的所述第一多晶硅105的上表面低于位于终端区的所述第一多晶硅105的上表面
作为优选的实施方式，利用蚀刻工艺、平坦化工艺或其他方法，去除所述沟槽104外以及所述沟槽104上部的所述第一多晶硅106和所述第一氧化层105后，还包括以下步骤：
在所述第一多晶硅106顶面及所述沟槽104侧壁形成牺牲层，以修复所述第一多晶硅106顶面及所述沟槽104侧壁的损伤。在本实施例中，所述牺牲层采用热氧化工艺形成的二氧化硅层。
去除所述牺牲层。
通过上述步骤，能够修复蚀刻时对所述第一多晶硅106顶面及所述沟槽104侧壁的损伤。
利用薄膜沉积工艺或其他方法，在所述第一多晶硅106上形成第二氧化层107。具体的，包括以下步骤：
参照图9A和图9B，利用薄膜沉积工艺或其他方法，在所述硬掩膜103上形成第二氧化层107，并使所述第二氧化层107填充所述沟槽104，与所述第一氧化层105包裹所述第一多晶硅106，覆盖所述第一多晶硅106顶面及侧壁。
参照图10A和图10B，利用平坦化工艺、蚀刻工艺或其他方法，去除所述沟槽104外所述第二氧化层107及所述硬掩膜103。
利用光刻工艺、蚀刻工艺或其他方法，去除位于元胞区所述第一多晶硅106顶部的部分所述第二氧化层107。
作为优选地实施方式，去除所述沟槽104外所述第二氧化层107及所述硬掩膜103时，保留部分所述硬掩膜103，去除所述多晶硅106顶部的所述第二氧化层107后，利用平坦化工艺或其他方法，去除剩余所述硬掩膜103。通过上述实施方式，能够防止去除第二氧化层的时候对所述外延102造成磨损以及离子扰乱。
参照图11A和图11B，利用薄膜沉积工艺、热氧化工艺或其他方法，在所述外延102及所述沟槽104侧壁形成第三氧化层108。
利用薄膜沉积工艺或其他方法，在位于元胞区的所述沟槽104填充第二多晶硅109。
利用平坦化工艺、蚀刻工艺或其他方法，去除位于元胞区的所述沟槽104外第二多晶硅109。
参照图12，利用离子注入工艺，在位于终端区的两个所述沟槽104之间的所述外延102表面形成重掺杂第一导电类型的第一掺杂区110。
利用离子注入工艺在所述外延102表面形成具有第二导电类型的基区111。具体的，利用离子注入工艺及扩散工艺，在所述外延102表面形成基区111。
作为优选的实施方式，所述基区111的深度小于所述第二多晶硅109的深度。
在所述第一掺杂区110的上方形成第二导电类型的第二掺杂区112。具体的，通过第三光刻版图确定第一掺杂区110表面位置，利用离子注入工艺及扩散工艺，在所述第一掺杂区110表面形成第二导电类型的第二掺杂区112，所述第一掺杂区与第二掺杂区相接触形成PN结，所述PN结与器件的栅极耐压水平和ESD能力要求相关，可以根据需要进行调整，此处不应过分限制本发明的保护范围。
作为优选实施方式，利用离子注入工艺，在位于终端区的两个所述沟槽104之间的所述外延102表面形成重掺杂第一导电类型的第一掺杂区110后，利用扩散工艺，对所述第一掺杂区110进行扩散工艺，增加所述第一掺杂区110的结深，使所述第一掺杂区110的深度大于所述第二掺杂区112的深度。通过该实施方式，通过扩散工艺对增加所述第一掺杂区110的结深，使所述第一掺杂区110与所述第二掺杂区112形成的PN结具有更高的耐压性以及抗击穿能力。
作为另一种优选地实施方式，利用一次扩散工艺，同时形成所述基区111、所述第二掺杂区112。
作为另一种优选的实施方式，所述第二掺杂区112的深度小于所述沟槽104的深度。
参照图13，利用离子注入工艺，在位于元胞区的两个所述沟槽104之间形成重掺杂第一导电类型的源区113。具体的，利用第四光刻版图确定源区113位置，利用离子注入工艺，于所述基区111表面重掺杂第一导电类型，利用退火工艺，恢复晶体结构并激活杂质。
利用薄膜沉积工艺或其他方法形成第四氧化层114，覆盖所述TVS器件的表面，具体的，通过薄膜沉积工艺或其他方法，在所述TVS器件上表面形成第四氧化层，并覆盖裸露于表面的所述第三氧化层108、所述第二多晶硅109、所述第二氧化层107。
作为优选的实施方式，形成所述第四氧化层114后，利用平坦化工艺、退火工艺及其他方法，处理所述第四氧化层114，提高所述第四氧化层114的表面平整度。
终端区通过所述第一掺杂区110、所述第二掺杂区112形成PN结，通过所述第一多晶硅106与元胞区连接。相对于现有的产品，具有更高的单位面积利用率。
参照图2，所述SGT工艺的TVS器件的制造方法还包括以下步骤：
参照图12至图15，利用光刻工艺、蚀刻工艺或其他方法，分别在位于元胞区内的所述源区113、位于元胞区边缘的所述基区111、位于元胞区和终端区互联处的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第二多晶硅109、位于终端区内的所述第二掺杂区112、位于终端区边缘的所述第一多晶硅106暴露接触孔115。具体的，应用第五光刻版定义接触孔位置，利用蚀刻工艺，分别在位于元胞区内的所述源区113、位于元胞区边缘的所述基区111、位于元胞区和终端区互联处的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第二多晶硅109、位于终端区内的所述第二掺杂区112、位于终端区边缘的所述第一多晶硅106暴露接触孔115。
利用离子注入工艺或其他方法，在所述接触孔115底部重掺杂第二导电类型形成体区116。
利用薄膜沉积工艺或其他方法，在所述第四氧化层114顶面形成源区导电层117和终端区导电层118，所述源区导电层117连通所述源区113及其暴露的所述接触孔115底部的所述体区116形成源极，并连通位于元胞区边缘的所述基区111、位于元胞区和终端区互联处的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第一多晶硅106；所述终端区导电层118连通所述第二掺杂区112与位于元胞区的所述沟槽104内的所述第二多晶硅109形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅106；位于元胞区和终端区互联处的所述第一多晶硅106作为栅极电阻，两端分别与所述源区导电层117、所述终端区导电层118相连。具体的，所述源区导电层117填充位于元胞区内的所述源区113的所述接触孔115、位于元胞区边缘的所述基区111的所述接触孔115、位于元胞区和终端区互联处的所述第一多晶硅106靠元胞区端的所述接触孔115、位于元胞区的所述沟槽104内的所述第一多晶硅106的所述接触孔115并形成互联；所述终端区导电层118填充位于元胞区和终端区互联处的所述第一多晶硅106靠终端区端的所述接触孔115、位于元胞区的所述沟槽104内的所述第二多晶硅109的所述接触孔115、位于终端区的的所述第二掺杂区112的所述接触孔115、位于终端区外边缘的所述第一多晶硅106的所述接触孔115并形成互联。
利用薄膜沉积工艺或其他方法，形成背面导电层于所述衬底101底部。
作为优选地实施方式，在形成背面导电层119于所述衬底101底部前，利用减薄工艺，对所述衬底101底部进行减薄，进一步降低动态电阻。
至此，制作得到基于SGT MOS工艺的TVS器件，通过本实施例的制造方法，在终端区形成PN结，通过第一多晶硅与源区导电层进行连接，使整个TVS器件与传统的TVS器件相比在相同单位面积内具有更小的动态电阻，极大地降低了器件的箝位系数，提高了器件的静电防护、电流泄放能力及单位面积利用率。同时，本发明可以使用现有设备完成量产，工艺与现有工艺兼容，节省了生产成本和难度。
实施例二
参照图12至图15，本实施例中提供一种SGT工艺的TVS器件，包括基板、沟槽104、第一氧化层105、第一多晶硅106、第二氧化层107、第三氧化层108、第二多晶硅109、第四氧化层114。
其中，所述基板自下而上包括重掺杂第一导电类型衬底101、轻掺杂第一导电类型的外延102；所述沟槽104开设于元胞区与终端区中；位于终端区的所述沟槽104从下而上包括所述第一氧化层105、所述第一多晶硅106、所述第二氧化层107，侧壁自下而上包括所述第一氧化层105、所述第二氧化层107；位于终端区的两个所述沟槽104之间的外延自下而上包括第一导电类型的第一掺杂区110、第二导电类型的第二掺杂区112、所述第三氧化层108，所述第一掺杂区110与所述第二掺杂区112共同形成一个或多个PN结；位于元胞区的所述沟槽104自下而上包括所述第一氧化层105、所述第一多晶硅106、所述第二氧化层107、所述第二多晶硅109，侧壁自下而上包括所述第一氧化层105、所述第二氧化层107、所述第三氧化层108；位于元胞区的两个所述沟槽104之间至下而上包括第二导电类型的基区110、重掺杂第一导电类型的源区112、所述第三氧化层108；位于元胞区边缘的外延上覆盖第二导电类型的基区110；位于元胞区与终端区连接处包括沟槽104，沟槽内填充自下而上包括所述第一氧化层105、所述第一多晶硅106、所述第二氧化层107；所述第四氧化层114覆盖所述SGT工艺的TVS器件的表面，具体的，所述第四氧化层覆盖所述第三氧化层108、所述第二多晶硅109、位于元胞区所述第二多晶硅109、位于终端区所述第二氧化层107。
作为优选的实施方式，在位于元胞区内的所述源区113、位于元胞区边缘的所述基区111、位于元胞区和终端区互联处的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第二多晶硅109、位于终端区内的所述第二掺杂区112、位于终端区边缘的所述第一多晶硅106暴露接触孔115，所述接触孔115底部重掺杂第二导电类型形成体区116。
作为优选的实施方式，所述SGT工艺的TVS器件还包括源区导电层117和终端区导电层118，所述源区导电层117连通所述源区113及其暴露的所述接触孔115底部的所述体区116形成源极，并连通位于元胞区边缘的所述基区111、位于元胞区和终端区互联处的所述第一多晶硅106、位于元胞区的所述沟槽104内的所述第一多晶硅106；所述终端区导电层连通所述第二掺杂区112与位于元胞区的所述沟槽104内的所述第二多晶硅109形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅106；位于元胞区和终端区互联处的所述第一多晶硅106作为栅极电阻，两端分别与所述源区导电层117、所述终端区导电层118相连。
作为优选的的实施方式，所述源区导电层117连通位于元胞区内的所述源区113的所述接触孔115、位于元胞区边缘的所述基区111的所述接触孔115、位于元胞区和终端区互联处的所述第一多晶硅106靠元胞区端的所述接触孔115、位于元胞区的所述沟槽104内的所述第一多晶硅106的所述接触孔115并形成互联；所述终端区导电层118连通位于元胞区和终端区互联处的所述第一多晶硅106靠终端区端的所述接触孔115、位于元胞区的所述沟槽104内的所述第二多晶硅109的所述接触孔115、位于终端区内的所述第二掺杂区112的所述接触孔115、位于终端区外边缘的所述第一多晶硅106的所述接触孔115并形成互联。
作为优选地实施方式，所述基板底面的衬底101底面还包括背面导电层，所述背面导电层覆盖衬底101。
本实施例提供的SGT工艺的TVS器件，在终端区形成一个或多个PN结，同时通过SGT工艺设置多晶硅，具有更小的单位面积动态电阻，能够有效地降低器件的箝位系数，提高器件的防护能力及电流泄放能力。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种SGT工艺的TVS器件的制造方法，其特征在于，包括以下步骤：
提供一个基板，基板划分元胞区及终端区，所述基板自下而上依次包括重掺杂第一导电类型的衬底及轻掺杂第一导电类型的外延；
在所述外延上形成硬掩膜；
蚀刻所述硬掩膜及所述外延，在所述基板的元胞区及终端区分别形成沟槽；
在所述外延上形成第一氧化层；
在所述第一氧化层上形成第一多晶硅，并使所述第一多晶硅填充所述沟槽；
去除所述沟槽外以及所述沟槽上部的部分所述第一多晶硅和所述第一氧化层；
在所述第一多晶硅上形成第二氧化层；
在所述外延及所述沟槽侧壁形成第三氧化层；
在位于元胞区的所述沟槽填充第二多晶硅；
去除位于元胞区的所述沟槽外第二多晶硅；
在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区；
在所述外延表面形成具有第二导电类型的基区；
在所述第一掺杂区的上方形成第二导电类型的第二掺杂区；
在位于元胞区的两个所述沟槽之间形成重掺杂第一导电类型的源区；
形成第四氧化层，覆盖所述TVS器件的表面。
2.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，位于元胞区的所述第一多晶硅的上表面低于位于终端区的所述第一多晶硅的上表面。
3.根据权利要求2所述的SGT工艺的TVS器件的制造方法，其特征在于，位于元胞区的所述第一多晶硅的上表面与位于终端区的所述第一多晶硅的上表面的高度差为
4.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，去除所述沟槽外所述第二氧化层及所述硬掩膜时，保留部分所述硬掩膜，去除所述多晶硅顶部的部分所述第二氧化层后，利用平坦化工艺，去除剩余所述硬掩膜。
5.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，利用离子注入工艺，在位于终端区的两个所述沟槽之间的所述外延表面形成重掺杂第一导电类型的第一掺杂区后，利用扩散工艺，对所述第一掺杂区进行扩散工艺，增加所述第一掺杂区的结深，使所述第一掺杂区的深度大于所述第二掺杂区的深度。
6.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，利用一次扩散工艺，同时形成所述基区、所述第二掺杂区。
7.根据权利要求1所述的SGT工艺的TVS器件的制造方法，其特征在于，还包括以下步骤：
分别在位于元胞区内的所述源区、位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅、位于元胞区的所述沟槽内的所述第二多晶硅、位于终端区内的所述第二掺杂区、位于终端区边缘的所述第一多晶硅暴露接触孔；
在所述接触孔底部重掺杂第二导电类型形成体区；
在所述第四氧化层顶面形成源区导电层和终端区导电层，所述源区导电层连通所述源区及其暴露的所述接触孔底部的所述体区形成源极，并连通位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅；所述终端区导电层连通所述第二掺杂区与位于元胞区的所述沟槽内的所述第二多晶硅形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅；位于元胞区和终端区互联处的所述第一多晶硅作为栅极电阻，两端分别与所述源区导电层、所述终端区导电层相连。
8.根据权利要求7所述的SGT工艺的TVS器件的制造方法，其特征在于，还包括以下步骤：
形成背面导电层于所述衬底101底部。
9.一种SGT工艺的TVS器件，其特征在于，包括基板、沟槽、第一氧化层、第一多晶硅、第二氧化层、第三氧化层、第二多晶硅、第四氧化层；所述基板自下而上包括重掺杂第一导电类型衬底、轻掺杂第一导电类型的外延；所述沟槽开设于元胞区与终端区中；位于终端区的所述沟槽从下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层，侧壁自下而上包括所述第一氧化层、所述第二氧化层；位于终端区的两个所述沟槽之间的外延自下而上包括第一导电类型的第一掺杂区、第二导电类型的第二掺杂区、所述第三氧化层，所述第一掺杂区与所述第二掺杂区共同形成一个或多个PN结；位于元胞区的所述沟槽自下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层、所述第二多晶硅，侧壁自下而上包括所述第一氧化层、所述第二氧化层、所述第三氧化层；位于元胞区的两个所述沟槽之间至下而上包括第二导电类型的基区、重掺杂第一导电类型的源区、所述第三氧化层；位于元胞区边缘的外延上覆盖第二导电类型的基区；位于元胞区与终端区连接处包括沟槽，沟槽内填充自下而上包括所述第一氧化层、所述第一多晶硅、所述第二氧化层；所述第四氧化层覆盖所述SGT工艺的TVS器件的表面。
10.根据权利要求9所述的一种SGT工艺的TVS器件，其特征在于，还包括源区导电层和终端区导电层；在位于元胞区内的所述源区、位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅、位于元胞区的所述沟槽内的所述第二多晶硅、位于终端区内的所述第二掺杂区、位于终端区边缘的所述第一多晶硅暴露接触孔，所述接触孔底部重掺杂第二导电类型形成体区；所述源区导电层连通所述源区及其暴露的所述接触孔底部的所述体区形成源极并连通位于元胞区边缘的所述基区、位于元胞区和终端区互联处的所述第一多晶硅、位于元胞区的所述沟槽内的所述第一多晶硅；所述终端区导电层连通所述第二掺杂区与位于元胞区的所述沟槽内的所述第二多晶硅形成栅极，并连接位于元胞区和终端区互联处的所述第一多晶硅；位于元胞区和终端区互联处的所述第一多晶硅作为栅极电阻，两端分别与所述源区导电层、所述终端区导电层相连。
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