JP2007184387A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ダイオードの形成面積の縮小およびＥＳＤ耐性の向上を図る。
【解決手段】ＳＯＩ層３には、Ｐ^-領域５、Ｐ⁺領域６、Ｎ⁺領域７により構成されるダイオードが形成される。Ｐ^-領域５とＮ⁺領域７との間のＰＮ接合が、１つの活性領域内に複数形成される。また、シリサイド６１，７１は、ＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度の間隔をおいて配設される。
【選択図】図１

Description

本発明はダイオードを備える半導体装置およびその製造方法に関するものである。

支持基板上に配設された埋込酸化膜（ＢＯＸ（Buried Oxide）層）上にシリコン層（ＳＯＩ（Silicon On Insulator）層）が形成されて成るＳＯＩ基板を用いた半導体装置（以下「ＳＯＩデバイスと」と称す）が知られている。ＳＯＩデバイスは、寄生容量の低減、消費電力の低減および動作の高速化が可能であり、通信用ＬＳＩや携帯機器などに広く使用されている。

ＳＯＩデバイスの入出力回路には、外部から加わるＥＳＤ（Electrostatic Discharge）から内部回路を保護するための保護ダイオードとして、ＰＮ接合ダイオードを設けることが多い。ＰＮ接合ダイオードの構造および製造方法は、例えば下記の特許文献１，２に開示されている。

米国特許５６２９５４４号公報 国際公開第０２／０６１８４１号パンフレット

特許文献１，２のダイオードでは、アノードまたはカソードとなる不純物拡散層の上部にシリサイドが形成されており、コンタクトが当該シリサイドを介して不純物拡散層に接続することで両者間の接続抵抗を低減させている。但し、アノード、カソード間の短絡を防止するため、基板表面におけるＰＮ接合部（即ち、基板表面とＰＮ接合とが接する部分）にはシリサイドが形成されないようにする必要がある。

そのため特許文献１では、不純物拡散層を形成するためのイオン注入を、ポリシリコンで形成されたゲート電極をマスクにして行い、不純物拡散層の一部にゲート電極をオーバーラップするようにしてＰＮ接合をゲート電極の下方に形成している。つまり基板表面におけるＰＮ接合部はゲート電極に覆われる。よって、不純物拡散層の上面のシリサイド化工程をゲート電極をマスクにして自己整合的に行えるので、デバイス構造の微細化に適している。

しかしながら、ゲート電極は薄いゲート絶縁膜を介して基板上に形成されているため、ＥＳＤによる高電圧がダイオードに引加されたときにそのゲート絶縁膜が破壊されて、ゲート電極とシリサイドとの間でリーク電流が発生し、ダイオードの保護素子としての機能が失われることが懸念される。通常、保護ダイオードのゲート絶縁膜としては、入出力回路のＭＯＳＦＥＴのゲート絶縁膜を使用することで耐圧を確保しているが、その膜厚は最大でも７〜８ｎｍであるため耐圧には限界がある。

一方、特許文献２には、基板表面のＰＮ接合部の上にゲート電極を有していない構造のダイオードが開示されている。当該ダイオードでは、ゲート電極を有していないため、上記のリーク電流の問題は伴わない。しかし特許文献２のダイオードでは、シリサイドが基板上面のＰＮ接合部から離れた活性領域の端部に形成されるため、アノード領域上のシリサイドとカソード上のシリサイドとの距離が大きくなり、ダイオードの導通抵抗が必要以上に上昇したり、形成面積が大きくなって微細化に不利となることが懸念される。

このように、従来はダイオードの形成面積の縮小およびＥＳＤ耐性の向上の両立は困難であった。

本発明は以上のような課題を解決するためになされたものであり、ダイオードの形成面積の縮小およびＥＳＤ耐性の向上を図ることが可能な半導体装置およびその製造方法を提供することを目的とする。

本発明に係る半導体装置の第１の局面において、半導体装置は、半導体層に形成された、それぞれ１以上の第１導電型領域および第２導電型領域と、前記第１導電型領域と前記第２導電型領域との間のＰＮ接合と、前記第１導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第１シリサイドと、前記第２導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第２シリサイドとを有するダイオード素子を備える半導体装置であって、第１導電型領域および第２導電型領域は、前記半導体層における１つの活性領域内に前記ＰＮ接合が複数形成されるように配設されており、前記半導体層の上面における前記ＰＮ接合の上は、層間絶縁膜によって覆われているものである。

本発明に係る半導体装置の第２の局面において、半導体装置は、半導体層に形成された第１導電型領域および第２導電型領域と、前記第１導電型領域と前記第２導電型領域との間のＰＮ接合と、前記第１導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第１シリサイドと、前記第２導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第２シリサイドとを有するダイオード素子を備える半導体装置であって、前記半導体層の上面における前記ＰＮ接合の上は、層間絶縁膜によって覆われており、前記第１シリサイドおよび前記第２シリサイドは、実使用時に前記ＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度の間隔をおいて配設されているものである。

本発明に係る半導体装置の第３の局面において、半導体装置は、半導体層に形成された第１導電型領域および第２導電型領域と、前記第１導電型領域と前記第２導電型領域との間のＰＮ接合と、前記第１導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第１シリサイドと、前記第２導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第２シリサイドとを有するダイオード素子を備える半導体装置であって、前記半導体層は、前記ＰＮ接合が形成された第１層と、前記第１層の上部における前記ＰＮ接合から離れた部分を結晶成長させて形成した第２層とにより構成され、前記第１シリサイドおよび第２シリサイドは、前記第２層の上部に形成されているものである。

本発明に係る半導体装置の製造方法は、（ａ）半導体層にイオン注入を行うことにより、ダイオードを構成する第１導電型領域および第２導電型領域、並びにそれらの間のＰＮ接合を形成する工程と、（ｂ）前記半導体層を覆う絶縁膜を形成する工程と、（ｃ）前記絶縁膜に、前記第１導電型領域および前記第２導電型領域の上面における前記ＰＮ接合から離れた部分を露出する開口を形成する工程と、（ｄ）前記開口に露出した前記第１導電型領域および前記第２導電型領域の上面を結晶成長させた成長層を形成する工程と、（ｅ）前記成長層の上部をシリサイド化する工程とを備えるものである。

本発明に係る半導体装置の第１の局面によれば、１つの活性領域内には複数のＰＮ接合を有しているため、ダイオードの有効面積（ＰＮ接合面積）が大きくなる。つまり、小さい面積内に、有効面積の大きなダイオードを形成できるため、ダイオードの形成面積の縮小化に寄与できる。また、ダイオードの有効面積が大きくなると、その導通抵抗の低減および大容量化を図ることができるので、ＥＳＤ耐性も向上する。

本発明に係る半導体装置の第２の局面によれば、第１および第２シリサイドが、実使用時にＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度間隔をおいて配設されるので、ＰＮ接合におけるリーク電流の増加を抑制しつつダイオードの形成面積の縮小を図ることができ、なお且つ、ダイオードの導通抵抗の上昇も抑制されてＥＳＤ耐性が向上する。

本発明に係る半導体装置の第３の局面によれば、ダイオードのＰＮ接合は半導体層の第１層に形成され、第１および第２シリサイドはその上の第２層に形成されるので、ＰＮ接合と第１および第２シリサイドとの間の距離を縦方向に稼ぐことができる。従って、形成面積の増大を抑制しつつ、ＰＮ接合と第１および第２シリサイドとの間の距離を長くすることができる。言い換えれば、ＰＮ接合と第１および第２シリサイドとの間の距離を維持しつつ、ダイオードの形成面積を小さくできるので、半導体装置の高集積化に寄与できる。

本発明に係る半導体装置の製造方法によれば、成長層は第１導電型領域および第２導電型領域の上面におけるＰＮ接合から離れた部分に形成され、シリサイドが成長層の上部に形成されるので、ＰＮ接合とシリサイドとの間の距離を縦方向に稼ぐことができる。従って、形成面積の増大を抑制しつつ、ＰＮ接合とシリサイドとの間の距離を長くすることができる。言い換えれば、ＰＮ接合とシリサイドとの間の距離を維持しつつ、ダイオードの形成面積を小さくできるので、半導体装置の高集積化に寄与できる。

＜実施の形態１＞
図１および図２は本発明の実施の形態１に係る半導体装置における保護ダイオードの構造を示す図であり、それぞれ当該ダイオードの断面図および上面図を示している。なお、図１は図２に示すＡ−Ａ線に沿った断面に対応している。

図１および図２を参照して、実施の形態１に係るダイオードの構造を説明する。当該ダイオードは、Ｐ^-型シリコン基板である支持基板１、支持基板１上に形成された埋込酸化膜であるＢＯＸ層２、半導体層としてのＳＯＩ層３が、この順に積層したＳＯＩ基板１０に形成されている。ＳＯＩ層３にはＳＴＩ（Shallow Trench Isolation）と呼ばれる素子分離絶縁膜４（以下「ＳＴＩ４」）が形成されており、それによってダイオードが形成される活性領域が規定される。

ＳＯＩ層３における活性領域には、Ｐ型の不純物領域であるＰ^-領域５並びにＰ⁺領域６と、Ｎ型の不純物領域であるＮ⁺領域７とが形成されており、それらによって保護ダイオードが構成される。図１および図２に示すように、このダイオードは、アノードとしてのＰ⁺領域６とカソードとしてのＮ⁺領域７との間にＰ^-領域５が配設された、いわゆるＰｉＮ構造を有している。従ってこのダイオードにおけるＰＮ接合は、Ｐ^-領域５とＮ⁺領域７との境界に形成される。またＰ^-領域５、Ｐ⁺領域６、Ｎ⁺領域７は何れもＳＯＩ層３の上面からＢＯＸ層２に達しており、いわゆる縦型のダイオードを構成している。Ｐ⁺領域６およびＮ⁺領域７の上部には、それぞれシリサイド６１，７１が形成される。
ダイオードの上は層間絶縁膜８により覆われている。層間絶縁膜８内には、Ｐ⁺領域６と配線６３とを電気的に接続するためのコンタクト６２、並びにＮ⁺領域７と配線７３とを電気的に接続するためのコンタクト７２が形成されている。コンタクト６２は、シリサイド６１を介してＰ⁺領域６に接続し、コンタクト７２は、シリサイド７１を介してＮ⁺領域７に接続する。それにより、Ｐ⁺領域６とシリサイド６１との間およびＮ⁺領域７とシリサイド７１との間の接続抵抗の低減を図っている。

図１および図２のように、本実施の形態に係るダイオードでは、ＳＯＩ層３の上面におけるＰＮ接合（Ｐ^-領域５とＮ⁺領域７との境界）の部分（即ち、ＳＯＩ層３の上面とＰＮ接合とが接する部分）の上には、ゲート電極が形成されておらず、層間絶縁膜８によって覆われている。従って、特許文献１の構造のダイオードで懸念されたシリサイドとゲート電極との間のリーク電流の問題は生じない。

上記各要素の具体的な例を挙げると、ＳＯＩ基板１０を構成する支持基板１は不純物濃度が１×１０¹⁴〜１×１０¹⁶ｃｍ^-3程度、ＢＯＸ層２は厚さが０．０２〜０．５μｍ程度、ＳＯＩ層３は厚さが０．０１〜０．５μｍ程度、ＳＯＩ層３に形成されるＰ^-領域５の不純物濃度は１×１０¹⁴〜１×１０¹⁸ｃｍ^-3程度、ＳＯＩ層３に形成されるＰ⁺領域６の不純物濃度は１×１０¹⁹〜１×１０²²ｃｍ^-3程度、ＳＯＩ層３に形成されるＮ⁺領域７の不純物濃度は１×１０¹⁹〜１×１０²²ｃｍ^-3程度である。

図２に示すように、本実施の形態に係るダイオードは、それぞれ帯状に形成されたＰ^-領域５、Ｐ⁺領域６、Ｎ⁺領域７をそれぞれ複数有しており、それらはＰ型領域とＮ型領域とが交互に並ぶように配設されている。即ち図２の如く、活性領域の一方の端から他方の端に向かって（図２に示すＸ方向）、Ｐ⁺領域６、Ｐ^-領域５、Ｎ⁺領域７、Ｐ^-領域５、Ｐ⁺領域６・・・と並ぶ構造となっている。それにより、当該活性領域内にはＰＮ接合（Ｐ^-領域５とＮ⁺領域７との境界）が複数形成される。そして図２に示すように各Ｐ⁺領域６は櫛型の配線６３に接続し、各Ｎ⁺領域７は櫛型の配線７３に接続している。このように１つの活性領域内にＰＮ接合を複数有することにより、ダイオードの有効面積（ＰＮ接合面積）が大きくなる。つまり、小さい面積内に、有効面積の大きなダイオードを形成できるため、ダイオードの形成面積の縮小化に寄与できる。また、ダイオードの有効面積が大きくなると、その導通抵抗の低減および大容量化を図ることができるので、ＥＳＤ耐性も向上する。

また上記のように、Ｐ⁺領域６の上部のシリサイド６１とＮ⁺領域７の上部のシリサイド７１との間の距離が長くなると、ダイオードの導通抵抗が必要以上に上昇したり、形成面積が大きくなって微細化に不利となる。しかし、シリサイド６１とシリサイド７１とを近づけすぎると、ＰＮ接合部分におけるリーク電流の増大という問題が生じてしまう。

不純物濃度、実使用電圧、温度等の条件に依存するが、シリサイド６１，７１のそれぞれを実使用時にＰＮ接合に形成される空乏層の端部から１００ｎｍ程度以上離して配設すれば、ＰＮ接合におけるリーク電流の増加を充分に抑制できる。また、シリサイド６１，７１から当該空乏層の端部までの距離を３００ｎｍ程度以下に保つことにより、ＥＳＤ耐性に劣化を防止できる程度にダイオードの導通抵抗の上昇が抑制される。従って、本実施の形態においては、シリサイド６１，７１のそれぞれが、実使用時にＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度の間隔をおいて配設されるようにレイアウトする。それにより、ダイオードの形成面積の縮小とＥＳＤ耐性の向上とを両立することができる。

なお、空乏層の幅は、Ｐ^-領域５およびＮ⁺領域７の不純物濃度、ＰＮ接合に引加される電圧、温度条件等によって変化し得るが、典型的には、Ｐ^-領域５の不純物濃度が１×１０¹⁷ｃｍ^-3の場合、空乏層のＰ^-領域５内の幅は約１００ｎｍであり、Ｎ⁺領域７の不純物濃度が１×１０²¹ｃｍ^-3の場合、空乏層のＮ⁺領域７内の幅は数ｎｍ以下である。よって、例えばＰ⁺領域６上のシリサイド６１を空乏層端から１００ｎｍ離すのであればＰＮ接合部から２００ｎｍ程度離せばよく、またＮ⁺領域７上のシリサイド７１を空乏層端から１００ｎｍ離すならば、ＰＮ接合部から１００ｎｍ程度離せばよい。従ってその場合には、シリサイド６１とシリサイド７１との間隔は約３００ｎｍとなる。

図３〜図１１は、実施の形態１に係るダイオードの製造方法を示す工程図である。以下、これらの図を参照し、図１および図２に示したダイオードの形成方法について説明する。

まず、支持基板１、ＢＯＸ層２、ＳＯＩ層３により構成されるＳＯＩ基板１０（ウェハ）を用意する（図３）。そしてＳＯＩ層３上にパッド酸化膜を形成し、その上に窒化膜を堆積し、フォトリソグラフィ技術を用いて当該窒化膜およびＳＯＩ層３をエッチングする。それにより、ＳＯＩ層３にＳＴＩ４のためのトレンチが形成される。必要に応じて、当該トレンチ内に薄い酸化膜を形成してもよい。次いで酸化膜を堆積して該トレンチを埋め、窒化膜上の酸化膜をＣＭＰ（Chemical Mechanical Polishing）により除去し、さらに窒化膜を除去することでトレンチ内にＳＴＩ４が形成される。その後、ＳＴＩ４の上面をエッチングして、その上面の高さをＳＯＩ層３上面の高さに近くすることにより、図４に示す構造が得られる。

そして全面に例えばボロン等の不純物をイオン注入し、ダイオードが形成される活性領域全体にＰ^-領域５を形成する（図５）。このイオン注入の目的は、ＳＯＩの不純物濃度および極性（導電型）を調節するためであるので、調整が不要であれば行わなくてもよいし、不純物はボロン以外のイオンであってもよい。

次いで、フォトリソグラフィ技術により、Ｐ⁺領域６の形成領域を開口したフォトレジスト２１を形成する。そしてフォトレジスト２１をマスクにして、例えばボロン等をイオン注入することにより、Ｐ⁺領域６を形成する（図６）。

フォトレジスト２１を除去した後、フォトリソグラフィ技術により、今度はＮ⁺領域７の形成領域を開口したフォトレジスト２２を形成する。そしてフォトレジスト２２をマスクにして、例えばヒ素等をイオン注入することにより、Ｎ⁺領域７を形成する（図７）。その後、フォトレジスト２２は除去する。

そして全面にシリコン酸化膜２３を堆積し、フォトリソグラフィ技術によりシリサイド６１，７１の形成領域を開口したフォトレジスト２４を形成する（図８）。次いで、フォトレジスト２４をマスクにしてシリコン酸化膜２３をエッチングすることにより、シリサイド６１，７１の形成領域上にシリコン酸化膜のパターン２５を形成する（図９）。このパターン２５は、次のシリサイド形成工程においてシリサイド化を妨げるマスクとして機能するので、以下「シリサイドブロック膜２５」と称する。

図１２はシリサイドブロック膜２５のレイアウトを示す図であり、図２に示した上面図に、シリサイドブロック膜２５のパターンを重ね合わせた図を示している。シリサイド６１，７１は、この後に形成するコンタクト６２，７２の形成領域を含む領域に形成され、なお且つ、実使用時にＰＮ接合に形成される空乏層端から１００〜３００ｎｍ程度間隔をおくように配設される。従ってシリサイドブロック膜２５は、図１２の如くコンタクト６２，７２の形成領域を除く領域に形成され、なお且つ、ＳＯＩ層３上面におけるＰＮ接合部およびその近傍を覆うように形成される。

上記のように、典型的には、Ｐ^-領域５の不純物濃度が１×１０¹⁷ｃｍ^-3の場合、空乏層のＰ^-領域５内の幅は約１００ｎｍであり、Ｎ⁺領域７の不純物濃度が１×１０²¹ｃｍ^-3の場合、空乏層のＮ⁺領域７内の幅は数ｎｍ以下である。よって、例えばシリサイド６１，７１を空乏層端から１００ｎｍ離すのであれば、シリサイドブロック膜２５はＰ^-領域５におけるＰＮ接合部から２００ｎｍ程度の範囲、およびＮ⁺領域７におけるＰＮ接合部から１００ｎｍ程度の範囲を覆うように形成すればよい。従ってその場合には、シリサイドブロック膜２５の幅は約３００ｎｍとなる。

シリサイドブロック膜２５を形成した後、フォトレジスト２４を除去し、シリサイド化のための金属膜２６を堆積する（図１０）。この金属膜２６としては、チタン、コバルト、ニッケルなどが一般的である。そして比較的低温のアニールを施してＳＯＩ層３と金属膜２６とを反応させ、シリサイドブロック膜２５上の未反応の金属膜２６を除去し、さらに比較的高温のアニールを行う。その結果、シリサイドブロック膜２５が形成されていないＰ⁺領域６およびＮ⁺領域７の上部にそれぞれシリサイド６１，７１が形成される。その後、シリサイドブロック膜２５を除去する（図１１）。

続いてシリコン酸化膜を堆積して層間絶縁膜８を形成し、その内部にコンタクト６２，７２を形成して、さらに配線６３，７３を形成することによって、図１および図２に示したダイオードが形成される。

なお、上の説明においては、シリサイドブロック膜２５を酸化膜で形成したが、例えば窒化膜、あるいは酸化膜／窒化膜の積層したものであってもよい。

＜実施の形態２＞
実施の形態１においては、帯状のＰ型領域（Ｐ^-領域５、Ｐ⁺領域６）およびＮ型領域（Ｎ⁺領域７）を一方向（図２のＸ方向）に交互に並べて配設することにより、ダイオードの有効面積（ＰＮ接合面積）を大きくしていた。本実施の形態では、それよりもさらに有効面積を大きくすることが可能な、本発明に係るダイオードのレイアウトパターンを提案する。

図１３および図１４は、実施の形態２に係るダイオードの構造を示す図であり、それぞれ当該ダイオードの断面図および上面図を示している。図１３は図１４に示すＢ−Ｂ線に沿った断面に対応している。実施の形態２のダイオードは実施の形態１のダイオードに対して各構成要素のレイアウトが異なるのみであり、図１３および図１４においては図１および図２と参照符号を共通にしているので、ここでの構成要素それぞれについての説明は省略する。

本実施の形態においては、図１４の如く、Ｐ型領域（Ｐ^-領域５、Ｐ⁺領域６）内に、Ｎ型領域（Ｎ⁺領域７）が島状に形成される。図１４の例では、島状のＮ型領域がＰ型領域内に碁盤の目状（碁盤格子状）に配設される。即ち、Ｐ型領域とＮ型領域とがＸ方向だけでなくＹ方向にも交互に並ぶように配設される。従って、Ｎ⁺領域７それぞれのＸ方向の側面だけでなく、Ｙ方向の側面にもＰＮ接合が形成されることになるので、実施の形態１よりもさらに有効面積が大きくなる。よって、実施の形態１よりもさらに、ダイオードの形成面積の縮小化およびＥＳＤ耐性の向上を図ることができる。

なお、本実施の形態においても、シリサイド６１，７１のそれぞれが、実使用時にＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度の間隔をおくように配設される。それにより、ダイオードの形成面積の縮小とＥＳＤ耐性の向上とを両立することができる。

また、実施の形態２のダイオードは、実施の形態１のダイオードとレイアウトが異なるのみであるので、図３〜図１１を用いて説明した実施の形態１のダイオードの製造方法におけるフォトレジスト２１，２２，２４のパターンを適宜変更すれば、それと同様の方法により形成可能である。

図１５は、本実施の形態に係るダイオードの製造工程におけるフォトレジスト２４のレイアウト、即ちシリサイドブロック膜２５のレイアウトを示しており、図１４に示した上面図に、シリサイドブロック膜２５のパターンを重ね合わせた図である。上記のように、シリサイド６１，７１は、コンタクト６２，７２の形成領域を含む領域に形成され、なお且つ、実使用時にＰＮ接合に形成される空乏層端から１００〜３００ｎｍ程度間隔をおくように配設される。従ってシリサイドブロック膜２５は、図１５の如くコンタクト６２，７２の形成領域を除く領域に形成され、なお且つ、ＳＯＩ層３上面におけるＰＮ接合部およびその近傍を覆うように形成される。

＜実施の形態３＞
実施の形態３では、本発明に係るダイオードのレイアウトの他の一例を示す。図１６および図１７は、それぞれ実施の形態３に係るダイオードの断面図および上面図を示しており、図１６は図１７に示すＣ−Ｃ線に沿った断面に対応している。これらの図においても図１および図２と参照符号を共通にしている。

実施の形態３においては、Ｐ型領域（Ｐ^-領域５、Ｐ⁺領域６）が、Ｎ型領域（Ｎ⁺領域７）内に島状に形成され、Ｐ型領域が市松模様状（市松格子状）に配設されている。この場合も、Ｐ型領域とＮ型領域とがＸ方向だけでなくＹ方向にも交互に並ぶように配設される。従って、Ｐ^-領域５それぞれのＸ方向の側面だけでなく、Ｙ方向の側面にもＰＮ接合が形成されることになるので、実施の形態１よりもさらに有効面積が大きくなる。よって、実施の形態１よりもさらに、ダイオードの形成面積の縮小化およびＥＳＤ耐性の向上を図ることができる。

本実施の形態においても、シリサイド６１，７１のそれぞれが、実使用時にＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度の間隔をおくように配設される。それにより、ダイオードの形成面積の縮小とＥＳＤ耐性の向上とを両立することができる。

また、実施の形態１のダイオードとは、レイアウトが異なるのみであるので、図３〜図１１を用いて説明した製造方法におけるフォトレジスト２１，２２，２４のパターンを適宜変更すれば、それと同様の方法により形成可能である。

図１８は、実施の形態３に係るダイオードの製造工程におけるフォトレジスト２４のレイアウト、即ちシリサイドブロック膜２５のレイアウトを示しており、図１７に示した上面図に、シリサイドブロック膜２５のパターンを重ね合わせた図である。上記のように、シリサイド６１，７１は、コンタクト６２，７２の形成領域を含む領域に形成され、なお且つ、実使用時にＰＮ接合に形成される空乏層端から１００〜３００ｎｍ程度間隔をおくように配設される。従ってシリサイドブロック膜２５は、図１７の如くコンタクト６２，７２の形成領域を除く領域に形成され、なお且つ、ＳＯＩ層３上面におけるＰＮ接合部およびその近傍を覆うように形成される。

＜実施の形態４＞
図１９は本発明の実施の形態４に係る半導体装置における保護ダイオードの構造を示す図であり、当該ダイオードの断面図を示している。図１９においても、図１と参照符号を共通にしている。

図１９を参照し、実施の形態４に係るダイオードの構造を説明する。本実施の形態に係るダイオードは、ＳＯＩ層３（第１層）とその上に形成されたエピタキシャル層６４，７４（第２層）とから成る２相構造の半導体層に形成されている。ＳＯＩ層３内にはＰ^-領域５、Ｐ⁺領域６、Ｎ⁺領域７が形成されている。エピタキシャル層６４はＰ型であり、Ｐ⁺領域６の上部を結晶成長して形成したものである。またエピタキシャル層７４はＮ型であり、Ｎ⁺領域７の上部を結晶成長して形成したものである。

図１９に示すように、ダイオードのＰＮ接合（Ｐ^-領域５とＮ⁺領域７との境界）はＳＯＩ層３内に形成されており、エピタキシャル層６４，７４内には形成されない。即ちエピタキシャル層６４，７４は、ＳＯＩ層３におけるＰＮ接合から離れた部分の上部に形成されている。エピタキシャル層６４，７４の上部には、それぞれシリサイド６１，７１が形成されている。

当該ダイオード上は層間絶縁膜８，９により覆われている。層間絶縁膜９は、ＳＯＩ層３の上面を覆っており、エピタキシャル層６４，７４は当該層間絶縁膜９内に形成されている。層間絶縁膜９の上には層間絶縁膜８が形成されており、層間絶縁膜８内には、ダイオードのＰ型領域（Ｐ^-領域５、Ｐ⁺領域６、エピタキシャル層６４）と配線６３とを電気的に接続するためのコンタクト６２、並びにＮ型領域（Ｎ⁺領域７、エピタキシャル層７４）と配線７３とを電気的に接続するためのコンタクト７２が形成されている。コンタクト６２は、シリサイド６１を介してエピタキシャル層６４に接続し、コンタクト７２は、シリサイド７１を介してエピタキシャル層７４に接続している。

本実施の形態に係るダイオードでは、ＳＯＩ層３の上面におけるＰＮ接合の部分（即ち、ＳＯＩ層３の上面とＰＮ接合とが接する部分）の上にはゲート電極が形成されておらず、層間絶縁膜９によって覆われている。従って、特許文献１の構造のダイオードで懸念されたシリサイドとゲート電極との間のリーク電流の問題は生じない。

また図１９のように、Ｐ⁺領域６とシリサイド６１との間にエピタキシャル層６４が介在し、Ｎ⁺領域７とシリサイド７１との間にエピタキシャル層６４が介在するため、ＰＮ接合とシリサイド６１，７１との間の距離を縦方向に稼ぐことができる。従って、形成面積の増大を抑制しつつ、ＰＮ接合とシリサイド６１，７１との間の距離を長くすることができる。言い換えれば、ＰＮ接合とシリサイド６１，７１との間の距離を維持しつつ、ダイオードの形成面積を小さくできるので、半導体装置の高集積化に寄与できる。

図２０〜図２９は、実施の形態４に係るダイオードの製造方法を示す工程図である。以下、これらの図を参照し、図１９に示したダイオードの形成方法について説明する。

まず、ＳＯＩ基板１０の支持基板１、ＢＯＸ層２、ＳＯＩ層３により構成されるＳＯＩ基板１０（ウェハ）を用意する（図２０）。実施の形態１と同様の手法により、ＳＯＩ基板１０のＳＯＩ層３にＳＴＩ４を形成する（図２１）。

そして全面に例えばボロン等の不純物をイオン注入し、ダイオードが形成される活性領域全体にＰ^-領域５を形成する（図２２）。このイオン注入の目的は、ＳＯＩの不純物濃度および極性（導電型）を調節するためであるので、調整が不要であれば行わなくてもよいし、不純物はボロン以外のイオンであってもよい。

次いで、フォトリソグラフィ技術により、Ｐ⁺領域６の形成領域を開口したフォトレジスト３１を形成する。そしてフォトレジスト３１をマスクにして、例えばボロン等をイオン注入することにより、Ｐ⁺領域６を形成する（図２３）。

フォトレジスト３１を除去した後、フォトリソグラフィ技術により、今度はＮ⁺領域７の形成領域を開口したフォトレジスト３２を形成する。そしてフォトレジスト３２をマスクにして、例えばヒ素等をイオン注入することにより、Ｎ⁺領域７を形成する（図２４）。それによりＳＯＩ層３内にＰＮ接合が形成される。その後、フォトレジスト３２は除去する。

そして全面にシリコン酸化膜を堆積して層間絶縁膜９を形成し、フォトリソグラフィ技術によりエピタキシャル層６４，７４の形成領域（即ち、ＰＮ接合から離れた領域）を開口したフォトレジスト３４を形成する（図２５）。次いで、フォトレジスト３４をマスクにして層間絶縁膜９をエッチングすることにより、ＳＯＩ層３におけるＰ⁺領域６およびＮ⁺領域７の上面を露出する開口を形成する（図２６）。

続いて層間絶縁膜９に形成した開口内に露出したＳＯＩ層３の上面を、選択エピタキシャル成長によって結晶成長させることで、エピタキシャル層６４、７４（成長層）を形成する（図２７）。このとき必要に応じて、エピタキシャル層６４，７４上面を平坦化するためのＣＭＰ処理や、ＣＭＰ処理後に上面の清浄化処理を行う。

またこのとき、エピタキシャル層６４，７４をそれぞれＰ型、Ｎ型にするために、フォトリソグラフィ技術とイオン注入技術とを組み合わせて、エピタキシャル層６４，７４のそれぞれに選択的にイオン注入を行ってもよい。但し、この後の工程に付随する熱処理の条件によっては、Ｐ⁺領域６内の不純物がエピタキシャル層６４へ拡散すると共に、Ｎ⁺領域７内の不純物がエピタキシャル層６４へ拡散するため、このイオン注入を行わずともエピタキシャル層６４，７４をそれぞれＰ型、Ｎ型にすることもできる。

その後、シリサイド化のための金属膜３６を堆積する（図２８）。この金属膜３６としては、チタン、コバルト、ニッケルなどが一般的である。そして比較的低温のアニールを施してＳＯＩ層３と金属膜３６とを反応させた後、未反応の金属膜３６を除去し、さらに比較的高温のアニールを行う。その結果、エピタキシャル層６４，７４の上部にそれぞれシリサイド６１，７１が形成される（図２９）。

そしてシリコン酸化膜を堆積して層間絶縁膜８を形成し、その内部にコンタクト６２，７２を形成して、さらに配線６３，７３を形成することによって、図１９に示したダイオードが形成される。

なお、本実施の形態ではダイオードの断面構造のみを示し、上面図（レイアウト）の説明は省略したが、実施の形態１〜３に示した図２、図１４、図１７のようにＰ^-領域５、Ｐ⁺領域６、Ｎ⁺領域７をレイアウトすれば、ダイオードの有効面積を大きくすることができ、実施の形態１〜３と同様の効果が得られる。

また本実施の形態においても、エピタキシャル層６４，７４の膜厚やそれが形成される層間絶縁膜９の開口の位置を調整して、シリサイド６１，７１が、実使用時にＰＮ接合に形成される空乏層端から１００〜３００ｎｍ程度の間隔をおくように配設されるようにすれば、ダイオードの形成面積の縮小とＥＳＤ耐性の向上とを両立することができる。

実施の形態１に係るダイオードの構造を示す断面図である。 実施の形態１に係るダイオードの構造を示す上面図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法を示す工程図である。 実施の形態１に係るダイオードの製造方法におけるシリサイドブロック膜のパターンを示す図である。 実施の形態２に係るダイオードの構造を示す断面図である。 実施の形態２に係るダイオードの構造を示す上面図である。 実施の形態２に係るダイオードの製造方法におけるシリサイドブロック膜のパターンを示す図である。 実施の形態３に係るダイオードの構造を示す断面図である。 実施の形態３に係るダイオードの構造を示す上面図である。 実施の形態３に係るダイオードの製造方法におけるシリサイドブロック膜のパターンを示す図である。 実施の形態４に係るダイオードの構造を示す断面図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。 実施の形態４に係るダイオードの製造方法を示す工程図である。

符号の説明

１ 支持基板、２ ＢＯＸ層、３ ＳＯＩ層、４ ＳＴＩ、５ Ｐ^-領域、６ Ｐ⁺領域、７ Ｎ⁺領域、８ 層間絶縁膜、９ 層間絶縁膜、１０ ＳＯＩ基板、２５ シリサイドブロック膜、６１，７１ シリサイド、６２，７２ コンタクト、６３，７３ 配線、６４，７４ エピタキシャル層。

Claims (12)

1. 半導体層に形成された、それぞれ１以上の第１導電型領域および第２導電型領域と、
   前記第１導電型領域と前記第２導電型領域との間のＰＮ接合と、
   前記第１導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第１シリサイドと、
   前記第２導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第２シリサイドと
   を有するダイオード素子を備える半導体装置であって、
   第１導電型領域および第２導電型領域は、
   前記半導体層における１つの活性領域内に前記ＰＮ接合が複数形成されるように配設されており、
   前記半導体層の上面における前記ＰＮ接合の上は、
   層間絶縁膜によって覆われている
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記第１導電型領域および第２導電型領域はそれぞれ帯状に形成され、前記活性領域内に交互に並べて配設されている
   ことを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記第１導電型領域は、第２導電型領域内に島状に形成されている
   ことを特徴とする半導体装置。
4. 請求項３記載の半導体装置であって、
   前記第１導電型領域は、第２導電型領域内に碁盤格子状に配設されている
   ことを特徴とする半導体装置。
5. 請求項３記載の半導体装置であって、
   前記第１導電型領域は、第２導電型領域内に市松格子状に配設されている
   ことを特徴とする半導体装置。
6. 請求項１から請求項５のいずれか記載の半導体装置であって、
   前記第１シリサイドおよび前記第２シリサイドは、
   実使用時に前記ＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度の間隔をおいて配設されている
   ことを特徴とする半導体装置。
7. 請求項１または請求項６記載の半導体装置であって、
   前記半導体層は、
   前記ＰＮ接合が形成された第１層と、
   前記第１層の上部における前記ＰＮ接合から離れた部分を結晶成長させて形成した第２層とにより構成され、
   前記第１シリサイドおよび第２シリサイドは、
   前記第２層の上部に形成されている
   ことを特徴とする半導体装置。
8. 半導体層に形成された第１導電型領域および第２導電型領域と、
   前記第１導電型領域と前記第２導電型領域との間のＰＮ接合と、
   前記第１導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第１シリサイドと、
   前記第２導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第２シリサイドと
   を有するダイオード素子を備える半導体装置であって、
   前記半導体層の上面における前記ＰＮ接合の上は、
   層間絶縁膜によって覆われており、
   前記第１シリサイドおよび前記第２シリサイドは、
   実使用時に前記ＰＮ接合に形成される空乏層の端部から１００〜３００ｎｍ程度の間隔をおいて配設されている
   ことを特徴とする半導体装置。
9. 請求項８記載の半導体装置であって、
   前記半導体層は、
   前記ＰＮ接合が形成された第１層と、
   前記第１層の上部における前記ＰＮ接合から離れた部分を結晶成長させて形成した第２層とにより構成され、
   前記第１シリサイドおよび第２シリサイドは、
   前記第２層の上部に形成されている
   ことを特徴とする半導体装置。
10. 半導体層に形成された第１導電型領域および第２導電型領域と、
    前記第１導電型領域と前記第２導電型領域との間のＰＮ接合と、
    前記第１導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第１シリサイドと、
    前記第２導電型領域の上部における前記ＰＮ接合から離れた部分に形成された第２シリサイドと
    を有するダイオード素子を備える半導体装置であって、
    前記半導体層は、
    前記ＰＮ接合が形成された第１層と、
    前記第１層の上部における前記ＰＮ接合から離れた部分を結晶成長させて形成した第２層とにより構成され、
    前記第１シリサイドおよび第２シリサイドは、
    前記第２層の上部に形成されている
    ことを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、
    前記第１層の上面における前記ＰＮ接合の上は、層間絶縁膜によって覆われている
    ことを特徴とする半導体装置。
12. （ａ）半導体層にイオン注入を行うことにより、ダイオードを構成する第１導電型領域および第２導電型領域、並びにそれらの間のＰＮ接合を形成する工程と、
    （ｂ）前記半導体層を覆う絶縁膜を形成する工程と、
    （ｃ）前記絶縁膜に、前記第１導電型領域および前記第２導電型領域の上面における前記ＰＮ接合から離れた部分を露出する開口を形成する工程と、
    （ｄ）前記開口に露出した前記第１導電型領域および前記第２導電型領域の上面を結晶成長させた成長層を形成する工程と、
    （ｅ）前記成長層の上部をシリサイド化する工程と
    を備えることを特徴とする半導体装置の製造方法。
    

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