JP2007258463A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1の絶縁膜3上に、島状の半導体層4及び前記半導体層を囲む第2の絶縁膜7を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子13(例えばポリシリコン抵抗素子)を配置する。多数のポリシリコン抵抗が集中して配置される領域では特に効果が大きい。
【選択図】図5
Description
図1は、半導体装置に搭載された集積回路のレイアウトを示す模式的平面図、
図2は、半導体装置において、低耐圧MISFETが形成された第1の領域、高耐圧MISFETが形成された第2の領域、及び複数の抵抗素子が形成された第3の領域を1つの図に掲載して示す模式的平面図、
図3は、図2の低耐圧MISFET、高耐圧MISFET及び抵抗素子の断面構造を1つの図に掲載して示す模式的断面図、
図4は、図2の抵抗素子を拡大して示す模式的平面図、
図5は、図4の抵抗素子の断面構造を示す図((a)は図4のa’−a’線に沿う模式的断面図,(b)は図4のb’−b’線に沿う模式的断面図)、
図6乃至図25は、半導体装置の製造工程を示す模式的断面図である。
図27は、図26の抵抗素子の断面構造を示す図((a)は図26のc’−c’線に沿う模式的断面図、(b)は図26のd’−d’線に沿う模式的断面図)である。
図29は、図28の抵抗素子の断面構造を示す図((a)は図28のe’−e’線に沿う模式的断面図、(b)は図28のf’−f’線に沿う模式的断面図)である。
図31は、図30の抵抗素子の断面構造を示す図((a)は図30のg’−g’線に沿う模式的断面図、(b)は図30のh’−h’線に沿う模式的断面図)である。
図33は、図32の抵抗素子の断面構造を示す図((a)は図32のi’−i’線に沿う模式的断面図、(b)は図32のj’−j’線に沿う模式的断面図)である。
図37は、図36の抵抗素子の断面構造を示す図((a)は図36のk’−k’線に沿う模式的断面図、(b)は図36のl’−l’線に沿う模式的断面図)である。
図39は、図38の抵抗素子の断面構造を示す図((a)は図38のm’−m’線に沿う模式的断面図、(b)は図38のn’−n’線に沿う模式的断面図)である。
8,9…絶縁膜、10…ポリシリコン膜、11,12…ゲート電極、13…抵抗素子、14…n型半導体領域、15…サイドウォールスペーサ、16…n型半導体領域、17…絶縁膜、18…高融点金属膜、19…シリサイド層、
20…層間絶縁膜、21,22,22a…接続孔、23,24,24a…導電性プラグ、25,26,26a…配線、
30…半導体装置、31…内部回路形成部、32a…ロジック回路モジュール、32b…SRAM回路モジュール、32c…DPRAM回路モジュール、32d…SPRAM回路モジュール、32e…CROM回路モジュール、32f…アナログ回路モジュール、33…入出力セル形成部、34…電極パッド、
e1,e2,e3…不純物、M1,M2,M3,M4…マスク、
QH…高耐圧n型MISFET、QL…低耐圧n型MISFET。
Claims (30)
- 第1の絶縁膜上に設けられた島状の半導体層と、
前記第1の絶縁膜上に前記半導体層を囲むようにして設けられた第2の絶縁膜と、
前記第1の絶縁膜上に前記半導体層の上面と平面的に重なるようにして設けられた抵抗素子とを有することを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられた島状の半導体層と、前記第1の絶縁膜上に前記半導体層を囲むようにして設けられた第2の絶縁膜とを有し、
前記抵抗素子は、前記半導体層の上面と平面的に重なるようにして配置されていることを特徴とする半導体装置。 - 請求項1又は請求項2に記載の半導体装置において、
前記抵抗素子は、前記半導体層の一部若しくは全体と平面的に重なるようにして配置されていることを特徴とする半導体装置。 - 請求項1又は請求項2に記載の半導体装置において、
前記半導体層は、前記抵抗素子の平面サイズよりも小さい平面サイズで形成され、
前記抵抗素子は、前記半導体層の全体を覆うようにして配置されていることを特徴とする半導体装置。 - 請求項1又は請求項2に記載の半導体装置において、
前記半導体層は、前記抵抗素子の平面サイズよりも大きい平面サイズで形成され、
前記抵抗素子は、その全体が前記半導体層上に位置するように配置されていることを特徴とする半導体装置。 - 請求項1又は請求項2に記載の半導体装置において、
前記抵抗素子は、長辺及び短辺を有する長方形の平面形状で形成され、
前記半導体層は、前記抵抗素子の長辺よりも短い長辺及び前記抵抗素子の短辺よりも長い短辺を有する長方形の平面形状で形成され、
前記抵抗素子は、前記抵抗素子の短辺が前記半導体層の短辺よりも外側に位置し、前記抵抗素子の長辺が前記半導体層の長辺よりも内側に位置するように配置されていることを特徴とする半導体装置。 - 請求項1乃至請求項6のうち何れか1項に記載の半導体装置において、
前記半導体層の上面は、前記第2の絶縁膜の上面よりも高さが低い第3の絶縁膜で覆われていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記抵抗素子は、シリコン膜からなることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記抵抗素子は、シリコン膜と、前記シリコン膜の上面の両端部に設けられたシリサイド層とを有し、
前記シリサイド層は、前記第2の絶縁膜上に配置されていることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記抵抗素子は、シリコン膜と、前記シリコン膜の上面の両端部に設けられたシリサイド層とを有し、
前記シリサイド層は、前記第2の絶縁膜上から前記半導体層上に亘って配置されていることを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられ、かつ島状に形成された複数の半導体層と、前記複数の半導体層の各々を囲むようしにて前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記抵抗素子は、前記複数の半導体層の各々の上面と平面的に重なるようにして配置されていることを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられ、かつ島状に形成された複数の半導体層と、前記複数の半導体層の各々を囲むようにして前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記複数の半導体層は、前記抵抗素子と平面的に重なるようにして複数配置された第1の半導体層と、前記抵抗素子の周囲に複数配置された第2の半導体層とを含むことを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられた島状の半導体層と、前記第1の絶縁膜上に前記半導体層を囲むようにして設けられた第2の絶縁膜とを有し、
前記抵抗素子は、前記半導体層の上面と平面的に重なるようにして配置され、
前記半導体層には、前記半導体層を電位固定するための配線が接続されていることを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子及びトランジスタ素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられ、前記トランジスタ素子が形成される島状の第1の半導体層と、前記第1の半導体層とは構造的に独立して前記第1の絶縁膜上に設けられた島状の第2の半導体層と、前記第1及び第2の半導体層の各々を囲むようにして前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記抵抗素子は、前記第2の半導体層の上面と平面的に重なるようにして配置されていることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記抵抗素子は、その一部若しくは全体が前記第2の半導体層と平面的に重なるようにして配置されていることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記半導体層は、前記抵抗素子の平面サイズよりも小さい平面サイズで形成され、
前記抵抗素子は、前記半導体層の全体を覆うようにして配置されていることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記半導体層は、前記抵抗素子の平面サイズよりも大きい平面サイズで形成され、
前記抵抗素子は、その全体が前記半導体層上に位置するように配置されていることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記抵抗素子は、長辺及び短辺を有する長方形の平面形状で形成され、
前記半導体層は、前記抵抗素子の長辺よりも短い長辺及び前記抵抗素子の短辺よりも長い短辺を有する長方形の平面形状で形成され、
前記抵抗素子は、前記抵抗素子の短辺が前記半導体層の短辺よりも内側に位置し、前記抵抗素子の長辺が前記半導体層の長辺よりも外側に位置するように配置されていることを特徴とする半導体装置。 - 請求項14乃至請求項18のうち何れか1項に記載の半導体装置において、
前記第2の半導体層の上面は、前記第2の絶縁膜の上面よりも高さが低い第3の絶縁膜で覆われていることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記抵抗素子は、シリコン膜からなることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、
前記トランジスタ素子は、MISFETであることを特徴とする半導体装置。 - 請求項18に記載の半導体装置において、
前記抵抗素子は、シリコン膜と、前記シリコン膜の上面の両端部に設けられたシリサイド層とを有し、
前記シリサイド層は、前記第2の絶縁膜上に配置されていることを特徴とする半導体装置。 - 請求項18に記載の半導体装置において、
前記抵抗素子は、シリコン膜と、前記シリコン膜の上面の両端部に設けられたシリサイド層とを有し、
前記シリサイド層は、前記第2の絶縁膜上から前記第2の半導体層上に亘って配置されていることを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子及びトランジスタ素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられ、前記トランジスタ素子が形成される島状の第1の半導体層と、前記第1の半導体層とは構造的に独立して前記第1の絶縁膜上に設けられた島状の第2の半導体層と、前記第1及び第2の半導体層の各々を囲むようにして前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記抵抗素子は、前記複数の第2の半導体層と平面的に重なるようにして配置されていることを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子及びトランジスタ素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられ、前記トランジスタ素子が形成される島状の第1の半導体層と、前記第1の半導体層とは構造的に独立して前記第1の絶縁膜上に設けられた島状の第2の半導体層と、前記第1及び第2の半導体層の各々を囲むようにして前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記第2の半導体層は、前記抵抗素子と平面的に重なるようにして配置された第3の半導体層と、前記抵抗素子の周囲に配置された第4の半導体層とを含むことを特徴とする半導体装置。 - 半導体基体と、
前記半導体基体の主面に配置された抵抗素子及びトランジスタ素子とを有し、
前記半導体基体の主面は、第1の絶縁膜上に設けられ、前記トランジスタ素子が形成される島状の第1の半導体層と、前記第1の半導体層とは構造的に独立して前記第1の絶縁膜上に設けられた島状の第2の半導体層と、前記第1及び第2の半導体層の各々を囲むようにして前記第1の絶縁膜上に設けられた第2の絶縁膜とを有し、
前記抵抗素子は、前記第2の半導体層の上面と平面的に重なるようにして配置され、
前記第2の半導体層は、前記第2の半導体層を電位固定するための配線が接続されていることを特徴とする半導体装置。 - 請求項24乃至請求項26のうち何れか1項に記載の半導体装置において、
前記トランジスタ素子は、MISFETであることを特徴とする半導体装置。 - 第1の絶縁膜上の半導体層をパターンニングして、前記第1の絶縁膜上に、トランジスタ素子形成部として使用される島状の第1の半導体層と、前記第1の半導体層とは構造的に独立した島状の第2の半導体層とを形成する工程と、
前記第1及び第2の半導体層の間を埋め込むようにして前記第1の絶縁膜上に第2の絶縁膜を堆積する工程と、
前記第1及び第2の半導体層の間に前記絶縁膜が残るように前記絶縁膜をCMP法で除去する工程と、
前記第2の半導体層上に前記第2の半導体層と平面的に重なるように抵抗素子を形成する工程とを有することを特徴とする半導体装置の製造方法。 - (a)第1の絶縁膜上の半導体層をパターンニングして、前記第1の絶縁膜上に、MISFETの素子形成部として使用される島状の第1の半導体層と、前記第1の半導体層とは構造的に独立した島状の第2の半導体層とを形成する工程と、
(b)前記第1及び第2の半導体層の間を埋め込むようにして前記第1の絶縁膜上に第2の絶縁膜を堆積する工程と、
(c)前記第1及び第2の半導体層の間に前記絶縁膜が選択的に残るように前記絶縁膜をCMP法で除去する工程と、
(d)前記第2の半導体層をマスクで覆った状態で、前記第1の半導体層に不純物をイオン注入する工程と、
(e)前記第1及び第2の半導体層上並びに第2の絶縁膜上にシリコン膜を形成する工程と、
(f)前記シリコン膜をパターンニングして、前記第1の半導体層上にゲート電極を形成すると共に、前記第2の半導体層上にこの第2の半導体層と平面的に重なるように抵抗素子を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項29に記載の半導体装置の製造方法において、
前記(f)工程の後、前記第2の半導体層をマスクで覆った状態で前記第1の半導体層に不純物をイオン注入してソース領域及びドレイン領域を形成する工程を有することを特徴とする半導体装置の製造方法。
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