KR101465798B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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시게야 도요까와
아쯔시 마에다
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Abstract

LCD 드라이버 등에서 소형화에 의한 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 간의 내압 불량을 개선할 수 있는 기술을 제공한다. LCD 드라이버에서, 고내압 MISFET에서는, 전계 완화용 절연 영역(3) 상에 게이트 전극(10b)의 단부가 올라타 있다. 그리고, 고내압 MISFET 상의 1층째의 층간 절연막 상에 소스 배선 혹은 드레인 배선으로 되는 배선 HL1이 형성되어 있다. 이 때, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 게이트 전극(10b)의 상부까지의 거리를 a, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리를 b로 하면, a>b로 되어 있다. 이와 같이 구성되어 있는 고내압 MISFET에서, 배선 HL1은, 고내압 MISFET의 게이트 전극(10b)과 평면적인 겹침을 갖지 않도록 배치되어 있다.
Figure R1020080046782
고내압, MISFET, 전계 완화, 플러그, 고정항화 억제, 내압 불량 개선

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, LCD(Liquid Crystal Display) 드라이버 등 비교적 고내압의 MISFET를 구비하는 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
일본 특개 2005-116744호 공보(특허 문헌 1)에는, 고내압 트랜지스터와 저내압 트랜지스터를 동일 기판 상에 형성하고 있는 기술이 기재되어 있다. 이 특허 문헌 1에서, 고내압 트랜지스터는, 전계 완화를 위한 오프셋 절연층을 갖고 있는 것으로 하고 있다. 그리고, 고내압 트랜지스터 형성 영역에 형성되어 있는 가드링은, 1층째의 층간 절연막 상에 형성되어 있는 배선(최하층의 배선)과 접속되어 있다. 이것에 대하여, 고내압 트랜지스터의 소스 영역 혹은 드레인 영역은, 1층째의 층간 절연막 상에 형성된 2층째의 층간 절연막 상에 형성되어 있는 배선(최하층의 배선이 아님)과 접속되는 것으로 하고 있다. 즉, 고내압 트랜지스터의 소스 영역 혹은 드레인 영역은, 1층째의 층간 절연막과 2층째의 층간 절연막을 한번에 관통하는 플러그에 의해 2층째의 층간 절연막 상에 배치되는 배선과 접속되어 있다.
일본 특개평 4-171938호 공보(특허 문헌2)에는, 고내압 n채널 FET와 저내압 n채널 FET를 동일 기판 상에 형성하고 있는 기술이 기재되어 있다. 이 때, 저내압 n채널 FET는, 1층째의 층간 절연막 상에 형성되어 있는 최하층의 배선과 소스 영역 혹은 드레인 영역이 접속되어 있다. 이것에 대하여, 고내압 n채널 FET에서, 소스 영역 혹은 드레인 영역은, 최하층의 배선이 아니고, 2층째의 층간 절연막 상에 형성되어 있는 배선과 접속하도록 구성되어 있다.
[특허 문헌 1] 일본 특개 2005-116744호 공보
[특허 문헌 2] 일본 특개평 4-171938호 공보
최근, 액정을 표시 소자에 이용한 LCD가 급속하게 보급되고 있다. 이 LCD는, LCD를 구동하기 위한 드라이버에 의해 제어되고 있다. LCD 드라이버는 반도체 칩으로 구성되어 있고, 예를 들면, 글래스 기판에 실장된다. LCD 드라이버를 구성하는 반도체 칩은, 반도체 기판 상에 복수의 트랜지스터와 다층 배선을 형성한 구조를 하고 있고, 표면에 범프 전극이 형성되어 있다. 그리고, 표면에 형성된 범프 전극을 통하여, 글래스 기판에 실장되어 있다.
LCD 드라이버에 형성되는 복수의 트랜지스터(MISFET)에는, 저내압 MISFET와 고내압 MISFET가 존재한다. 즉, LCD 드라이버는, 통상적으로, 5V 정도의 전압으로 구동하는 저내압 MISFET로 이루어지는 로직 회로 외에, LCD의 전극에 20V∼30V 정도의 전압을 인가하는 회로가 존재한다. LCD의 전극에 20V∼30V 정도의 전압을 인 가하기 위해서는, 5V 정도로 구동하는 로직 회로에 레벨 시프트 회로를 접속하고, 레벨 시프트 회로를 통하여 스위칭 소자를 접속함으로써 구성된다. 이 스위칭 소자는, 20V∼30V의 전압으로 구동하는 MISFET로서, 소위 고내압 MISFET로 구성된다.
이와 같이 LCD 드라이버에는, 동일한 반도체 기판에 저내압 MISFET와 고내압 MISFET를 구비하고 있다. 동일한 반도체 기판에 형성되어 있는 저내압 MISFET와 고내압 MISFET 상에는, 층간 절연막이 형성되어 있고, 이 층간 절연막 상에 배선이 형성되어 있다. 배선과 MISFET는 층간 절연막을 관통하는 플러그에 의해 접속되어 있다. 통상적으로, 고내압 MISFET의 소스 영역 혹은 드레인 영역과 접속하는 배선은, 1층째의 층간 절연막 상에 형성되어 있는 것이 아니고, 1층째의 층간 절연막 상에 다시 2층째의 층간 절연막을 형성하고, 이 2층째의 층간 절연막 상에 형성되어 있다. 즉, 고내압 MISFET에서는, 20V∼30V 정도의 비교적 높은 전압을 사용하므로, 배선과 고내압 MISFET(게이트 전극)의 내압을 확보하기 위해, 1층째의 층간 절연막 상에는 배선을 배치하지 않고, 2층째의 층간 절연막 상에 배선을 배치함으로써, 고내압 MISFET의 내압을 확보하고 있다. 이 때문에, 고내압 MISFET와 배선은, 1층째의 층간 절연막을 관통하는 플러그와, 계속해서, 2층째의 층간 절연막을 관통하는 플러그를 통하여 접속되게 된다.
최근, LCD 드라이버의 소형화가 요구되고 있다. 이 때문에, LCD 드라이버의 MISFET와 배선을 접속하는 플러그(컨택트 플러그)의 직경을 축소하는 것이 행하여지고 있다. 예를 들면, 구체적으로, 플러그의 직경을 0.24㎛나 0.14㎛로 대폭 축소하고 있다. 그러나, 플러그의 직경을 축소하면 플러그에 의한 저항이 커지는 문 제가 현재화된다. 특히, 고내압 MISFET에서는, 1층째의 층간 절연막과 2층째의 층간 절연막을 관통하는 플러그로 고내압 MISFET와 배선이 접속되어 있기 때문에, 플러그의 직경을 축소함으로써, 플러그의 어스펙트비가 커져 저항이 증가한다. 따라서, LCD 드라이버에서는, 1층째의 층간 절연막 상에 배선을 형성하며, 또한, 1층째의 층간 절연막 상에 형성되는 배선의 배선 폭을 크게 하여 1층째의 층간 절연막과 2층째의 층간 절연막을 접속하는 플러그의 수를 늘림으로써, 플러그의 저저항화를 도모하고 있다. 1층째의 층간 절연막에도 배선을 형성함으로써, 1층째의 층간 절연막을 관통하는 플러그와 2층째의 층간 절연막을 관통하는 플러그를 직접 접속할 필요가 없어져, 플러그의 어스펙트비를 저감할 수 있다. 이 때문에, 플러그 직경의 축소에 의한 고저항화를 억제할 수 있다.
나아가서는, 1층째의 층간 절연막의 막 두께를 얇게 함으로써, 1층째의 층간 절연막에 형성되는 플러그의 어스펙트비를 작게 하고 있다. 이와 같이, LCD 드라이버의 칩 슈링크에서는, 1층째의 층간 절연막의 막 두께를 얇게 하고, 또한, 1층째의 층간 절연막 상에 배선을 형성하는 것이 행하여지고 있다. 그리고, 1층째의 층간 절연막 상에 형성되는 배선의 배선 폭을 크게 하여, 1층째의 층간 절연막과 2층째의 층간 절연막을 접속하는 플러그의 수를 늘리고 있다. 여기서, 1층째의 층간 절연막 상에 형성하는 배선의 배선 폭을 크게 하고 있기 때문에, 고내압 MISFET의 소스 영역과 접속하는 소스 배선 혹은 고내압 MISFET의 드레인 영역과 접속하는 드레인 배선은, 고내압 MISFET의 게이트 전극과 평면적으로 겹치는 영역을 갖도록 형성되어 있다.
이와 같이 하여, LCD 드라이버의 소형화에 수반하는 플러그의 고저항화를 억제할 수 있지만, 새로운 문제가 발생하게 된다. 즉, 1층째의 층간 절연막의 막 두께를 얇게 하고, 또한, 소스 배선이나 드레인 배선과 고내압 MISFET의 게이트 전극이 평면적으로 겹치도록 LCD 드라이버가 구성되어 있으므로, 고내압 MISFET의 게이트 전극과 소스 배선 간, 혹은, 고내압 MISFET의 게이트 전극과 드레인 영역 간의 내압 불량이 발생하였다. 이 내압 불량이 발생하는 원인으로서는, 첫째로, 1층째의 층간 절연막의 성막 공정이나 CMP(Chemical Mechanical Polishing) 등에 의한 연마 공정에서의 변동에 의해, 고내압 MISFET의 게이트 전극 상에 형성되는 1층째의 층간 절연막이 매우 얇아지기 쉬운 것을 들 수 있다. 이 때문에, 게이트 전극과 1층째의 층간 절연막 상에 형성되는 소스 배선 혹은 드레인 배선과의 내압 불량이 발생한다고 생각된다.
둘째로, 고내압 MISFET에서는, 게이트 절연막의 막 두께가 두꺼운 것을 들 수 있다. 그리고, 고내압 MISFET에서는, 소스 영역 혹은 드레인 영역 내에 반도체 기판으로부터 약간 돌출하고 있는 전계 완화용 절연 영역이 형성되어 있고, 이 전계 완화용 절연 영역 상에 게이트 전극의 단부가 올라타 있으므로, 저내압 MISFET에 비하여 게이트 전극의 높이가 높아져 있는 점을 원인의 1개로 들 수 있다.
또한, 제3 원인으로서는, 고내압 MISFET의 구동 전압이 20V∼30V 정도로 저내압 MISFET에 비하여 높은 것을 들 수 있다. 이상의 점으로부터, 현상의 LCD 드라이버의 구성에서는, 사이즈 축소에 수반하는 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 간의 내압 불량을 개선하는 것을 양립시 키는 것은 곤란한 것을 알 수 있다.
본 발명의 목적은, LCD 드라이버 등과 같이 고내압 MISFET와 저내압 MISFET를 구비하는 반도체 장치에서, 소형화에 의한 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 간의 내압 불량을 개선할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 따른 반도체 장치는, (a1) 반도체 기판 상에 형성된 게이트 절연막과, (a2) 상기 게이트 절연막 상에 형성된 게이트 전극과, (a3) 상기 게이트 전극에 정합하여 형성된 소스 영역 및 드레인 영역을 갖는 MISFET를 구비한다. 그리고, (b) 상기 MISFET 상에 형성된 절연막과, (c) 상기 절연막을 관통하여 상기 소스 영역과 전기적으로 접속하는 제1 플러그와, (d) 상기 절연막을 관통하여 상기 드레인 영역과 전기적으로 접속하는 제2 플러그를 구비한다. 또한, (e) 상기 절연막 상에 형성되고, 상기 제1 플러그와 전기적으로 접속하는 소스 배선과, (f) 상기 절연막 상에 형성되고, 상기 제2 플러그와 전기적으로 접속하는 드레인 배선을 구비한다. 여기서, 상기 반도체 기판과 상기 게이트 절연막의 계면으로부터 상기 게이트 전극의 상면까지의 거리를 a로 하고, 상기 게이트 전극의 상면으로부터 상 기 소스 배선 및 상기 드레인 배선이 형성되어 있는 상기 절연막의 상면까지의 거리를 b로 한 경우, a>b이다. 이 때, 상기 게이트 전극과 상기 소스 배선이 평면적으로 겹치지 않도록 배치되며, 또한, 상기 게이트 전극과 상기 드레인 배선이 평면적으로 겹치지 않도록 배치되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판에 소자 분리 영역 및 전계 완화용 절연 영역을 형성하는 공정과, (b) 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정과, (c) 상기 전계 완화용 절연 영역을 각각 내포하도록 한쌍의 저농도 불순물 확산 영역을 형성하는 공정을 구비한다. 그리고, (d) 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과, (e) 상기 게이트 전극의 양측의 측벽에 사이드월을 형성하는 공정을 구비한다. 또한, (f) 상기 한쌍의 저농도 불순물 확산 영역의 각각에 내포되며, 또한, 상기 전계 완화용 절연 영역의 외측으로 되는 영역에 한쌍의 고농도 불순물 확산 영역을 형성하고, 상기 한쌍의 저농도 불순물 확산 영역의 1개와, 그것에 포함되는 상기 한쌍의 고농도 불순물 확산 영역의 1개로 이루어지는 소스 영역과, 상기 한쌍의 저농도 불순물 확산 영역의 다른 1개와, 그것에 포함되는 상기 한쌍의 고농도 불순물 확산 영역의 다른 1개로 이루어지는 드레인 영역을 형성하는 공정을 포함한다. 그리고, (g) 상기 게이트 전극을 피복하도록 절연막을 형성하는 공정과, (h) 상기 절연막을 관통하여 상기 소스 영역에 도달하는 제1 플러그를 형성하고, 상기 절연막을 관통하여 상기 드레인 영역에 도달하는 제2 플러그를 형성하는 공정을 구비한다. 또한, (i) 상기 절연막 상에 상기 제1 플러그와 접속하는 소스 배선을 형성하고, 상기 절연막 상에 상기 제2 플러그와 접속하는 드레인 배선을 형성하는 공정을 구비한다. 여기서, 상기 반도체 기판과 상기 게이트 절연막의 계면으로부터 상기 게이트 전극의 상부까지의 거리를 a로 하고, 상기 게이트 전극의 상부로부터 상기 소스 배선 및 상기 드레인 배선이 형성되어 있는 상기 절연막의 상면까지의 거리를 b로 한 경우, a>b로 된다. 그 이 상황에서, 상기 게이트 전극과 상기 소스 배선이 평면적으로 겹치지 않도록 형성하며, 또한, 상기 게이트 전극과 상기 드레인 배선이 평면적으로 겹치지 않도록 형성하는 것을 특징으로 하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
LCD 드라이버와 같이 고내압 MISFET와 저내압 MISFET를 구비하는 반도체 장치에서, 반도체 장치의 소형화에 의한 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 간의 내압 불량을 개선할 수 있다.
이하의 실시예에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정한 수로 한 정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시예에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시예를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해 평면도이어도 해칭을 실시하는 경우가 있다.
(실시예 1)
우선, 본 실시예에서의 LCD 드라이버용의 반도체 칩에 대하여 설명한다. 도 1은, 본 실시예에서의 반도체 칩 CHP(반도체 장치)의 구성을 도시한 평면도이다. 본 실시예에서의 반도체 칩 CHP는, LCD 드라이버이다. 도 1에서, 반도체 칩 CHP는, 예를 들면 가늘고 긴 장방형 형상으로 형성된 반도체 기판(1S)을 갖고 있고, 그 주면에는, 예를 들면 액정 표시 장치를 구동하는 LCD 드라이버가 형성되어 있다. 이 LCD 드라이버는, LCD를 구성하는 셀 어레이의 각 화소에 전압을 공급하여 액정 분자의 방향을 제어하는 기능을 갖고 있고, 게이트 구동 회로 C1, 소스 구동 회로 C2, 액정 구동 회로 C3, 그래픽 RAM(Random Access Memory) C4 및 주변 회로 C5를 갖고 있다.
반도체 칩 CHP의 외주 근방에는, 복수의 범프 전극 BMP가 반도체 칩 CHP의 외주를 따라 소정의 간격마다 배치되어 있다. 이들 복수의 범프 전극 BMP는, 반도체 칩 CHP의 소자나 배선이 배치된 액티브 영역 상에 배치되어 있다. 복수의 범프 전극 BMP 중에는 집적 회로의 구성에 필요한 집적 회로용의 범프 전극과, 집적 회로의 구성에는 필요로 되지 않는 더미 범프 전극이 존재한다. 반도체 칩 CHP의 1개의 긴 변 및 2개의 짧은 변 근방에는, 범프 전극 BMP가 지그재그 형상으로 배치되어 있다. 이 지그재그 형상으로 배치되어 있는 복수의 범프 전극 BMP는, 주로, 게이트 출력 신호용 혹은 소스 출력 신호용의 범프 전극이다. 반도체 칩 CHP의 긴 변 중앙에 지그재그 배치된 범프 전극 BMP가 소스 출력 신호용의 범프 전극이며, 반도체 칩 CHP의 긴 변의 양 각 근방 및 반도체 칩 CHP의 양 짧은 변에 지그재그 배치된 범프 전극 BMP가 게이트 출력 신호용의 범프 전극이다. 이러한 지그재그 배치를 채용함으로써, 반도체 칩 CHP의 사이즈의 증대를 억제하면서, 많은 수를 필요로 하는 게이트 출력 신호용의 범프 전극 BMP나 소스 출력 신호용의 범프 전극 BMP를 배치할 수 있다. 즉, 칩 사이즈를 축소하면서, 범프 전극의 수를 늘릴 수 있다.
또한, 반도체 칩 CHP의 다른 쪽의 긴 변 근방에는, 지그재그 배치가 아니고 일직선 형상으로 배열하도록 범프 전극 BMP가 배치되어 있다. 이 일직선 형상으로 배열하도록 배치된 범프 전극 BMP는, 디지털 입력 신호용 또는 아날로그 입력 신호 용의 범프 전극이다. 또한, 반도체 칩 CHP의 네 모서리 근방에는 더미 범프 전극이 형성되어 있다. 또한, 도 1에서는, 게이트 출력 신호용 혹은 소스 출력 신호용의 범프 전극 BMP를 지그재그 배치로 하고, 디지털 입력 신호용 혹은 아날로그 입력 신호용의 범프 전극 BMP를 일직선 형상으로 배치하고 있는 예에 대하여 설명하였다. 그러나, 게이트 출력 신호용 혹은 소스 출력 신호용의 범프 전극 BMP를 일직선 형상으로 배치하고, 디지털 입력 신호용 혹은 아날로그 입력 신호용의 범프 전극 BMP를 지그재그 배치로 하는 구성도 가능하다.
반도체 칩 CHP의 외형 치수는, 예를 들면 짧은 변 방향의 길이가 1.0㎜, 긴 변 방향의 길이가 12.0㎜인 것이나, 짧은 변 방향의 길이가 1.0㎜, 긴 변 방향의 길이가 10.0㎜인 것이 있다. 또한, 예를 들면, 짧은 변 방향의 길이가, 2.0㎜, 긴 변 방향의 길이가 20.0㎜인 것도 있다. 이와 같이 LCD 드라이버에 사용되고 있는 반도체 칩 CHP는, 장방형의 형상을 하고 있다. 구체적으로는, 짧은 변의 길이와 긴 변의 길이의 비가 1:8∼1:12인 경우가 많다. 또한, 긴 변 방향의 길이가 5㎜ 이상인 것이 있다.
도 1에 도시하는 바와 같이 구성된 LCD 드라이버인 반도체 칩 CHP의 내부에는, 로직 회로 등에 사용되는 저내압 MISFET와, 액정 구동 회로 등에 사용되는 고내압 MISFET가 존재한다. 예를 들면, 본원 명세서에서는, 5V∼6V 정도의 구동 전압에서 동작하는 MISFET를 저내압 MISFET라고 하고, 20V∼30V 정도의 구동 전압에서 동작하는 MISFET를 고내압 MISFET라고 한다.
도 2는, 도 1에 도시하는 반도체 칩 CHP의 내부에 존재하는 MISFET의 단면도 이다. 도 2에서는, 저내압 MISFET와 고내압 MISFET가 도시되어 있다.
우선, 고내압 MISFET의 구성에 대하여 설명한다. 도 2에서, 고내압 MISFET 형성 영역에서는, 반도체 기판(1S) 상에 소자 분리 영역(2)이 형성되어 있다. 즉, 소자 분리 영역(2)으로 분리된 활성 영역에 고내압 MISFET가 형성되어 있다. 복수의 소자 분리 영역(2) 사이에 두어진 반도체 기판(1S) 내에는 p형 웰(4)이 형성되어 있다. 이 p형 웰(4)은, 고내압 MISFET용으로 형성된 웰이다. 또한, 고내압 MISFET 형성 영역에서는, 복수의 소자 분리 영역(2) 사이에 두어진 영역에 전계 완화용 절연 영역(3)이 형성되어 있다. 이 전계 완화용 절연 영역(3)은, 예를 들면, 소자 분리 영역(2)과 마찬가지의 구성을 하고 있고, STI(Shallow Trench Isolation)법으로 형성된다.
p형 웰(4) 내에는, 한쌍의 고내압용 저농도 불순물 확산 영역(n형 반도체 영역)(6)이 형성되어 있고, 각각의 고내압용 저농도 불순물 확산 영역은, 전계 완화용 절연 영역(3)을 내포하도록 형성되어 있다. 한쌍의 고내압용 저농도 불순물 확산 영역(6) 사이에 있는 반도체 기판(1S)의 표면에는, 게이트 절연막(8)이 형성되어 있고, 이 게이트 절연막(8) 상에 게이트 전극(10b)이 형성되어 있다. 게이트 절연막(8)은, 예를 들면, 산화 실리콘막으로 형성되고, 게이트 전극(10b)은, 예를 들면, 폴리실리콘막과 코발트 실리사이드막의 적층막으로 형성된다. 게이트 전극(10b)으로서, 폴리실리콘막 상에 코발트 실리사이드막을 형성함으로써, 게이트 전극(10b)의 저저항화를 도모할 수 있다.
게이트 절연막(8)은, 그 단부가 전계 완화용 절연 영역(3) 상에 올라타도록 형성되어 있다. 즉, 고내압 MISFET 형성 영역에서는, 소자 분리 영역(2) 및 전계 완화용 절연 영역(3)의 점유율이 높아지는 관계에서, 소자 분리 영역(2) 및 전계 완화용 절연 영역(3)이 반도체 기판(1S)의 표면으로부터 돌출하기 쉬워져 있다. 이 때문에, 게이트 절연막(8)의 단부는 전계 완화용 절연 영역(3)에 올라탄 형상으로 되어 있다. 따라서, 게이트 절연막(8) 상에 형성되는 게이트 전극(10b)도 그 단부가 부풀어오르도록 형성된다.
다음으로, 게이트 전극(10b)의 양측의 측벽에는 사이드월(12)이 형성되어 있고, 이 사이드월(12)도 전계 완화용 절연 영역(3) 상에 형성되어 있다. 그리고, 전계 완화용 절연 영역(3)의 외측으로서, 고내압용 저농도 불순물 확산 영역(6) 내에는, 고내압용 고농도 불순물 확산 영역(n형 반도체 영역)(14)이 형성되어 있다. 이 고내압용 고농도 불순물 확산 영역(14)의 표면에는, 코발트 실리사이드막(15)이 형성되어 있다. 이와 같이 한쌍의 고내압용 저농도 불순물 확산 영역(6)의 1개와, 이 고내압용 저농도 불순물 확산 영역(6)의 내부에 형성되어 있는 고내압용 고농도 불순물 확산 영역(14) 및 코발트 실리사이드막(15)에 의해, 고내압 MISFET의 소스 영역이 형성된다. 마찬가지로, 한쌍의 고내압용 저농도 불순물 확산 영역(6)의 다른 1개와, 이 고내압용 저농도 불순물 확산 영역(6)의 내부에 형성되어 있는 고내압용 고농도 불순물 확산 영역(14) 및 코발트 실리사이드막(15)에 의해, 고내압 MISFET의 드레인 영역이 형성된다.
본 실시예에서는, 게이트 전극(10b)의 단부에 전계 완화용 절연 영역(3)이 형성되어 있으므로, 게이트 전극(10b)의 단부 아래에 형성되는 전계를 완화할 수 있다. 이 때문에, 게이트 전극(10b)과 소스 영역 사이 혹은 게이트 전극(10b)과 드레인 영역 사이의 내압을 확보할 수 있다. 즉, 고내압 MISFET에서는, 전계 완화용 절연 영역(3)을 형성함으로써, 구동 전압이 20V∼30V로 되어도 내압을 확보할 수 있도록 구성되어 있다.
본 실시예에서의 고내압 MISFET는 상기한 바와 같이 구성되어 있고, 이하에, 본 실시예에서의 저내압 MISFET의 구성에 대하여 설명한다.
도 2에서, 저내압 MISFET 형성 영역에서는, 반도체 기판(1S) 상에 소자 분리 영역(2)이 형성되어 있다. 즉, 소자 분리 영역(2)으로 분리된 활성 영역에 저내압 MISFET가 형성되어 있다. 복수의 소자 분리 영역(2) 사이에 두어진 반도체 기판(1S) 내에는 p형 웰(4)이 형성되어 있다. 그리고, p형 웰(4) 내에 저내압 MISFET용의 웰인 p형 웰(5)이 형성되어 있다. 또한, 저내압 MISFET 형성 영역에는, 전계 완화용 절연 영역(3)은 형성되어 있지 않다.
p형 웰(5) 상에는, 게이트 절연막(7)이 형성되어 있고, 이 게이트 절연막(7) 상에 게이트 전극(10a)이 형성되어 있다. 게이트 절연막(7)은, 예를 들면, 산화 실리콘막으로 형성되고, 게이트 전극(10a)은, 예를 들면, 폴리실리콘막과 코발트 실리사이드막의 적층막으로 형성된다. 게이트 전극(10a)으로서, 폴리실리콘막 상에 코발트 실리사이드막을 형성함으로써, 게이트 전극(10a)의 저저항화를 도모할 수 있다. 저내압 MISFET에서는, 고내압 MISFET에 비하여 구동 전압이 낮아져 있으므로, 저내압 MISFET의 게이트 절연막(7)의 막 두께는, 고내압 MISFET의 게이트 절연막(8)의 막 두께에 비하여 얇게 되어 있다.
게이트 전극(10a)의 양측의 측벽에는 사이드월(12)이 형성되어 있고, 이 사이드월(12) 바로 아래의 p형 웰(5) 내에 한쌍의 저내압용 저농도 불순물 확산 영역(n형 반도체 영역)(11)이 형성되어 있다. 그리고, 한쌍의 저내압용 저농도 불순물 확산 영역(11)의 외측에 저내압용 고농도 불순물 확산 영역(n형 반도체 영역)(13)이 형성되어 있다. 이 저내압용 고농도 불순물 확산 영역(13)의 표면에는 코발트 실리사이드막(15)이 형성되어 있다. 이와 같이 하여, 1개의 저내압용 저농도 불순물 확산 영역(11)과, 이 저내압용 저농도 불순물 확산 영역(11)의 외측에 형성되어 있는 저내압용 고농도 불순물 확산 영역(13) 및 저내압용 고농도 불순물 확산 영역(13)의 표면에 형성되어 있는 코발트 실리사이드막(15)에 의해, 저내압 MISFET의 소스 영역이 형성된다. 마찬가지로, 다른 1개의 저내압용 저농도 불순물 확산 영역(11)과, 이 저내압용 저농도 불순물 확산 영역(11)의 외측에 형성되어 있는 저내압용 고농도 불순물 확산 영역(13) 및 저내압용 고농도 불순물 확산 영역(13)의 표면에 형성되어 있는 코발트 실리사이드막(15)에 의해, 저내압 MISFET의 드레인 영역이 형성된다. 이상과 같이 하여, 저내압 MISFET가 구성되어 있다.
다음으로, 고내압 MISFET 상 및 저내압 MISFET 상에 형성되어 있는 배선 구조에 대하여 설명한다. 본 실시예에서는, 고내압 MISFET 상에 형성되어 있는 배선 구조에 특징의 1개가 있다. 우선, 본 실시예의 특징인 고내압 MISFET 상의 배선 구조에 대하여 설명한다.
도 2에 도시하는 바와 같이, 고내압 MISFET 상에는, 1층째의 층간 절연막이 형성되어 있다. 구체적으로, 1층째의 층간 절연막은 질화 실리콘막(16)과 산화 실 리콘막(17)의 적층막으로 형성되어 있다. 그리고, 질화 실리콘막(16) 및 산화 실리콘막(17)으로 이루어지는 1층째의 층간 절연막에는, 이 층간 절연막을 관통하여 고내압 MISFET의 소스 영역에 도달하는 플러그(제1 플러그) PLG1과, 이 층간 절연막을 관통하여 고내압 MISFET의 드레인 영역에 도달하는 플러그(제2 플러그) PLG1이 형성되어 있다. 그리고, 플러그 PLG1을 형성한 1층째의 층간 절연막 상에 배선(소스 배선, 드레인 배선) HL1이 형성되어 있다. 또한, 1층째의 층간 절연막 상에 배선 HL1이 형성되어 있지만, 또한, 이 배선 HL1을 포함하는 1층째의 층간 절연막 상에 2층째의 층간 절연막이나 3층째의 층간 절연막이 형성되어 있고, 각각의 층간 절연막 상에 배선이 형성되어 있다. 즉, 고내압 MISFET 상에는, 다층 배선이 형성되어 있지만, 도 2에서는, 본 발명의 특징인 1층째의 배선 HL1만을 도시하고 있다.
본 실시예의 특징의 1개는, 1층째의 층간 절연막 상에 소스 배선이나 드레인 배선으로 되는 배선 HL1을 형성하며, 또한, 배선 HL1과 고내압 MISFET의 게이트 전극(10b)이 평면적으로 겹치지 않도록 배선 HL1을 배치하고 있는 점에 있다.
종래의 LCD 드라이버에서는, 고내압 MISFET 형성 영역에서는, 1층째의 층간 절연막 상에 배선을 형성하지 않고, 2층째의 층간 절연막 상에 비로소 배선을 형성하고 있었다. 이것은, 고내압 MISFET의 게이트 전극과 소스 배선의 내압 혹은 고내압 MISFET의 게이트 전극과 드레인 배선의 내압을 확보하는 관점으로부터 실시되어 있던 것이다. 이 경우, 1층째의 층간 절연막과 2층째의 층간 절연막의 2종류의 층간 절연막을 관통하는 플러그에 의해, 소스 배선과 고내압 MISFET의 소스 영역 혹은 드레인 배선과 고내압 MISFET의 드레인 영역이 접속되어 있다. 따라서, 1층째의 층간 절연막과 2층째의 층간 절연막을 관통하는 플러그에서는 저항이 높아지는 것이 염려되지만, 종래는, 플러그의 직경(예를 들면, 0.24㎛)이 비교적 확보되어 있었으므로, 플러그의 저항이 문제로서 현재화되어 있지 않았다.
그런데, LCD 드라이버의 소형화에 의해 플러그의 직경이 대폭 축소되고 있다. 예를 들면, 0.24㎛인 플러그 직경이 0.14㎛인 플러그 직경까지 축소화되고 있다. 이 경우, 1층째의 층간 절연막과 2층째의 층간 절연막을 한번에 관통하는 플러그에서는, 어스펙트비가 커지고, 플러그의 고저항화가 문제로서 현재화되게 된다.
따라서, 플러그 직경을 축소함과 함께, 1층째의 층간 절연막 상에 소스 배선 혹은 드레인 배선으로 되는 배선 HL1을 형성하는 것이 행하여지고 있다. 이에 의해, 플러그 직경을 축소해도, 1층째의 층간 절연막 상에 배선 HL1을 형성하고 있으므로, 플러그 PLG1의 어스펙트비를 작게 할 수 있어, 플러그 PLG1의 고저항화를 억제할 수 있다. 즉, 1층째의 층간 절연막과 2층째의 층간 절연막을 한번에 관통하는 플러그를 형성하지 않고, 1층째의 층간 절연막 상에 배선 HL1을 개재시킴으로써, 1층째의 층간 절연막만을 관통하는 플러그 PLG1을 형성할 수 있다. 그리고, 플러그 PLG1의 어스펙트비를 작게 하기 위해, 1층째의 층간 절연막의 박막화가 실시되어 있다. 또한, 1층째의 층간 절연막 상에 형성되는 배선 HL1의 배선 폭을 굵게 하여, 1층째의 층간 절연막 상에 형성되는 배선 HL1과 2층째의 층간 절연막 상에 형성되는 배선을 복수열의 플러그로 접속하도록 구성함으로써, 플러그 및 배선 의 저저항화가 실시되어 있다. 즉, 고내압 MISFET의 게이트 전극(10b)의 게이트 길이(게이트 폭)는, 2㎛∼3㎛ 정도로 비교적 크게 되어 있으므로, 고내압 MISFET의 게이트 전극(10b)과 평면적으로 겹침을 갖도록 1층째의 층간 절연막 상에 배선 HL1을 형성하고 있다.
그러나, 고내압 MISFET의 게이트 전극(10b)과 평면적으로 겹침을 갖도록 1층째의 층간 절연막 상에 배선 HL1을 형성하는 경우, 고내압 MISFET의 게이트 전극(10b)과, 소스 배선 혹은 드레인 배선을 구성하는 배선 HL1 사이에서 내압 불량이 발생하였다. 이 내압 불량이 발생하는 원인으로서는, 1층째의 층간 절연막의 막 두께를 박막화하고 있는 것 외에, 고내압 MISFET에서는, 전술한 바와 같이, 반도체 기판(1S)으로부터 돌출되어 있는 전계 완화용 절연 영역(3)에 게이트 전극(10b)이 올라타 있고, 또한, 게이트 절연막(8)의 막 두께가 두껍게 되어 있는 것을 들 수 있다. 이에 의해, 평면적으로 겹침을 갖는 배선 HL1과 고내압 MISFET의 게이트 전극의 거리가 근접하여 내압 불량을 야기한다고 생각된다. 또한, 고내압 MISFET에서는, 구동 전압이 20V∼30V로 비교적 높은 것도 원인의 하나라고 생각된다.
따라서, 본 실시예에서는, 1층째의 층간 절연막 상에 소스 배선이나 드레인 배선으로 되는 배선 HL1을 형성하며, 또한, 배선 HL1과 고내압 MISFET의 게이트 전극(10b)이 평면적으로 겹치지 않도록 배선 HL1을 배치하고 있다. 이에 의해, 우선, LCD 드라이버인 반도체 칩을 소형화해도, 고내압 MISFET의 소스 영역 혹은 드레인 영역과 배선 HL1을 접속하는 플러그 PLG1의 어스펙트비를 작게 할 수 있다. 즉, 1층째의 층간 절연막 상에 배선 HL1을 형성하고 있으므로, 1 층째의 층간 절연막과 2층째의 층간 절연막을 한번에 관통하는 플러그를 형성하지 않고, 1층째의 층간 절연막만을 관통하는 플러그 PLG1을 형성할 수 있다. 이 때문에, 플러그 PLG1의 직경을 작게 해도, 플러그 PLG1의 어스펙트비가 커지는 것을 억제할 수 있다.
또한, 도 2에 도시하는 바와 같이, 1층째의 층간 절연막 상에 형성되어 있는 배선 HL1은, 고내압 MISFET의 게이트 전극(10b)과 평면적인 겹침을 갖지 않도록 배치되어 있다. 이에 의해, 고내압 MISFET의 게이트 전극(10b)의 바로 위에 배선 HL1이 형성되어 있지 않으므로, 1층째의 층간 절연막을 박막화해도 배선 HL1과 게이트 전극(10b)의 거리를 떨어뜨릴 수 있다. 이 때문에, 고내압 MISFET의 게이트 전극(10b)과, 소스 배선 혹은 드레인 배선으로 되는 배선 HL1의 내압을 확보할 수 있다. 즉, 본 실시예에 따르면, 반도체 장치의 소형화에 의한 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 간의 내압 불량을 개선할 수 있는 현저한 효과를 얻을 수 있다.
예를 들면, 고내압 MISFET에서는, 1층째의 층간 절연막의 박막화나 게이트 절연막의 후막화, 전계 완화용 절연 영역의 존재나 구동 전압의 고전압화에 의해, 1층째의 층간 절연막에 형성되는 배선(소스 배선 혹은 드레인 배선) HL1과 게이트 전극(10b) 사이의 내압 불량이 발생하기 쉬운 구조를 하고 있다. 그러나, l층째의 층간 절연막에 형성되어 있는 배선 HL1과 게이트 전극(10b)이 평면적으로 겹치지 않도록 배치함으로써, 1층째의 층간 절연막에 배선 HL1을 형성하면서, 또한, 배선 HL1과 게이트 전극(10b)의 거리를 떨어뜨릴 수 있다. 따라서, LCD 드라이버를 소 형화해도, 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 사이의 내압 불량을 개선할 수 있는 현저한 효과를 얻을 수 있다.
또한, 1층째의 층간 절연막에 형성되어 있는 배선 HL1과 게이트 전극(10b)을 평면적으로 겹치지 않도록 배치함으로써 이하에 설명하는 효과도 얻어진다. 즉, 배선 HL1을 배치하고 있는 1층째의 층간 절연막은 박막화하고 있으므로, 배선 HL1과, 고내압 MISFET의 게이트 절연막과 반도체 기판(1S)의 계면인 채널 영역과 근접하게 된다. 배선 HL1이 게이트 전극(10b)과 평면적으로 겹치도록 배치되어 있는 경우에는, 배선 HL1은 고내압 MISFET의 채널 영역과 평면적으로 겹치게 된다. 이 때, 배선 HL1에 고전압을 인가하면, 1층째의 층간 절연막이 박막화되어 있기 때문에, 배선 HL1이 게이트 전극으로서 기능하게 될 우려가 있다. 즉, 배선 HL1이 채널 영역과 평면적으로 겹치는 영역을 갖고, 또한, 배선 HL1과 채널 영역의 거리가 가까워지면, 배선 HL1에 인가한 전압에 의해, 배선 HL1과 평면적으로 겹치는 채널 영역이 반전한다. 그러면, 채널 영역 전체 중 배선 HL1과 평면적으로 겹치는 영역이 반전 상태로 된다. 이 때문에, 고내압 MISFET의 오프 시에서도 배선 HL1과, 채널 영역 중 평면적으로 겹치는 영역이 반전하여, 실질적으로 반전하고 있지 않은 채널 영역의 거리가 좁아지게 된다. 그러면, 소스 영역과 드레인 영역 사이의 내압이 저하한다는 문제가 발생한다.
그러나, 본 실시예에서는, 배선 HL1을 게이트 전극(10b)과 평면적으로 겹치지 않도록 배치하고 있다. 이 때문에, 배선 HL1은 게이트 전극(10b) 바로 아래에 형성되는 채널 영역과도 평면적으로 겹치지 않도록 배치되게 된다. 따라서, 배선 HL1이 게이트 전극으로서 기능하게 되는 것을 억제할 수 있다. 즉, 본 실시예에 따르면, 배선 HL1에 의한 기생 MISFET의 발생을 방지할 수 있어, 소스 영역과 드레인 영역 사이의 내압 저하를 억제할 수 있는 효과를 얻을 수 있다.
도 3은, 도 2에 도시하는 고내압 MISFET 형성 영역을 상부로부터 본 평면도이다. 도 3에서의 A-A선으로 절단한 단면이 도 2의 고내압 MISFET 형성 영역에 대응하고 있다. 도 3에 도시하는 바와 같이, 게이트 전극(10b)의 양측에 소스 영역 혹은 드레인 영역으로 되는 고내압용 고농도 불순물 확산 영역(14)이 형성되어 있고, 고내압용 고농도 불순물 확산 영역(14)과 게이트 전극(10b) 사이에 전계 완화용 절연 영역(3)이 형성되어 있다. 이와 같이 구성되어 있는 고내압 MISFET 상에 1층째의 층간 절연막(도시하지 않음)을 통하여 배선이 형성되어 있다. 구체적으로, 소스 영역 혹은 드레인 영역으로 되는 고내압용 고농도 불순물 확산 영역(14) 상에는, 플러그(제1 플러그 혹은 제2 플러그) PLG1을 통하여 배선 HL1이 형성되어 있다. 이 배선 HL1은, 도 3을 보고 알 수 있는 바와 같이, 게이트 전극(10b)과 평면적인 겹침을 갖지 않도록 배치되어 있고, 게이트 전극(10b)과 배선 HL1의 거리가 떨어지고 있다. 따라서, 게이트 전극(10b)과 배선 HL1 사이의 내압이 확보되는 것을 알 수 있다.
한편, 게이트 전극(10b)에는, 플러그(제3 플러그) PLG1을 통하여 게이트 배선 GL이 접속되어 있다. 이 게이트 배선 GL은, 소스 배선 혹은 드레인 배선을 구성하는 배선 HL1과 동일한 층의 배선으로 형성되어 있다. 즉, 게이트 배선 GL은, 1층째의 층간 절연막 상에 형성되어 있는 것이다. 도 3에 도시하는 바와 같이, 이 게이트 배선 GL은 게이트 전극(10b)과 평면적으로 겹치는 영역을 갖도록 배치되어 있다. 즉, 게이트 배선 GL은, 게이트 전극(10b)과 플러그(제3 플러그) PLG1을 통하여 전기적으로 접속되는 것이며, 게이트 전극(10b)과 게이트 배선 GL 사이의 내압이라고 하는 문제는 발생하지 않는다. 이와 같이, 본 실시예에서는, 1층째의 층간 절연막에 형성되어 있는 배선과, 게이트 전극(10b)과의 내압을 확보하는 것이 목적이다. 그리고, 게이트 전극(10b)과의 내압이 문제로 되는 것은, 1층째의 층간 절연막에 형성되어 있는 배선 중, 고내압 MISFET의 소스 영역과 전기적으로 접속되어 있는 소스 배선이나 고내압 MISFET의 드레인 영역과 전기적으로 접속되어 있는 드레인 배선 등이다. 즉, 게이트 전극(10b)과, 소스 배선 혹은 드레인 배선인 배선 HL1이 평면적으로 겹치지 않도록 배치하는 점에 특징이 있으며, 게이트 전극(10b)과 전기적으로 접속되는 게이트 배선 GL은, 게이트 전극(10b)과 평면적으로 겹쳐 있어도 되는 것이다.
여기서, 본 실시예에서는, 1층째의 층간 절연막에 형성되어 있는 배선 HL1과 고내압 MISFET의 게이트 전극(10b)이 평면적으로 겹치지 않도록 배치하는 것에 특징이 있다. 이 때, 1층째의 층간 절연막에 형성되어 있는 배선 HL1은, 바꿔 말하면, 최하층의 배선이라고 할 수 있다. 그러나, 1층째의 층간 절연막에 배선을 형성하지 않고, 2층째의 층간 절연막에 배선을 형성하는 경우도, 이 2층째의 층간 절연막에 형성되는 배선이 최하층의 배선이라고 할 수 있다. 또한, 2층째의 층간 절연막이라고 해도, 1층째의 층간 절연막에 배선이 형성되어 있지 않기 때문에, 1층째의 층간 절연막과 2층째의 층간 절연막을 합하여 1개의 층간 절연막이라고 할 수 도 있다. 따라서, 본 실시예에서 대상으로 되는 배선 HL1을 특정하기 위해서는, 어떠한 정의가 필요로 된다.
이 정의에 대하여 설명한다. 본 실시예에서는, 1층째의 층간 절연막을 박막화함으로써 발생하는 문제로서, 이 1층째의 층간 절연막을 박막화함으로써 1층째의 층간 절연막에 형성되는 배선 HL1과 게이트 전극(10b)의 내압이 문제로 된다. 따라서, 1층째의 층간 절연막에 형성되어 있는 배선 HL1을 다음과 같이 정의한다.
도 2에 도시하는 바와 같이, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 게이트 전극(10b)의 상부까지의 거리를 a, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리를 b로 하면, a>b로 되는 배선 HL1을 본 실시예에서 대상으로 하는 배선이라고 정의하는 것이다. 즉, 배선 HL1과 게이트 전극(10b) 사이의 내압 불량이 문제로 되는 전제로서, 1층째의 층간 절연막은 박막화되어 있는 점과, 고내압 MISFET의 게이트 절연막(8)이 두껍고, 또한, 게이트 전극(10b)이 전계 완화용 절연 영역(3)에 올라타 있는 점에 주목한다. 이에 의해, 게이트 전극(10b)과의 사이에서 내압 불량이 문제로 되는 것은, a>b로 되는 위치에 배치되어 있는 배선 HL1이라고 명확하게 정의할 수 있다.
구체적으로 고내압 MISFET에서는, a>b의 관계가 성립하고 있는 것을 수치예에서 설명한다. 우선, 층간 절연막 중 질화 실리콘막(16)의 막 두께는 약 50㎚이며, 산화 실리콘막(17)의 막 두께는 약 500㎚이다. 그리고, 고내압 MISFET의 게이트 절연막(8)의 막 두께는 약 80㎚이며, 게이트 전극(10b)의 막 두께는 약 250㎚이다. 따라서, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 게이트 전 극(10b)의 상부까지의 거리 a는, 약 330㎚(80㎚+250㎚)으로 된다. 한편, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리 b는, 약 220㎚(550㎚-330㎚)으로 된다. 따라서, a>b의 관계가 성립하고 있는 것을 알 수 있다. 또한, 전계 완화용 절연 영역(3)은, 반도체 기판(1S)으로부터 약 10㎚∼20㎚ 돌출하고 있기 때문에, 또한, a>b의 관계가 충족되는 것을 알 수 있다. 이와 같이, 본 실시예에서는, 게이트 전극(10b)과 배선 HL1 사이의 내압이 문제로 되지만, 이 내압이 문제로 되는 것은, 배선 HL1과 고내압 MISFET의 위치 관계가 a>b로 되는 배선인 것이 명확화되어 있다. 따라서, 도 2에서는 도시되어 있지 않지만, 2층째 이상의 층간 절연막 상에 형성되어 있는 배선에 대해서는, a>b의 관계가 성립하지 않기 때문에 본 실시예의 대상으로 되어 있지 않다. 즉, 2층째 이상의 층간 절연막 상에 형성되어 있는 배선에 대해서는, 고내압 MISFET의 게이트 전극(10b)과의 거리가 충분히 떨어지므로, 내압 불량은 문제로 되지 않는다. 이 때문에, 2층째 이상의 층간 절연막 상에 형성되어 있는 배선(소스 배선이나 드레인 배선)에 대해서는, 게이트 전극(10b)과 평면적으로 겹치도록 배치해도 문제없다. 2층째 이상의 층간 절연막 상에 형성되어 있는 배선을 게이트 전극(10b)과 평면적으로 겹치도록 배치함으로써, 배선을 효율적으로 배치할 수 있다. 특히, 고내압 MISFET에서는, 게이트 전극(10b)의 게이트 길이가 2㎛∼3㎛로 넓으므로, 2층째 이상의 층간 절연막 상에 형성되는 배선을 게이트 전극(10b)과 평면적으로 겹치도록 배치하는 것이 유용하였다.
다음으로, 저내압 MISFET 상의 배선 구조에 대하여 설명한다. 도 2에 도시 하는 바와 같이, 저내압 MISFET 상에는, 1층째의 층간 절연막이 형성되어 있다. 구체적으로, 1층째의 층간 절연막은 질화 실리콘막(16)과 산화 실리콘막(17)의 적층막으로 형성되어 있다. 그리고, 질화 실리콘막(16) 및 산화 실리콘막(17)으로 이루어지는 1층째의 층간 절연막에는, 이 층간 절연막을 관통하여 저내압 MISFET의 소스 영역에 도달하는 플러그 PLG1과, 이 층간 절연막을 관통하여 저내압 MISFET의 드레인 영역에 도달하는 플러그 PLG1이 형성되어 있다. 그리고, 플러그 PLG1을 형성한 1층째의 층간 절연막 상에 배선(소스 배선 드레인 배선) LL1이 형성되어 있다. 또한, 1층째의 층간 절연막 상에 배선 LL1이 형성되어 있지만, 또한, 이 배선 LL1을 포함하는 1층째의 층간 절연막 상에 2층째의 층간 절연막이나 3층째의 층간 절연막이 형성되어 있고, 각각의 층간 절연막 상에 배선이 형성되어 있다. 즉, 저내압 MISFET 상에는, 다층 배선이 형성되어 있지만, 도 2에서는, 1층째의 배선 LL1만을 도시하고 있다.
여기서, 저내압 MISFET에서는, 고내압 MISFET와는 달리, 1층째의 배선 LL1이 저내압 MISFET의 게이트 전극(10a)과 평면적으로 겹침을 갖도록 배치되어 있다. 즉, 저내압 MISFET에서는, 1층째의 배선 LL1과 게이트 전극(10a) 사이의 내압이 고내압 MISFET와는 상위하여 문제로 되지 않는 것이다.
이 이유로서는, 저내압 MISFET에서는, 우선, 게이트 절연막(7)의 막 두께가 얇은 것과, 전계 완화용 절연 영역(3)이 형성되어 있지 않기 때문에, 이 전계 완화용 절연 영역(3)에 게이트 전극(10a)이 올라타 있지 않은 것을 들 수 있다. 또한, 저내압 MISFET의 구동 전압은 5V∼6V 정도이며, 구동 전압이 20V∼30V인 고내압 MISFET보다도 내압 확보가 용이한 점이 있다. 따라서, 1층째의 층간 절연막 상에 형성되어 있는 배선(소스 배선이나 드레인 배선) LL1과 게이트 전극(10a)은 평면적인 겹침을 갖고 있어도 된다. 이에 의해, 저내압 MISFET의 게이트 전극(10a)의 게이트 길이가 약 160㎚이므로, 이 게이트 전극(10a) 상의 스페이스를 유효하게 활용할 수 있다.
또한, 저내압 MISFET에서 내압을 확보할 수 있는 요인으로서는, 반도체 기판(1S)과 게이트 절연막(7)의 계면으로부터 게이트 전극(10a)의 상부까지의 거리를 c, 게이트 전극(10a)의 상부로부터 배선 LL1이 형성되어 있는 층간 절연막의 상부까지의 거리를 d로 하면, c<d로 되는 것을 들 수 있다. 즉, 고내압 MISFET에서 성립하고 있던 관계(a>b)가 저저압 MISFET에서는 성립하지 않고, 게이트 전극(10a)과 배선 LL1의 거리를 확보할 수 있는 결과, 저내압 MISFET에서는 게이트 전극(10a)과 배선 LL1의 내압 불량이 문제로 되지 않는 것이다.
구체적으로, 수치예에서 설명한다. 예를 들면, 층간 절연막 중 질화 실리콘막(16)의 막 두께는 약 50㎚이며, 산화 실리콘막(17)의 막 두께는 약 500㎚이다. 그리고, 저내압 MISFET의 게이트 절연막(7)의 막 두께는 약 13㎚이며, 게이트 전극(10a)의 막 두께는 약 250㎚이다. 따라서, 반도체 기판(1S)과 게이트 절연막(7)의 계면으로부터 게이트 전극(10a)의 상부까지의 거리 C는, 약 263㎚(13㎚+250㎚)으로 된다. 한편, 게이트 전극(10a)의 상부로부터 배선 LL1이 형성되어 있는 층간 절연막의 상부까지의 거리 d는, 약 287㎚(550㎚∼263㎚)으로 된다. 따라서, c<d의 관계가 성립하고 있는 것을 알 수 있다. 즉, 저내압 MISFET에서는, 고내압 MISFET 와 달리, 게이트 절연막(7)의 하부로부터 게이트 전극(10a)의 상부까지의 거리 c보다도, 게이트 전극(10a)의 상부로부터 배선 LL1까지의 거리 d가 크며, 또한, 구동 전압이 낮으므로, 게이트 전극(10a)과 배선 LL1이 평면적으로 겹치는 영역을 갖고 있어도 내압 불량은 발생하지 않는 것이다.
이상과 같이, 본 실시예에서는, 고내압 MISFET 형성 영역에서, 1층째의 층간 절연막 상에 소스 배선이나 드레인 배선으로 되는 배선 HL1을 형성하며, 또한, 배선 HL1과 고내압 MISFET의 게이트 전극(10b)이 평면적으로 겹치지 않도록 배선 HL1을 배치하는 것에 특징이 있다. 이에 의해, LCD 드라이버의 소형화에 의한 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 간의 내압 불량을 개선할 수 있는 현저한 효과가 얻어지는 것이다.
본 실시예에서의 LCD 드라이버(반도체 장치)는 상기한 바와 같이 구성되어 있고, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다.
우선, 붕소(B) 등의 p형 불순물을 도입한 실리콘 단결정으로 이루어지는 반도체 기판(1S)을 준비한다. 이 때, 반도체 기판(1S)은, 대략 원반 형상을 한 반도체 웨이퍼의 상태로 되어 있다. 그리고, 도 4에 도시하는 바와 같이, 반도체 기판(1S)의 저내압 MISFET 형성 영역과 고내압 MISFET 형성 영역을 분리하는 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2)은, 소자가 서로 간섭하지 않도록 하기 위해 설치된다. 이 소자 분리 영역(2)은, 예를 들면 LOCOS(local Oxidation of silicon)법이나 STI(shallow trench isolation)법을 이용하여 형성할 수 있다. 예를 들면, STI법에서는, 이하와 같이 하여 소자 분리 영역(2)을 형성하고 있다. 즉, 반도체 기판(1S)에 포토리소그래피 기술 및 에칭 기술을 사용하여 소자 분리 홈을 형성한다. 그리고, 소자 분리 홈을 매립하도록 반도체 기판(1S) 상에 산화 실리콘막을 형성하고, 그 후, 화학적 기계적 연마법(CMP; chemical mechanical polishing)에 의해, 반도체 기판(1S) 상에 형성된 불필요한 산화 실리콘막을 제거한다. 이에 의해, 소자 분리 홈 내에만 산화 실리콘막을 매립한 소자 분리 영역(2)을 형성할 수 있다.
본 실시예에서는, 소자 분리 영역(2)을 형성하는 공정에서, 전계 완화용 절연 영역(3)도 형성한다. 이 전계 완화용 절연 영역(3)도 소자 분리 영역(2)과 마찬가지의 방법으로 형성되고, 예를 들면, STI법이나 선택 산화법(LOCOS법)을 사용하여 형성된다. 이 전계 완화용 절연 영역(3)은, 고내압 MISFET 형성 영역에 형성된다. 특히, 고내압 MISFET 형성 영역에서는, 전계 완화용 절연 영역(3)을 형성하므로, 소자 분리 영역(2) 및 전계 완화용 절연 영역(3)의 점유율이 커지고 있다. 이 때문에, 예를 들면, STI법으로 소자 분리 영역(2) 및 전계 완화용 절연 영역(3)을 형성하면, 고내압 MISFET 형성 영역에서는, 반도체 기판(1S)의 표면으로부터 소자 분리 영역(2) 및 전계 완화용 절연 영역(3)이 돌출하기 쉬워진다. 즉, 소자 분리 영역(2) 및 전계 완화용 절연 영역(3)은, 반도체 기판(1S)의 표면으로부터, 예를 들면, 10㎚∼20㎚ 돌출하도록 구성된다. 후술하는 바와 같이, 고내압 MISFET에서는, 게이트 전극의 단부가 전계 완화용 절연 영역(3) 상에 형성되므로, 게이트 전극의 단부가 돌출한 전계 완화용 절연 영역(3)에 올라타도록 형성된다. 특히, LOCOS법(선택 산화법)에서는, 반도체 기판(1S)의 표면으로부터 부풀어오르도록 선 택 산화막이 형성되므로, 게이트 전극이 올라타는 양도 커진다.
계속해서, 도 5에 도시하는 바와 같이, 소자 분리 영역(2)으로 분리된 활성 영역에 불순물을 도입하여 p형 웰(4)을 형성한다. p형 웰(4)은, 예를 들면 붕소 등의 p형 불순물을 이온 주입법에 의해 반도체 기판(1S)에 도입함으로써 형성된다. 이 p형 웰(4)은, 고내압 MISFET용의 웰이지만, 고내압 MISFET 형성 영역과 저내압 MISFET 형성 영역에 형성된다. 그리고, p형 웰(4)의 표면 영역에 채널 형성용의 반도체 영역(도시하지 않음)을 형성한다. 이 채널 형성용의 반도체 영역은, 채널을 형성하는 임계값 전압을 조정하기 위해 형성된다. 또한, 본 실시예에서는, 고내압 MISFET 형성 영역과 저내압 MISFET 형성 영역의 p형 웰(4)을 동공 정도로 형성하였지만, 각각의 공정에서 형성하는 것도 가능하다. 그 경우, 고내압 MISFET 형성 영역에 도입하는 불순물 농도와 저내압 MISFET 형성 영역에 도입하는 불순물 농도를, 각각 최적인 조건으로 형성할 수 있다.
다음으로, 도 6에 도시하는 바와 같이, 저내압 MISFET 형성 영역에 p형 웰(5)을 형성한다. p형 웰(5)은, 예를 들면 붕소 등의 p형 불순물을 이온 주입법에 의해 반도체 기판(1S)에 도입함으로써 형성된다. 이 p형 웰(5)은, 저내압 MISFET용의 웰이다. 그 후, 고내압 MISFET 형성 영역에 한쌍의 고내압용 저농도 불순물 확산 영역(6)을 형성한다. 이 고내압용 저농도 불순물 확산 영역(6)은 n형 반도체 영역으로서, 인(P)이나 비소(As) 등의 n형 불순물을 이온 주입법으로 반도체 기판(1S)에 도입함으로써 형성한다. 고내압용 저농도 불순물 확산 영역(6)은, 전계 완화용 절연 영역(3)을 내포하도록 형성된다.
계속해서, 도 7에 도시하는 바와 같이, 반도체 기판(1S) 상에 게이트 절연막을 형성한다. 이 때, 저내압 MISFET 형성 영역에는 얇은 게이트 절연막(7)을 형성하고, 고내압 MISFET 형성 영역에는 두꺼운 게이트 절연막(8)을 형성한다. 예를 들면, 저내압 MISFET 형성 영역에 형성하는 게이트 절연막(7)의 막 두께는 약 13㎚ 정도이며, 고내압 MISFET 형성 영역에 형성하는 게이트 절연막(8)의 막 두께는 약 80㎚ 정도이다. 이와 같이 영역에 따라 서로 다른 막 두께의 게이트 절연막을 형성하기 위해서는, 예를 들면, 반도체 기판(1S) 상에 두꺼운 게이트 절연막(8)을 형성한 후, 고내압 MISFET 형성 영역을 레지스트막으로 마스크한다. 그리고, 이 레지스트막을 마스크로 한 에칭에 의해, 노출하고 있는 저내압 MISFET 형성 영역의 게이트 절연막(8)의 막 두께를 감소시켜 얇은 게이트 절연막(7)을 형성할 수 있다. 또한, 최초로 반도체 기판(1S)의 전체에 얇은 게이트 절연막(7)을 형성하고, 저내압 MISFET 형성 영역에 레지스트막을 형성한다. 그리고, 노출하고 있는 고내압 MISFET 형성 영역에 두꺼운 게이트 절연막(8)을 형성함으로써, 저내압 MISFET 형성 영역에 얇은 게이트 절연막(7)을 형성하고, 고내압 MISFET 형성 영역에 두꺼운 게이트 절연막(8)을 형성할 수 있다. 고내압 MISFET 형성 영역에 형성되어 있는 게이트 절연막(8)의 단부는 전계 완화용 절연 영역(3)에 올라타도록 형성된다.
게이트 절연막(7, 8)은, 예를 들면, 산화 실리콘막으로 형성되고, 예를 들면 열산화법을 사용하여 형성할 수 있다. 단, 게이트 절연막(7, 8)은, 산화 실리콘막에 한정되는 것은 아니고 여러 가지로 변경 가능하며, 예를 들면, 게이트 절연막(7, 8)을 산질화 실리콘막(SiON)으로 해도 된다. 즉, 게이트 절연막(7, 8)과 반 도체 기판(1S)의 계면에 질소를 편석시키는 구조로 해도 된다. 산질화 실리콘막은, 산화 실리콘막에 비하여 막 내에서의 계면 준위의 발생을 억제하거나, 전자 트랩을 저감하는 효과가 높다. 따라서, 게이트 절연막(7, 8)의 핫 캐리어 내성을 향상할 수 있고, 절연 내성을 향상시킬 수 있다. 또한, 산질화 실리콘막은, 산화 실리콘막에 비하여 불순물이 관통하기 어렵다. 이 때문에, 게이트 절연막(7, 8)에 산질화 실리콘막을 이용함으로써, 게이트 전극 중의 불순물이 반도체 기판(1S) 측으로 확산하는 것에 기인하는 임계값 전압의 변동을 억제할 수 있다. 산질화 실리콘막을 형성하는 것은, 예를 들면, 반도체 기판(1S)을 NO, N02 또는 NH3과 같은 질소를 포함하는 분위기 중에서 열처리하면 된다. 또한, 반도체 기판(1S)의 표면에 산화 실리콘막으로 이루어지는 게이트 절연막(7, 8)을 형성한 후, 질소를 포함하는 분위기 중에서 반도체 기판(1S)을 열처리하고, 게이트 절연막(7, 8)과 반도체 기판(1S)의 계면에 질소를 편석시키는 것에 의해서도 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 절연막(7, 8)은, 예를 들면 산화 실리콘막보다 유전률이 높은 고유전률막으로 형성해도 된다. 종래, 절연 내성이 높은, 실리콘-산화 실리콘 계면의 전기적·물리적 안정성 등이 우수하다고 하는 관점으로부터, 게이트 절연막(7, 8)으로서 산화 실리콘막이 사용되고 있다. 그러나, 소자의 미세화에 수반하여, 게이트 절연막(7, 8)의 막 두께에 대하여, 극박막화 요구되도록 되어 오고 있다. 이와 같이 얇은 산화 실리콘막을 게이트 절연막(7, 8)으로서 사용하면, MISFET의 채널을 흐르는 전자가 산화 실리콘막에 의해 형성되는 장벽을 터널하여 게이트 전극에 흐르는, 소위 터널 전류가 발생하게 된다.
따라서, 산화 실리콘막보다 유전률이 높은 재료를 사용함으로써, 용량이 동일해도 물리적 막 두께를 증가시킬 수 있는 고유전체막이 사용되도록 되어 오고 있다. 고유전체막에 따르면, 용량을 동일하게 해도 물리적 막 두께를 증가시킬 수 있으므로, 리크 전류를 저감할 수 있다.
예를 들면, 고유전체막으로서, 하프늄 산화물의 하나인 산화 하프늄막(Hf02막)이 사용되지만, 산화 하프늄막 대신에, 하프늄 알루미네이트막, HfON막(하프늄 옥시 나이트라이드막), HfSiO막(하프늄 실리케이트막), HfSiON막(하프늄 실리콘 옥시 나이트라이드막), HfAlO막과 같은 다른 하프늄계 절연막을 사용할 수도 있다. 또한, 이들 하프늄계 절연막에 산화 탄탈, 산화 니오븀, 산화 티탄, 산화 지르코늄, 산화 란탄, 산화 이트륨 등의 산화물을 도입한 하프늄계 절연막을 사용할 수도 있다. 하프늄계 절연막은, 산화 하프늄막과 같이 산화 실리콘막이나 산질화 실리콘막보다 유전률이 높으므로, 산화 하프늄막을 이용한 경우와 마찬가지의 효과가 얻어진다.
계속해서, 도 8에 도시하는 바와 같이, 게이트 절연막(7, 8) 상에 폴리실리콘막을 형성한다. 폴리실리콘막(9)은, 예를 들면, CVD법을 사용하여 형성할 수 있다. 그리고, 포토리소그래피 기술 및 이온 주입법을 사용하여, 폴리실리콘막(9) 중에 인이나 비소 등의 n형 불순물을 도입한다.
다음으로, 패터닝한 레지스트막을 마스크로 한 에칭에 의해 폴리실리콘막(9)을 가공하여, 저내압 MISFET 형성 영역에 게이트 전극(10a)을 형성하고, 고내압 MISFET 형성 영역에 게이트 전극(10b)을 형성한다. 게이트 전극(10a)의 게이트 길이는, 예를 들면, 약 160㎚이며, 게이트 전극(10b)의 게이트 길이는, 예를 들면, 약 2㎛∼3㎛ 정도이다. 고내압 MISFET 형성 영역에 형성되는 게이트 전극(10b)의 단부는, 게이트 절연막(8)을 통하여 전계 완화용 절연 영역(3)에 올라타도록 형성된다.
여기서, 게이트 전극(10a, 10b)에는, 폴리실리콘막(9) 중에 n형 불순물이 도입되어 있다. 이 때문에, 게이트 전극(10a, 10b)의 일함수값을 실리콘의 전도대 근방(4.15eV)의 값으로 할 수 있으므로, n채널형 MISFET인 저내압 MISFET 및 고내압 MISFET의 임계값 전압을 저감할 수 있다.
계속해서, 도 9에 도시하는 바와 같이, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 저내압 MISFET의 게이트 전극(10a)에 정합한 얕은 저내압용 저농도 불순물 확산 영역(11)을 형성한다. 얕은 저내압용 저농도 불순물 확산 영역(11)은, n형 반도체 영역이다.
그리고, 도 10에 도시하는 바와 같이, 반도체 기판(1S) 상에 산화 실리콘막을 형성한다. 산화 실리콘막은, 예를 들면, CVD법을 사용하여 형성할 수 있다. 그리고, 산화 실리콘막을 이방성 에칭함으로써, 사이드월(12)을 게이트 전극(10a, 10b)의 측벽에 형성한다. 사이드월(12)은, 산화 실리콘막의 단층막으로 형성하도록 하였지만, 이것에 한하지 않고, 예를 들면, 질화 실리콘막과 산화 실리콘막의 적층막으로 이루어지는 사이드월(12)을 형성해도 된다.
다음으로, 도 11에 도시하는 바와 같이, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 저내압 MISFET 형성 영역에 사이드월(12)에 정합한 깊은 저내압용 고농도 불순물 확산 영역(13)을 형성한다. 깊은 저내압용 고농도 불순물 확산 영역(13)은, n형 반도체 영역이다. 이 깊은 저내압용 고농도 불순물 확산 영역(13)과 얕은 저내압용 저농도 불순물 확산 영역(11)에 의해 저내압 MISFET의 소스 영역 혹은 드레인 영역이 형성된다. 이와 같이 소스 영역과 드레인 영역을 얕은 저내압용 저농도 불순물 확산 영역(11)과 깊은 저내압용 고농도 불순물 확산 영역(13)으로 형성함으로써, 소스 영역 및 드레인 영역을 LDD(Lightly Doped Drain) 구조로 할 수 있다.
저내압용 고농도 불순물 확산 영역(13)을 형성하는 n형 불순물의 이온 주입을 고내압 MISFET 형성 영역에도 동시에 실시함으로써, 고내압용 고농도 불순물 확산 영역(14)도 형성한다. 이 고내압용 고농도 불순물 확산 영역(14)도 n형 반도체 영역이며, 전계 완화용 절연 영역(3)의 외측으로서 고내압용 저농도 불순물 확산 영역(6)에 내포되도록 형성된다. 고내압 MISFET에서도, 고내압용 고농도 불순물 확산 영역(14)과 고내압용 저농도 불순물 확산 영역(6)에 의해 소스 영역 혹은 드레인 영역이 형성된다.
이와 같이 하여, 저내압용 고농도 불순물 확산 영역(13) 및 고내압용 고농도 불순물 확산 영역(14)을 형성한 후, 1000℃ 정도의 열처리를 행한다. 이에 의해, 도입한 불순물의 활성화가 행하여진다.
그 후, 도 12에 도시하는 바와 같이, 반도체 기판(1S) 상에 코발트막을 형성한다. 이 때, 게이트 전극(10a, 10b)에 직접 접하도록 코발트막이 형성된다. 마찬가지로, 깊은 저내압용 고농도 불순물 확산 영역(13) 및 고내압용 고농도 불순물 확산 영역(14)에도 코발트막이 직접 접한다.
코발트막은, 예를 들면, 스퍼터링법을 사용하여 형성할 수 있다. 그리고, 코발트막을 형성한 후, 열처리를 실시함으로써, 게이트 전극(10a, 10b)을 구성하는 폴리실리콘막(9)과 코발트막을 반응시켜, 코발트 실리사이드막(15)을 형성한다. 이에 의해, 게이트 전극(10a, 10b)은 폴리실리콘막(9)과 코발트 실리사이드막(15)의 적층 구조로 된다. 코발트 실리사이드막(15)은, 게이트 전극(10a, 10b)의 저저항화를 위해 형성된다. 마찬가지로, 전술한 열처리에 의해, 저내압용 고농도 불순물 확산 영역(13) 및 고내압용 고농도 불순물 확산 영역(14)의 표면에서도 실리콘과 코발트막이 반응하여 코발트 실리사이드막(15)이 형성된다. 이 때문에, 저내압용 고농도 불순물 확산 영역(13) 및 고내압용 고농도 불순물 확산 영역(14)에서도 저저항화를 도모할 수 있다.
그리고, 미반응의 코발트막은, 반도체 기판(1S) 상으로부터 제거된다. 또한, 본 실시예에서는, 코발트 실리사이드막(15)을 형성하도록 구성하고 있지만, 예를 들면, 코발트 실리사이드막(15) 대신에 니켈 실리사이드막이나 티탄 실리사이드막을 형성하도록 해도 된다. 이와 같이 하여, 반도체 기판(1S) 상에 저내압 MISFET 및 고내압 MI SFET를 형성할 수 있다.
다음으로, 배선 공정에 대하여 설명한다. 우선, 도 13에 도시하는 바와 같 이, 반도체 기판(1S)의 주면 상에 층간 절연막으로 되는 질화 실리콘막(16)을 형성하고, 이 질화 실리콘막(16) 상에 산화 실리콘막(17)을 형성한다. 이에 의해, 1층째의 층간 절연막은 질화 실리콘막(16)과 산화 실리콘막(17)의 적층막으로 된다. 질화 실리콘막(16)은, 예를 들면, CVD법을 사용하여 형성할 수 있고, 산화 실리콘막(17)은, 예를 들면 TEOS(tetra ethyl ortho silicate)를 원료로 한 CVD법을 사용하여 형성할 수 있다. 이 때, 질화 실리콘막(16)의 막 두께는 약 50㎚이며, 산화 실리콘막(17)의 막 두께는 약 1100㎚이다.
그 후, 도 14에 도시하는 바와 같이, 산화 실리콘막(17)의 표면을, 예를 들면 CMP(Chemical Mechanical Polishing)법을 사용하여 평탄화한다. 이 공정에서 산화 실리콘막(17)의 막 두께는 감소하고, 예를 들면, 약 550㎚ 정도로 된다. 이와 같이 하여, 산화 실리콘막(17)의 막 두께는 박막화된다.
계속해서, 도 15에 도시하는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용하여, 산화 실리콘막(17)에 컨택트 홀 CNT1을 형성한다. 컨택트 홀 CNT1은, 산화 실리콘막(17) 및 질화 실리콘막(16)으로 이루어지는 1층째의 층간 절연막을 관통하여 반도체 기판(1S)에 도달한다. 구체적으로 컨택트 홀 CNT1은, 고내압 MISFET 형성 영역과 저내압 MISFET 형성 영역에 형성된다. 고내압 MISFET 형성 영역에서는, 소스 영역(코발트 실리사이드막(15))에 도달하는 컨택트 홀(제1 컨택트 홀) CNT1이 형성됨과 함께, 드레인 영역(코발트 실리사이드막(15))에 도달하는 컨택트 홀(제2 컨택트 홀) CNT1이 형성된다. 또한, 도 15에는 도시되어 있지 않지만, 게이트 전극(10b)에 도달하는 컨택트 홀도 형성된다. 마찬가지로, 저내압 MISFET 형성 영역에서도, 소스 영역(코발트 실리사이드막(15))에 도달하는 컨택트 홀 CNT1이 형성됨과 함께, 드레인 영역(코발트 실리사이드막(15))에 도달하는 컨택트 홀 CNT1도 형성된다. 또한, 도시되어 있지 않지만, 게이트 전극(10a)에 도달하는 컨택트 홀도 형성된다.
다음으로, 도 16에 도시하는 바와 같이, 컨택트 홀 CNT1의 저면 및 내벽을 포함하는 산화 실리콘막(17) 상에 티탄/질화 티탄막(18a)을 형성한다. 티탄/질화 티탄막(18a)은, 티탄막과 질화 티탄막의 적층막으로 구성되고, 예를 들면 스퍼터링법을 사용함으로써 형성할 수 있다. 이 티탄/질화 티탄막(18a)은, 예를 들면, 이후의 공정에서 매립하는 막의 재료인 텅스텐이 실리콘 중에 확산하는 것을 방지하는, 소위 배리어성을 갖는다. 그 후, 컨택트 홀 CNT1을 매립하도록, 반도체 기판(1S)의 주면의 전체면에 텅스텐막(18b)을 형성한다. 이 텅스텐막(18b)은, 예를 들면 CVD법을 사용하여 형성할 수 있다.
계속해서, 도 17에 도시하는 바와 같이, 산화 실리콘막(17) 상에 형성된 불필요한 티탄/질화 티탄막(18a) 및 텅스텐막(18b)을 예를 들면 CMP법으로 제거함으로써, 컨택트 홀 CNT1 내에만 티탄/질화 티탄막(18a) 및 텅스텐막(18b)을 남김으로써, 플러그 PLG1을 형성할 수 있다. 이 때의 CMP 연마에 의해 산화 실리콘막(17)이 깎인다. 구체적으로, CMP 연마 전에는 산화 실리콘막(17)의 막 두께가 약 550㎚인 것에 대해, CMP 연마 후, 산화 실리콘막(17)의 막 두께는 약 500㎚으로 된다.
고내압 MISFET 형성 영역에서, 고내압 MISFET의 소스 영역과 전기적으로 접속하는 플러그(제1 플러그) PLG1이나 고내압 MISFET의 드레인 영역과 전기적으로 접속하는 플러그(제2 플러그) PLG1이 형성된다. 도시는 되어 있지 않지만, 게이트 전극(10b)과 전기적으로 접속하는 플러그(제3 플러그)도 형성된다. 마찬가지로, 저내압 MISFET 형성 영역에서, 저내압 MISFET의 소스 영역과 전기적으로 접속하는 플러그 PLG1이나 저내압 MISFET의 드레인 영역과 전기적으로 접속하는 플러그 PLG1이 형성된다. 또한, 도시는 되어 있지 않지만, 게이트 전극(10a)과 전기적으로 접속하는 플러그도 형성된다.
다음으로, 도 18에 도시하는 바와 같이, 산화 실리콘막(17) 및 플러그 PLG1 상에 티탄/질화 티탄막(19a), 구리를 함유하는 알루미늄막(19b), 티탄/질화 티탄막(19c)을 순차적으로, 형성한다. 이들 막은, 예를 들면 스퍼터링법을 사용함으로써 형성할 수 있다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 이들 막의 패터닝을 행하고, 배선 HL1 및 배선 LL1을 형성한다. 이와 같이 하여, 1층째의 층간 절연막 상에 배선 HL1 및 배선 LL1을 형성할 수 있다.
1층째의 층간 절연막 상에 배선 HL1 및 배선 LL1을 형성하고 있으므로, 이 배선 HL1 및 배선 LL1과 접속하는 플러그 PLG1의 어스펙트비를 작게 할 수 있다. 따라서, 플러그 PLG1의 직경을 작게 하여 칩 영역의 소형화를 추진해도, 플러그 PLG1의 고저항화를 억제할 수 있다. 또한, 본 실시예에서는, 고내압 MISFET의 소스 영역에 플러그 PLG1을 통하여 접속하는 배선(소스 배선) HL1 및 고내압 MISFET의 드레인 영역에 플러그 PLG1을 통하여 접속하는 배선(드레인 배선) HL1을 이하와 같이 배치하고 있다. 즉, 1층째의 층간 절연막 상에 배치되는 배선 HL1과 게이트 전극(10b)이 평면적으로 겹침을 갖지 않도록 배치하고 있다. 이에 의해, 고내압 MISFET의 게이트 전극(10b)의 바로 위에 배선 HL1이 형성되어 있지 않으므로, 1층째의 층간 절연막을 박막화해도 배선 HL1과 게이트 전극(10b)의 거리를 떨어뜨릴 수 있다. 이 때문에, 고내압 MISFET의 게이트 전극(10b)과, 소스 배선 혹은 드레인 배선으로 되는 배선 HL1의 내압을 확보할 수 있다. 즉, 본 실시예에 따르면, 반도체 장치의 소형화에 의한 플러그의 고저항화를 억제하고, 또한, 고내압 MISFET의 게이트 전극과 배선 간의 내압 불량을 개선할 수 있는 현저한 효과를 얻을 수 있다.
또한, 도시되어 있지 않지만, 게이트 전극(10b)과 전기적으로 접속하는 게이트 배선도 1층째의 층간 절연막 상에 형성되어 있다. 바꿔 말하면, 게이트 배선도 소스 배선 혹은 드레인 배선을 구성하는 배선 HL1과 동일한 층으로 형성되어 있다. 게이트 배선은 게이트 전극(10b)과 전기적으로 접속되므로, 게이트 배선과 게이트 전극(10b)간의 내압은 문제로 되지 않는다. 이 때문에, 게이트 배선은, 게이트 전극(10b)과 평면적인 겹침을 갖도록 배치되어 있다.
한편, 저내압 MISFET 형성 영역에서는, 1층째의 층간 절연막 상에 배선 LL1이 형성되어 있다. 저내압 MISFET에서는 배선 LL1과 게이트 전극(10a) 사이의 내압이 문제로 되지 않기 때문에, 배선 LL1은 게이트 전극(10a)과 평면적으로 겹침을 갖도록 배선 폭이 넓게 형성되어 있다. 이에 의해, 게이트 전극(10a) 상의 스페이스를 유효하게 활용하여 배선 LL1의 저저항화를 도모할 수 있다.
다음으로, 도 19에 도시하는 바와 같이, 배선 HL1 및 배선 LL1을 형성한 1층째의 층간 절연막 상에 2층째의 층간 절연막인 산화 실리콘막(20)을 형성한다. 그 리고, 전술한 공정과 마찬가지로 하여 산화 실리콘막(20)에 플러그 PLG2를 형성한다. 이 플러그 PLG2는 배선 HL1이나 배선 LL1과 접속되어 있다. 그리고, 플러그 PLG2를 형성한 산화 실리콘막(20) 상에 배선 HL2 및 배선 LL2를 형성한다. 여기서, 배선 HL1과 배선 HL2는 복수열의 플러그 PLG2로 접속되어 있으므로, 배선 저항 및 플러그 저항을 저감할 수 있다. 마찬가지로, 배선 LL1 과 배선 LL2는 복수열의 플러그 PLG2로 접속되어 있으므로, 배선 저항 및 플러그 저항을 저감할 수 있다.
고내압 MISFET 형성 영역에서, 2층째의 층간 절연막인 산화 실리콘막(20) 상에 형성되어 있는 배선 HL2는 게이트 전극(10b)과 평면적인 겹침을 갖도록 배치해도 된다. 2층째의 층간 절연막 상에 배치되는 배선 HL2와 게이트 전극(10b)은, 1층째의 층간 절연막 상에 배치되는 배선 HL1과 게이트 전극(10b)의 거리에 비하여 충분히 떨어져 있으므로, 배선 HL2와 게이트 전극(10b) 사이의 내압은 문제로 되지 않기 때문이다. 이 때문에, 게이트 길이로서 약 2㎛∼3㎛나 되는 게이트 전극(10b) 상의 스페이스를 유효하게 활용하여, 배선 HL2의 배선 폭을 넓힘으로써 배선 HL2의 저저항화를 도모할 수 있다. 또는, 2층째의 층간 절연막 상에서는, 게이트 전극(10b)과 평면적으로 겹치는 영역에 복수의 배선을 배치해도 된다.
또한, 배선 HL2 및 배선 LL2의 상층에 배선을 형성함으로써 다층 배선을 형성한다. 그리고, 다층 배선의 최상층에 범프 전극을 형성한다. 이 범프 전극을 형성하는 공정에 대하여 설명한다.
도 20은 다층 배선상에 형성된 산화 실리콘막(21)을 도시하고 있고, 산화 실리콘막(21) 상에 패드 PAD가 형성되어 있다. 산화 실리콘막(21)의 하층의 구조는 생략하고 있지만, 산화 실리콘막(21)의 하층에는 도 19에 도시하는 바와 같은 저내압 MISFET, 고내압 MISFET 및 다층 배선이 형성되어 있다.
도 20에 도시하는 바와 같이, 예를 들면 산화 실리콘막(21)을 형성한다. 산화 실리콘막(21)은, 예를 들면, CVD법을 사용하여 형성할 수 있다. 그리고, 산화 실리콘막(21) 상에, 티탄/질화 티탄막, 알루미늄막 및 티탄/질화 티탄막을 적층하여 형성한다. 그 후, 포토리소그래피 기술 및 에칭 기술을 사용하여, 적층막을 패터닝한다. 이 패터닝에 의해, 산화 실리콘막(21) 상에 패드 PAD를 형성할 수 있다.
계속해서, 도 21에 도시하는 바와 같이, 패드 PAD를 형성한 산화 실리콘막(21) 상에 표면 보호막(22)을 형성한다. 표면 보호막(22)은, 예를 들면, 질화 실리콘막으로 형성되고, 예를 들면, CVD법에 의해 형성할 수 있다. 다음으로, 포토리소그래피 기술 및, 에칭 기술을 사용하여, 표면 보호막(22)에 개구부를 형성한다. 이 개구부는, 패드 PAD 상에 형성되고, 패드 PAD의 표면을 노출하고 있다.
다음으로, 도 22에 도시하는 바와 같이, 개구부 내를 포함하는 표면 보호막(22) 상에 UBM(Under Bump Metal)막(23)을 형성한다. UBM막(23)은, 예를 들면, 스퍼터링법을 사용하여 형성할 수 있고, 예를 들면, 티탄막, 니켈막, 팔라듐막, 티탄 텅스텐 합금막, 질화 티탄막 혹은 금막 등의 단층막 또는 적층막에 의해 형성되어 있다. 여기서, UBM막(23)은, 범프 전극과 패드 PAD나 표면 보호막(22)의 접착성을 향상시키는 기능이나 전극으로서 기능하는 것 외에, 이 후의 공정에서 형성되는 도체막의 금속 원소가 다층 배선측으로 이동하는 것이나, 반대로 다층 배선을 구성하는 금속 원소가 도체막측으로 이동하는 것을 억제 또는 방지하는 배리어 기능을 갖는다.
계속해서, 도 23에 도시하는 바와 같이, UBM막(23) 상에 레지스트막 RES를 도포한 후, 이 레지스트막 RES에 대하여 노광·현상 처리를 실시함으로써 패터닝한다. 패터닝은, 범프 전극 형성 영역에 레지스트막 RES가 남지 않도록 행하여진다. 그리고, 도 24에 도시하는 바와 같이, 도체막(24)으로서 예를 들면, 도금법을 사용하여 금막을 형성한다. 그 후, 도 25에 도시하는 바와 같이, 패터닝한 레지스트막 RES 및 레지스트막 RES로 덮여 있던 UBM막(23)을 제거함으로써, 도체막(24) 및 UBM막(23)으로 이루어지는 범프 전극 BMP를 형성한다.
다음으로, 반도체 웨이퍼의 상태에 있는 반도체 기판을 다이싱함으로써, 개편화한 반도체 칩 CHP를 얻을 수 있다. 개편화하여 얻어지는 반도체 칩 CHP는 도 1에 도시하는 바와 같은 것이다. 그 후, 반도체 기판을 개편화함으로써 얻어진 반도체 칩 CHP를 글래스 기판에 실장한다.
다음으로, LCD 드라이버인 반도체 칩 CHP를 실장 기판에 접착하여 실장한 모습을 설명한다. 도 26은, 반도체 칩 CHP를 글래스 기판(30a)에 실장하는 경우(COG:Chip On Glass)를 도시한 것이다. 도 26에 도시하는 바와 같이, 글래스 기판(30a)에는 글래스 기판(30b)이 탑재되어 있고, 이에 의해 LCD의 표시부가 형성된다. 그리고, LCD의 표시부의 근방의 글래스 기판(30a) 상에는, LCD 드라이버인 반도체 칩 CHP가 탑재되어 있다. 반도체 칩 CHP에는 범프 전극 BMP가 형성되어 있고, 범프 전극 BMP와 글래스 기판(30a) 상에 형성된 단자는 이방 도전 필 름(Anisotropic Conductive Film)(32)을 통하여 접속되어 있다. 또한, 글래스 기판(30a)과 플렉시블 프린트 기판(Flexible Printed Circuit)(31)도 이방 도전 필름(32)에 의해 접속되어 있다. 이와 같이 글래스 기판(30a) 상에 탑재된 반도체 칩 CHP에서, 출력용의 범프 전극 BMP는 LCD의 표시부에 전기적으로 접속되고, 입력용의 범프 전극 BMP는 플렉시블 프린트 기판(31)에 접속되어 있다.
도 27은, LCD의 전체 구성을 도시한 도면이다. 도 27에 도시하는 바와 같이, 글래스 기판 상에 LCD의 표시부(33)가 형성되어 있고, 이 표시부(33)에 화상이 표시된다. 표시부(33)의 근방의 글래스 기판 상에는 LCD 드라이버인 반도체 칩 CHP가 탑재되어 있다. 반도체 칩 CHP의 근방에는 플렉시블 프린트 기판(31)이 탑재되어 있고, 플렉시블 프린트 기판(31)과 LCD의 표시부(33) 사이에 LCD 드라이버인 반도체 칩 CHP가 탑재되어 있다. 이와 같이 하여, 반도체 칩 CHP를 글래스 기판 상에 탑재할 수 있다. 이상의 공정을 거침으로써 LCD 드라이버를 글래스 기판에 실장하여 LCD를 제조할 수 있다.
(실시예 2)
상기 실시예 1의 특징의 1개는, 도 28에 도시하는 바와 같이, 1층째의 층간 절연막(산화 실리콘막(17)) 상에 소스 배선이나 드레인 배선으로 되는 배선 HL1을 형성하며, 또한, 배선 HL1과 고내압 MISFET의 게이트 전극(10b)이 평면적으로 겹치지 않도록 배선 HL1을 배치하고 있는 점에 있다. 도 28에서는, 고내압 MISFET의 게이트 전극(10b)과 배선 HL1이 평면적으로 겹치지 않는 사이의 거리 e가 도시되어 있지만, 본 실시예 2에서는, 이 거리 e의 구체적인 수치예에 대하여 설명한다.
도 28은, 고내압 MISFET와 저내압 MISFET가 도시되어 있는 단면도로서, 도 2와 마찬가지의 도면이다. 단, 도 28에서는, 고내압 MISFET의 게이트 전극(10b)과 배선 HL이 평면적으로 겹치지 않는 사이의 거리 e와, 플러그 PLG1의 직경 z가 도시되어 있다.
도 28에 도시하는 바와 같이, 고내압 MISFET의 게이트 전극(10b)과 배선 HL은, 평면적인 거리 e만큼 떨어져 있지만, 이 거리 e는, 포토리소그래피 공정에서 형성되는 패턴의 치수 오차나 패턴의 오정렬을 고려하여 결정할 필요가 있다. 예를 들면, 설계상 게이트 전극(10b)과 배선 HL의 내압을 확보하기에 충분한 거리 e를 설정하였다고 해도, 게이트 전극(10b)이나 배선 HL의 가공에서의 치수 오차, 혹은, 게이트 전극(10b)과 플러그 PLG1의 오정렬이나 플러그 PLG1과 배선 HL1의 오정렬 등에 의해, 게이트 전극(10b)과 배선 HL1이 평면적으로 겹치도록 가공되는 경우도 있다고 생각되기 때문이다. 이 경우, 게이트 전극(10b)과 배선 HL1 사이의 내압을 확보할 수 없게 된다.
따라서, 전술한 포토리소그래피 공정에서의 패턴의 치수 오차나 패턴의 오정렬이 발생해도, 게이트 전극(10b)과 배선 HL1의 평면적으로 겹치지 않는 사이의 거리 e를 확보할 수 있도록, 거리 e를 설정할 필요가 있다.
도 29는, 포토리소그래피 공정에서의 패턴의 치수 오차 및 패턴간의 오정렬을 구체적으로 도시하는 도면이다. 예를 들면, 도 29에서, 게이트 전극(10b)을 포토리소그래피 공정에서 형성할 때, 게이트 전극(10b)의 치수 오차(변동)는 최대 40㎚으로 되어 있는 것을 알 수 있다. 또한, 게이트 전극(10b)에 대한 플러그 PLG1 의 오정렬(겹침 어긋남, 변동)은 최대 40㎚으로 되어 있다. 마찬가지로, 배선 HL1의 치수 오차는 최대 40㎚이며, 플러그 PLG1에 대한 배선 HL1의 겹침 어긋남은 최대 70㎚으로 되어 있다. 따라서, 이들 치수 오차 및 겹침 어긋남이 모두, 게이트 전극(10b)과 배선 HL1의 평면적으로 겹치지 않는 사이의 거리 e를 좁히는 방향으로 작용하는 경우가 가장 거리 e를 좁히는 오차로 된다.
즉, 거리 e가 190㎚(40㎚+40㎚+40㎚+70㎚) 이하인 경우에는, 포토리소그래피 공정에서의 패턴의 치수 오차 및 패턴간의 겹침 어긋남의 크기에 따라서는, 게이트 전극(10b)과 배선 HL1이 평면적으로 겹치는 영역을 갖도록 형성되게 된다. 이 결과, 게이트 전극(10b)과 배선 HL1 사이의 내압을 확보할 수 없게 되는 사태가 발생하는 것이다. 바꿔 말하면, 거리 e가 190㎚ 이상 떨어져 있는 경우에는, 포토리소그래피 공정에서의 패턴의 치수 오차 및 패턴의 겹침 어긋남이 어떻게 발생하였다고 해도, 게이트 전극(10b)과 배선 HL1이 평면적으로 겹치는 영역을 갖는 것을 방지할 수 있다. 이 때문에, 거리 e를 190㎚ 이상 취함으로써, 포토리소그래피 공정에서의 패턴의 치수 오차 및 패턴간의 겹침 어긋남이 발생해도, 확실하게 게이트 전극(10b)과 배선 HL1이 평면적으로 겹치지 않도록 할 수 있다. 이 결과, 게이트 전극(10b)과 배선 HL1간의 내압을 확실하게 향상할 수 있어, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 전술한 기재에서는, 게이트 전극(10b)과 배선 HL1의 평면적으로 겹치지 않는 거리 e를, 포토리소그래피 공정에서의 패턴의 치수 오차 및 패턴간의 겹침 어긋남을 단순하게 더 값(190㎚)보다도 크게 하는 예를 설명하고 있다. 단, 모든 패턴의 치수 오차와 패턴간의 겹침 어긋남이 거리 e를 좁히는 방향에 발생할 확률은 적다고 생각되므로, 거리 e를 평가하는 방법으로서 제곱합을 취하는 다른 방법도 생각할 수 있다. 즉, 포토리소그래피 공정에서의 패턴의 치수 오차 및 패턴간의 겹침 어긋남을 제곱합으로 평가하는 것이다. 이 경우, 거리 e는, √(40×40+40×40+40×40+70×70)=98㎚으로 되고, 거리 e를 98㎚(약 100㎚) 이상 떨어뜨림으로써 충분히 게이트 전극(10b)과 배선 HL1의 평면적인 겹침을 방지할 수 있다.
(실시예 3)
상기 실시예 1에서는, 도 28에 도시하는 1층째의 층간 절연막(산화 실리콘막(17))에 형성되어 있는 배선 HL1과 고내압 MISFET의 게이트 전극(10b)이 평면적으로 겹치지 않도록 배치하는 것에 특징이 있다. 즉, 상기 실시예 1에서는, 1층째의 층간 절연막을 박막화함으로써 발생하는 문제에 주목하고 있는 것이고, 이 1층째의 층간 절연막을 박막화함으로써 1층째의 층간 절연막에 형성되는 배선 HL1과 게이트 전극(10b)의 내압이 문제로 되는 점에 주목하고 있다. 이 때, 상기 실시예 1에서는, 1층째의 층간 절연막이 박막화되어 있는 것을 정량적으로 정의하고 있다.
구체적으로는, 도 28에 도시하는 바와 같이, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 게이트 전극(10b)의 상부까지의 거리를 a, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리를 b로 하면, a>b로 되는 배선 HL1을 상기 실시예 1에서 대상으로 하는 배선이라고 정의하고 있다. 즉, 배선 HL1과 게이트 전극(10b) 사이의 내압 불량이 문제로 되는 전제로서, 1층째의 층간 절연막은 박막화되어 있는 점과, 고내압 MISFET의 게이트 절연 막(8)이 두껍고, 또한, 게이트 전극(10b)이 전계 완화용 절연 영역(3)에 올라타 있는 점에 주목한다. 이에 의해, 게이트 전극(10b)과의 사이에서 내압 불량이 문제로 되는 것은, a>b로 되는 위치에 배치되어 있는 배선 HL1이라고 명확하게 정의하고 있는 것이다.
본 실시예 3에서는, 전술한 a>b라고 하는 조건을 다른 조건으로 바꿔 말하는 것에 대하여 설명한다. 우선, 전술한 바와 같이, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 게이트 전극(10b)의 상부까지의 거리를 a, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리를 b로 하면, a>b로 되는 조건이 본 발명의 전제 조건이다. 여기서, 다른 조건으로서, 플러그 PLG1의 직경 z와 층간 절연막(산화 실리콘막(17)+질화 실리콘막(16))의 두께 f(도시하지 않음)(f=a+b)의 관계를 들 수 있다. 즉, 플러그 PLG1은, 층간 절연막을 관통하여 형성되지만, 플러그 PLG1의 매립 특성을 양호하게 하는 관점으로부터, 어스펙트비를 소정값 이하로 할 필요가 있다. 여기서, 어스펙트비란, 층간 절연막의 두께 f와 플러그 PLG1의 직경 z에 의해, f/z로 표현되는 양이다. 이 어스펙트비가 커진다고 하는 것은, 예를 들면, 두꺼운 층간 절연막에 직경이 작은 플러그 PLG1을 형성하는 것에 대응하고, 매립 특성이 악화한다. 즉, 플러그 PLG1의 매립 특성을 양호하게 하는 관점으로부터는, 어스펙트비를 소정값 이하로 할 필요가 있는 것이다. 구체적으로, 예를 들면, 이 조건은 f/z<5라고 하는 조건으로 표현할 수 있다. 즉, 어스펙트비 f/z를 5 이하로 하도록 층간 절연막의 두께 f와, 플러그 PLG1의 직경 z를 결정하면, 플러그 PLG1의 매립 특성을 악화하는 것을 억제할 수 있다고 하고 있다.
여기서, 층간 절연막의 두께 f=a+b이고, 이 식으로부터 a=f-b로 된다. 이것을 a>b에 대입하면, f>2b로 된다. 한편, 어스펙트비의 관계식 f/z<5로부터, f<5z로 된다. 한편, f<5z와 f>2b의 2개의 관계식으로부터, 2b<5z가 얻어진다. 이 2b<5z를 b에 대하여 풀면, b<2.5z로 된다. 이상의 점으로부터, a>b라고 하는 조건은, 층간 절연막의 두께 f=a+b와 어스펙트비의 관계식 f/z<5를 이용하여, b<2.5z라고 하는 조건으로 치환되는 것을 알 수 있다. 바꿔 말하면, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리를 b, 플러그 PLG1의 직경을 z로 하면, b<2.5z로 되는 조건은, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리 b가 플러그 PLG1의 직경 z의 2.5배보다도 작다고 하는 조건으로 치환되는 것을 알 수 있다. 즉, 본 발명의 특징은, 본 실시예 3에서는, 게이트 전극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리 b가 플러그 PLG1의 직경 z의 2.5배보다도 작은 경우에, 게이트 전극(10b)과 배선 HL1을 평면적으로 겹치지 않도록 배치한다고 할 수 있다.
또한, 플러그 PLG1의 직경을 z로 하고 있지만, 플러그 PLG1의 직경이 플러그 PLG1의 전체에 걸쳐 동일할 때에는 문제없지만, 실제로는, 층간 절연막(산화 실리콘막(17))의 표면에서의 직경이 가장 크고, 플러그 PLG1의 저부로 진행함에 따라서 직경이 작아지도록 형성된다. 이 경우, 플러그 PLG1의 직경 z는 어느 깊이에서의 직경인지가 문제로 되지만, 본 실시예 3에서는, 플러그 PLG1의 저부에서의 직경을 z라고 하는 것으로 한다.
(실시예 4)
상기 실시예 1에서는, 고내압 MISFET에 본 발명을 적용하는 경우에 대하여 설명하였지만, 본 실시예 4에서는, 저항 소자에 본 발명을 적용하는 경우에 대하여 설명한다. 즉, LCD 드라이버에는, 저내압 MISFET나 고내압 MISFET 이외에, 회로를 구성하는 복수의 저항 소자도 형성되어 있다. 이 저항 소자 중에는, 고내압 MISFET와 마찬가지로 높은 전압이 인가되는 것도 있다. 따라서, 고내압 MISFET와 마찬가지로 높은 전압을 사용하는 저항 소자에서는, 내압이 문제로 되는 것이다.
도 30은, 본 실시예 4에서의 저항 소자를 도시하는 평면도이다. 도 30에서, 반도체 기판(1S) 상에는, 게이트 절연막(8)이 형성되어 있고, 이 게이트 절연막(8) 상에 저항 소자로 되는 폴리실리콘막(도체막)(40)이 형성되어 있다. 이 저항 소자로 되는 폴리실리콘막(40)에는, 플러그(제4 플러그)(42)에 의해 배선(43)과 접속되어 있다. 한편, 저항 소자와 접속되지 않는 배선(44)도 형성되어 있다.
본 실시예 4의 특징은, 저항 소자로 되는 폴리실리콘막(40) 상에 형성되어 있는 배선(43)과 배선(44) 중, 폴리실리콘막(40)과 상이한 전위가 인가되는 배선(44)을, 폴리실리콘막(40)과 평면적으로 겹치지 않도록 배치하는 것에 있다. 즉, 폴리실리콘막(40)과 플러그(42)를 통하여 직접 전기적으로 접속되는 배선(43)은 도통하고 있기 때문에, 폴리실리콘막(40)과의 사이에서 내압의 문제는 발생하지 않는다. 이것으로부터, 도 30에 도시하는 바와 같이, 폴리실리콘막(40)과 배선(43)은 평면적으로 겹침을 갖도록 배치된다. 이것에 대하여, 폴리실리콘막(40) 과 플러그(42)를 통하여 직접 전기적으로 접속되어 있지 않고, 또한, 폴리실리콘막(40)과는 상이한 전위가 인가되는 배선(44)은, 폴리실리콘막(40)과의 사이에서 높은 전위차가 발생하는 경우가 있고, 이 경우에는 폴리실리콘막(40)과 배선(44) 사이에서 내압이 문제로 된다. 따라서, 폴리실리콘막(40)과 플러그(42)를 통하여 직접 전기적으로 접속되어 있지 않은 배선(44)에는, 저항 소자로 되는 폴리실리콘막(40)과 평면적으로 겹침을 갖지 않도록 배치된다. 이와 같이 구성함으로써, 저항 소자로 되는 폴리실리콘막(40)과 배선(44) 사이에 고전압이 인가되어도 내압을 확보할 수 있다.
도 31은, 도 30의 B-B선으로 절단한 단면도이다. 도 31에서는, 고내압 MISFET 형성 영역에 인접하도록 저항 소자 형성 영역이 형성되어 있다. 이하에서는, 저항 소자 형성 영역에 형성되어 있는 저항 소자의 구성에 대하여 설명한다. 도 31에서, 반도체 기판(1S) 상에는, 소자 분리 영역(2)이 형성되어 있고, 이 소자 분리 영역(2) 상에 고내압 MISFET에 사용되고 있는 게이트 절연막(8)과 동일한 막 두께의 막(게이트 절연막(8)이라고 부름)이 형성되어 있다. 그리고, 이 게이트 절연막(8) 상에 폴리실리콘막(40)이 형성되어 있고, 폴리실리콘막(40)은, 고내압 MISFET의 게이트 전극(10b)을 구성하는 폴리실리콘막과 동일한 막을 사용하여 형성되어 있다. 이 폴리실리콘막(40)이 저항 소자로서 기능한다. 이 폴리실리콘막(40)의 측벽에는, MISFET의 사이드월(12)을 형성하는 공정을 거침으로써, 사이드월(12)과 동등한 사이드월(41)이 형성되어 있다. 또한, 폴리실리콘막(40)의 표면의 일부에는, 코발트 실리사이드막(15)이 형성되어 있다.
그리고, 폴리실리콘막(40)을 피복하도록 층간 절연막이 형성되어 있다. 이 층간 절연막은, 질화 실리콘막(16)과 산화 실리콘막(17)으로 형성되어 있다. 층간 절연막에는, 층간 절연막을 관통하여 폴리실리콘막(40)의 표면에 형성되어 있는 코발트 실리사이드막(15)에 도달하는 플러그(42)가 형성되어 있고, 이 플러그(42)와 직접 전기적으로 접속되는 배선(43)이 층간 절연막 상에 형성되어 있다. 도 31은, 도 30의 B-B선으로 절단한 단면도를 나타내고 있으므로, 폴리실리콘막(42)과 플러그(42)를 통하여 직접 전기적으로 접속되는 배선(43)이 도시되어 있다. 또한, 본 실시예 4의 특징인 배선(44)과 폴리실리콘막(40)은 평면적으로 겹침을 갖지 않는 것은 도 30에 도시되어 있다.
여기서, 저항 소자는, 고내압 MISFET를 형성하는 공정을 사용하여 형성되어 있다. 즉, 소자 분리 영역(2) 상에 형성되는 게이트 절연막(8)도 고내압 MISFET의 게이트 절연막(8)과 동일한 막이 사용되며, 또한, 게이트 절연막(8) 상에 형성되는 폴리실리콘막(40)도 고내압 MISFET의 게이트 전극(10b)을 구성하는 폴리실리콘막과 동일한 막이 사용된다. 따라서, 저항 소자의 높이는 고내압 MISFET의 높이와 동일한 높이로 된다.
한편, 층간 절연막의 두께는, 고내압 MISFET 형성 영역과 저항 소자 형성 영역에서 동일하며, 또한, 고내압 MISFET에서의 플러그 PLG1의 어스펙트비를 가능한 한 작게 하는 관점으로부터, 층간 절연막의 박막화가 행하여지고 있다.
이것으로부터, 고내압 MISFET 형성 영역에서는, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 게이트 전극(10b)의 상부까지의 거리를 a, 게이트 전 극(10b)의 상부로부터 배선 HL1이 형성되어 있는 층간 절연막의 상부까지의 거리를 b로 하면, a>b로 되는 조건으로 되어 있다.
그리고, 폴리실리콘막(40)(저항 소자)이 게이트 절연막(8) 상에 형성되고, 또한, 폴리실리콘막(40)(저항 소자)이 고내압 MISFET의 게이트 전극(10b) 을 구성하는 폴리실리콘막과 동일한 막으로 형성되어 있다. 이 때문에, 저항 소자 형성 영역에서도, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 폴리실리콘막(40)의 상부까지의 거리가 a와 동일하게 되고, 폴리실리콘막(40)의 상부로부터 배선(43)이나 배선(44)(도 30 참조)이 형성되어 있는 층간 절연막의 상부까지의 거리가 b와 동일하게 된다. 이 때문에, 저항 소자 형성 영역에서도, a>b로 되는 조건이 성립하고 있게 된다.
이상의 점으로부터, 저항 소자에서도, 폴리실리콘막(40)과 배선(44)(도 31에서는 도시되지 않음) 사이에 개재하는 층간 절연막의 막 두께가 얇아지고, 고내압 MISFET와 마찬가지로, 층간 절연막을 통한 폴리실리콘막(40)과 배선(44) 사이의 내압이 문제로 된다. 따라서, 도 30에 도시하는 바와 같이, 저항 소자에서도, 저항 소자로 되는 폴리실리콘막(40) 상에 형성되어 있는 배선(43)과 배선(44) 중, 폴리실리콘막(40)과 상이한 전위가 인가되는 배선(44)을, 폴리실리콘막(40)과 평면적으로 겹치지 않도록 배치하고 있는 것이다. 이와 같이 구성함으로써, 층간 절연막이 얇아져도, 폴리실리콘막(40)과 배선(44) 사이의 내압을 확보할 수 있게 된다.
여기서, 저항 소자의 높이를 낮게 하는 방법으로서, 저항 소자를 구성하는 폴리실리콘막(40)을 두꺼운 게이트 절연막(8) 상이 아니고, 소자 분리 영역(2) 상 에 직접 형성하는 경우나, 저내압 MISFET의 얇은 게이트 절연막 상에 형성하는 것이 생각된다. 이 경우, 저항 소자를 구성하는 폴리실리콘막(40)의 높이가 낮아지는 분만큼, 폴리실리콘막(40)과 배선(44) 사이에 개재하는 층간 절연막의 두께를 두껍게 할 수 있으므로, 폴리실리콘막(40)과 배선(44)의 내압을 향상할 수 있다고 생각된다.
그러나, 본 실시예 4에서는 이하에 기재하는 이유에 의해, 고내압 MISFET의 게이트 절연막(8)과 동일한 막 상에 저항 소자인 폴리실리콘막(40)을 형성하고 있다. 이 이유에 대하여, 도면을 참조하면서 설명한다. 도 32 및 도 33은, 일반적인 소자 분리 영역을 형성하는 공정을 도시하는 단면도이다. 예를 들면, 도 32에 도시하는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 반도체 기판(1S)에 소자 분리 홈(2a)을 형성한다. 그리고, 도 33에 도시하는 바와 같이, 이 소자 분리 홈(2a)에 산화 실리콘막을 매립하도록 형성한 후, 반도체 기판(1S)의 표면에 형성된 산화 실리콘막을 화학적 기계적 연마법(CMP ; Chemical Mechanical Polishing)으로 제거한다. 이에 의해, 소자 분리 홈(2a)내에만 산화 실리콘막을 남길 수 있으므로, 소자 분리 홈(2a)에 산화 실리콘막을 매립한 소자 분리 영역(2)을 형성할 수 있다. 도 32 및 도 33이 정상인 소자 분리 영역(2)의 형성 공정이다.
그러나, 예를 들면, 도 34에 도시하는 바와 같이, 반도체 기판(1S)에 소자 분리 홈(2a)을 형성할 때, 반도체 기판(1S)의 에칭 영역에 이물(45a)이 부착되어 있었던 것으로 한다. 그러면, 그 이물(45a)이 마스크로 되고, 이물의 하층에 형성 되어 있는 실리콘이 에칭되지 않고 잔존한다. 즉, 도 34에 도시하는 바와 같이, 이물(45a)의 하층에 에칭 잔여(45)가 형성된다. 그 후, 도 35에 도시하는 바와 같이, 소자 분리 홈(2a)을 산화 실리콘막으로 매립하여 소자 분리 영역(2)을 형성한 경우에도, 에칭 잔여(45)가 형성된 채로 된다.
따라서, 에칭 잔여(45)가 형성된 소자 분리 영역(2) 상에 저항 소자로 되는 폴리실리콘막(40)을 형성하면, 에칭 잔여(45)가 실리콘으로 형성되어 있기 때문에, 폴리실리콘막(40)과 반도체 기판(1S)가 에칭 잔여(45)를 통하여 쇼트하게 되는 문제점이 발생한다. 이 문제점은, 소자 분리 영역(2) 상에 직접 폴리실리콘막(40)을 형성한 경우에 현저하게 되지만, 도 36에 도시하는 바와 같이, 얇은 게이트 절연막(7)을 통하여 폴리실리콘막(40)을 형성한 경우에도, 폴리실리콘막(40)에 고전압이 인가되기 때문에, 쇼트 불량이 발생하기 쉬워진다.
이것으로부터, 도 37에 도시하는 바와 같이, 소자 분리 영역(2) 상에 두꺼운 게이트 절연막(8)을 형성한 후, 이 두꺼운 게이트 절연막(8) 상에 폴리실리콘막(40)을 형성하고 있는 것이다. 저항 소자인 폴리실리콘막(40)과 소자 분리 영역(2) 사이에 두꺼운 게이트 절연막(8)을 형성함으로써, 가령, 도 37에 도시하는 바와 같이, 소자 분리 영역(2)에 에칭 잔여(45)가 발생해도, 에칭 잔여(45)를 통하여 폴리실리콘막(40)과 반도체 기판(1S)가 쇼트하는 것을 대폭 저감할 수 있는 것이다.
이상의 이유로부터, 저항 소자를 구성하는 폴리실리콘막(40)을 고내압 MISFET의 게이트 절연막(8)과 동일한 두꺼운 게이트 절연막(8) 상에 형성하고 있는 것이다. 이 때문에, 폴리실리콘막(40)(저항 소자)이 게이트 절연막(8) 상에 형성되고, 또한, 폴리실리콘막(40)(저항 소자)이 고내압 MISFET의 게이트 전극(10b)을 구성하는 폴리실리콘막과 동일한 막으로 형성되어 있게 된다. 따라서, 저항 소자 형성 영역에서도, 반도체 기판(1S)과 게이트 절연막(8)의 계면으로부터 폴리실리콘막(40)의 상부까지의 거리가 a와 동일하게 되고, 폴리실리콘막(40)의 상부로부터 배선(43)이나 배선(44)(도 30 참조)이 형성되어 있는 층간 절연막의 상부까지의 거리가 b와 동일하게 된다. 이 때문에, 저항 소자 형성 영역에서도, a>b로 되는 조건이 성립하고 있게 된다.
그러나, 본 실시예 4에서는, 저항 소자로 되는 폴리실리콘막(40) 상에 형성되어 있는 배선(43)과 배선(44) 중, 폴리실리콘막(40)과 상이한 전위가 인가되는 배선(44)을, 폴리실리콘막(40)과 평면적으로 겹치지 않도록 배치하고 있으므로, 층간 절연막이 얇아져도, 폴리실리콘막(40)과 배선(44) 사이의 내압을 확보할 수 있다고 하는 현저한 효과를 발휘하는 것이다.
(실시예 5)
상기 실시예 1에서는, 저내압 MISFET 및 고내압 MISFET를 형성한 후, 저내압 MISFET와 고내압 MISFET를 피복하도록 층간 절연막을 형성하고, 그 후, 층간 절연막 상에 배선을 형성하는 공정에 대하여 설명하고 있다. 본 실시예 5에서는, 층간 절연막의 형성 공정을 더욱 자세하게 설명한다.
도 38은, 반도체 기판(1S) 상에 저내압 MISFET, 고내압 MISFET 및 저항 소자를 형성한 모습을 도시하는 단면도이다. 즉, 도 38에서는, 저내압 MISFET 및 고내 압 MISFET 이외에 저항 소자도 형성되어 있다. 이 저항 소자는, 고내압 MISFET를 형성하는 공정을 이용하여 형성된다. 그리고, 도 38에 도시하는 바와 같이, 저내압 MISFET, 고내압 MISFET 및 저항 소자를 피복하도록, 질화 실리콘막(16)을 형성한다. 질화 실리콘막(16)은, 예를 들면, CVD법을 사용하여 형성할 수 있다.
계속해서, 도 39에 도시하는 바와 같이, 반도체 기판(1S) 상에 형성된 질화 실리콘막(16) 상에 산화 실리콘막(50)을 형성한다. 이 산화 실리콘막(50)은, 예를 들면, 고밀도 플라즈마(high density plasma)을 이용한 고밀도 플라즈마 CVD법으로 형성할 수 있다. 고밀도 플라즈마란, 고주파 전계·자계를 이용하여 가스를 고밀도로 플라즈마화한 것을 말하며, 고밀도 플라즈마 CVD법이란, 챔버 내에 도입한 가스를 고밀도 플라즈마화하고, 고밀도 플라즈마를 화학 반응시켜 반도체 기판(1S) 상에 막을 퇴적하는 방법이다. 고밀도 플라즈마의 발생 방법으로서는, 예를 들면, 유도 결합 플라즈마(ICP : induction coupled plasma)나 전자 사이클로트론 공명(ECR : electron cyclotron resonance)법 등이 있다.
유도 결합 플라즈마란, 화학 기상 성장법에서 사용되는 고밀도 플라즈마의 일종으로, 챔버 내에 도입된 가스를 유도 결합한 고주파 코일에서 여기하여 발생시킨 플라즈마이다. 한편, 전자 사이클로트론 공명이란, 이하에 설명하는 현상이다. 즉, 전자는 자계 중에서 로렌츠력을 받으면, 자계와 수직인 평면 내를 주회하는 사이클로트론 운동을 행한다. 이 때, 전자의 운동 평면 내에서, 주회 주파수와 일치한 전계를 부여하면, 사이클로트론 운동과 전계의 에너지 공명은 발생하고 전계 에너지가 전자에 흡수되고, 전자에 큰 에너지가 공급된다. 이 현상을 이용하여 각종 가스를 고밀도 플라즈마화할 수 있다.
이상과 같은 고밀도 플라즈마 CVD법으로 형성되는 산화 실리콘막(50)은 매립 특성이 우수한 이점이 있다. 따라서, 질화 실리콘막(16) 상에는, 고밀도 플라즈마 CVD법으로 형성된 산화 실리콘막(50)을 형성함으로써, SRAM(Static Random Access Memory)의 메모리 셀 등 미세화가 진행되어, 게이트 전극간의 간격이 작아지는 소자에서도, 게이트 전극 사이에의 산화 실리콘막의 매립 특성을 양호하게 할 수 있다. 즉, LCD 드라이버로 되는 반도체 장치에서는, SRAM도 탑재되어 있다. 이 SRAM은, 미세화가 진행되고 있기 때문에, 게이트 전극간의 거리는 매우 좁게 되어 있다. 이 때문에, 통상 밀도의 플라즈마를 이용한 CVD법으로 이 게이트 전극간에 산화 실리콘막을 매립하는 경우, 충분히 게이트 전극간의 스페이스를 매립할 수 없어, 게이트 전극간의 스페이스에 「구멍」이 발생한다. 게이트 전극간에 「구멍」이 발생하면, 후술하는 공정에서 플러그를 형성할 때에 이용되는 도체막이 「구멍」의 내부에 침입하고, 「구멍」의 내부에 침입한 도체막을 개재하여 인접하는 플러그가 쇼트하는 불량이 발생한다. 따라서, 본 실시예 5에서는, 매립 특성이 좋은 고밀도 플라즈마 CVD법을 사용하여 질화 실리콘막(16) 상에 산화 실리콘막(50)을 형성하고 있다. 이와 같이 고밀도 플라즈마 CVD법을 이용한 산화 실리콘막(50)을 퇴적함으로써, SRAM 등의 미세화된 소자에서, 게이트 전극간의 스페이스에의 매립 특성을 향상할 수 있다. 이 결과, 「구멍」의 발생을 억제할 수 있어, 인접하는 플러그의 쇼트 불량을 방지할 수 있다.
다음으로, 도 40에 도시하는 바와 같이, 산화 실리콘막(50) 상에 산화 실리 콘막(51)을 형성한다. 산화 실리콘막(51)은, 예를 들면, 원료에 TEOS(tetraethyl ortho silicate)를 이용한 플라즈마 CVD법으로 형성할 수 있다. 이 원료에 TEOS를 이용한 플라즈마 CVD법에서는, 전술한 고밀도 플라즈마 CVD법보다도 낮은 통상 밀도의 플라즈마를 사용한다. 원료에 TEOS를 이용한 통상의 플라즈마 CVD법에서는, 산화 실리콘막(51)의 막 두께 제어성이 양호한 특징을 갖고 있고, 산화 실리콘막(51)은, 층간 절연막의 막 두께를 벌기 위해 형성되는 것이다.
계속해서, 도 41에 도시하는 바와 같이, 산화 실리콘막(51)의 표면을 평탄화한다. 산화 실리콘막(51)의 표면을 평탄화하기 위해서는, 예를 들면, 산화 실리콘막(51)의 표면을 화학적 기계적 연마법(CMP)으로 연마함으로써 행하여진다. 이 공정에서는, CMP에 의한 연마량의 변동 등에 의해, 산화 실리콘막(51)의 막 두께가 얇아져, 고내압 MISFET의 상부나 저항 소자의 상부가 노출하게 될 우려가 있다.
따라서, 다음으로, 도 42에 도시하는 바와 같이, 평탄화된 산화 실리콘막(51) 상에 산화 실리콘막(캡 절연막)(52)을 형성한다. 이 산화 실리콘막(52)도 산화 실리콘막(51)과 마찬가지로, 원료에 TEOS를 이용한 통상의 플라즈마 CVD법으로 형성할 수 있다.
계속해서, 도 43에 도시하는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용하여, 층간 절연막(산화 실리콘막(52), 산화 실리콘막(51), 산화 실리콘막(50) 및 질화 실리콘막(16))에 컨택트 홀을 형성한다. 컨택트 홀은, 층간 절연막을 관통하여 반도체 기판(1S)에 도달한다.
그리고, 컨택트 홀의 저면 및 내벽을 포함하는 층간 절연막 상에 티탄/질화 티탄막을 형성한다. 티탄/질화 티탄막은, 티탄막과 질화 티탄막의 적층막으로 구성되고, 예를 들면 스퍼터링법을 사용함으로써 형성할 수 있다. 그 후, 컨택트 홀을 매립하도록, 반도체 기판(1S)의 주면의 전체면에 텅스텐막을 형성한다. 이 텅스텐막은, 예를 들면 CVD법을 사용하여 형성할 수 있다.
다음으로, 층간 절연막 상에 형성된 불필요한 티탄/질화 티탄막 및 텅스텐막을 예를 들면 CMP법을 제거함으로써, 컨택트 홀내에만 티탄/질화 티탄막 및 텅스텐막을 남김으로써, 플러그 PLG1 및 플러그(42)를 형성할 수 있다.
다음으로, 도 44에 도시하는 바와 같이, 산화 실리콘막(52) 및 플러그 PLG1 상에 티탄/질화 티탄막, 구리를 함유하는 알루미늄막, 티탄/질화 티탄막을 순차적으로, 형성한다. 이들 막은, 예를 들면 스퍼터링법을 사용함으로써 형성할 수 있다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 이들 막의 패터닝을 행하고, 배선 HL1, 배선 LL1, 배선(43) 및, 배선(53)을 형성한다. 이와 같이 하여, 1층째의 층간 절연막 상에 배선 HL1, 배선 LL1, 배선(43) 및 배선(53)을 형성할 수 있다.
본 실시예 5에서도 상기 실시예 1과 마찬가지로, 1층째의 층간 절연막 상에 배치되는 배선 HL1과 게이트 전극(10b)이 평면적으로 겹침을 갖지 않도록 배치하고 있다. 이에 의해, 고내압 MISFET의 게이트 전극(10b)의 바로 위에 배선 HL1이 형성되어 있지 않으므로, 1층째의 층간 절연막을 박막화해도 배선 HL1과 게이트 전극(10b)의 거리를 떨어뜨릴 수 있다. 이 때문에, 고내압 MISFET의 게이트 전극(10b)과, 소스 배선 혹은 드레인 배선으로 되는 배선 HL1의 내압을 확보할 수 있 다.
한편, 저항 소자 형성 영역에서는, 저항 소자로 되는 폴리실리콘막(40)에 플러그(42)를 통하여 직접 전기적으로 접속되어 있는 배선(43)은 폴리실리콘막(40)과 평면적으로 겹침을 갖도록 형성된다. 단, 저항 소자로 되는 폴리실리콘막(40) 상에 형성되어 있는 배선(43)과 배선(53) 중, 폴리실리콘막(40)과 플러그(42)로 직접 접속되지 않고, 또한, 폴리실리콘막(40)과 상이한 전위가 인가되는 배선(53)을, 폴리실리콘막(40)과 평면적으로 겹치지 않도록 배치하고 있으므로, 층간 절연막이 얇아져도, 폴리실리콘막(40)과 배선(53) 사이의 내압을 확보할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
상기 실시예에서는, LCD 드라이버에 형성되어 있는 저내압 MISFET 및 고내압 MISFET로서 n채널형 MISFET를 사용하는 예에 대하여 설명하고 있지만, 저내압 MISFET 및 고내압 MISFET로서 p채널형 MISFET를 사용하는 경우도 본 실시예에서의 기술적 사상을 적용할 수 있다.
본 발명은, 반도체 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
도 1은 본 발명의 실시예에서의 반도체 칩(LCD 드라이버)을 도시하는 평면도.
도 2는 도 1에 도시하는 반도체 칩의 내부 구조의 일례를 도시하는 단면도.
도 3은 도 2에 도시하는 고내압 MISFET의 평면도.
도 4는 실시예에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 5는 도 4에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 6은 도 5에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 7은 도 6에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 8은 도 7에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 9는 도 8에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 10은 도 11에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 도 13에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 도 14에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 도 15에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 17은 도 16에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 도 17에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 19는 도 18에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 20은 도 19에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 21은 도 20에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 22는 도 21에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 23은 도 22에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 24는 도 23에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 25는 도 24에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 26은 반도체 칩을 글래스 기판에 실장하는 모습을 도시하는 단면도.
도 27은 LCD의 전체 구성을 도시하는 도면．
도 28은 실시예 2 및 실시예 3에서의 반도체 장치를 도시하는 단면도.
도 29는 포토리소그래피 공정에서의 패턴의 치수 오차 및 패턴 간의 오정렬을 구체적으로 도시하는 도면.
도 30은 실시예 4에서의 저항 소자의 구성을 도시하는 평면도.
도 31은 도 30의 B-B선으로 절단한 단면을 포함하는 단면도.
도 32는 일반적인 소자 분리 영역을 형성하는 공정을 도시하는 단면도.
도 33은 도 32에 후속하는 소자 분리 영역을 형성하는 공정을 도시하는 단면도.
도 34는 소자 분리 홈을 형성할 때, 이물에 의해 에칭 잔여가 생기는 상태를 도시하는 단면도.
도 35는 도 34에 후속하는 소자 분리 영역을 형성하는 공정을 도시하는 단면 도.
도 36은 에칭 잔여가 형성된 소자 분리 영역 상에 얇은 게이트 절연막을 개재하여 저항 소자를 형성하는 예를 도시하는 단면도.
도 37은 에칭 잔여가 형성된 소자 분리 영역 상에 두꺼운 게이트 절연막을 개재하여 저항 소자를 형성하는 예를 도시하는 단면도.
도 38은 실시예 5에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 39는 도 38에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 40은 도 39에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 41은 도 40에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 42는 도 41에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 43은 도 42에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
도 44는 도 43에 후속하는 반도체 장치의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1S : 반도체 기판
2 : 소자 분리 영역
2a : 소자 분리 홈
3 : 전계 완화용 절연 영역
4 : p형 웰
5 : p형 웰
6 : 고내압용 저농도 불순물 확산 영역
7 : 게이트 절연막
8 : 게이트 절연막
9 : 폴리실리콘막
10a : 게이트 전극
10b : 게이트 전극
11 : 저내압 저농도 불순물 확산 영역
12 : 사이드월
13 : 저내압 고농도 불순물 확산 영역
14 : 고내압 고농도 불순물 확산 영역
15 : 코발트 실리사이드막
16 : 질화 실리콘막
17 : 산화 실리콘막
18a : 티탄/질화 티탄막
18b : 텅스텐막
19a : 티탄/질화 티탄막
19b : 알루미늄막
19c : 티탄/질화 티탄막
20 : 산화 실리콘막
21 : 산화 실리콘막
22 : 표면 보호막
23 : UBM막
24 : 도체막
30a : 글래스 기판
30b : 글래스 기판
31 : 플렉시블 프린트 기판
32 : 이방 도전 필름
33 : 표시부
40 : 폴리실리콘막
41 : 사이드월
42 : 플러그
43 : 배선
44 : 배선
45 : 에칭 잔여
45a : 이물
50 : 산화 실리콘막
51 : 산화 실리콘막
52 : 산화 실리콘막
53 : 배선
BMP : 범프 전극
C1 : 게이트 구동 회로
C2 : 소스 구동 회로
C3 : 액정 구동 회로
C4 : 그래픽 RAM
C5 : 주변 회로
CHP : 반도체 칩
CNT1 : 컨택트홀
GL : 게이트 배선
HL1: 배선
HL2 : 배선
LL1 : 배선
LL2 : 배선
PAD : 패드
PLG1 : 플러그
PLG2 : 플러그
RES : 레지스트막

Claims (36)

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  13. (a) 반도체 기판에 소자 분리 영역 및 전계 완화용 절연 영역을 형성하는 공정과,
    (b) 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
    (c) 상기 전계 완화용 절연 영역을 각각 내포하도록 한쌍의 제1 불순물 확산 영역을 형성하는 공정과,
    (d) 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과,
    (e) 상기 게이트 전극의 양측의 측벽에 사이드월을 형성하는 공정과,
    (f) 상기 한쌍의 제1 불순물 확산 영역의 각각에 내포되고, 또한, 상기 전계 완화용 절연 영역의 외측으로 되는 영역에 상기 제1 불순물 확산 영역보다 고농도인 한쌍의 제2 불순물 확산 영역을 형성하고, 상기 한쌍의 제1 불순물 확산 영역의 1개와, 그것에 포함되는 상기 한쌍의 제2 불순물 확산 영역의 1개로 이루어지는 소스 영역과, 상기 한쌍의 제1 불순물 확산 영역의 다른 1개와, 그것에 포함되는 상기 한쌍의 제2 불순물 확산 영역의 다른 1개로 이루어지는 드레인 영역을 형성하는 공정과,
    (g) 상기 게이트 전극을 피복하도록 절연막을 형성하는 공정과,
    (h) 상기 절연막을 관통하여 상기 소스 영역에 도달하는 제1 플러그를 형성하고, 상기 절연막을 관통하여 상기 드레인 영역에 도달하는 제2 플러그를 형성하는 공정과,
    (i) 상기 절연막 상에 상기 제1 플러그와 접속하는 소스 배선을 형성하고, 상기 절연막 상에 상기 제2 플러그와 접속하는 드레인 배선을 형성하는 공정을 포함하고,
    상기 반도체 기판과 상기 게이트 절연막의 계면으로부터 상기 게이트 전극의 상부까지의 거리를 a로 하고, 상기 게이트 전극의 상부로부터 상기 소스 배선 및 상기 드레인 배선이 형성되어 있는 상기 절연막의 상면까지의 거리를 b로 한 경우, a>b로 되는 반도체 장치의 제조 방법으로서,
    상기 게이트 전극과 상기 소스 배선이 평면적으로 겹치지 않도록 형성하며, 또한, 상기 게이트 전극과 상기 드레인 배선이 평면적으로 겹치지 않도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 소스 배선 및 상기 드레인 배선은, 최하층의 배선층을 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 (g) 공정 후, 상기 (h) 공정 전에, 상기 절연막의 표면을 연마함으로써, 상기 절연막의 표면을 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 (h) 공정은,
    (h1) 상기 절연막에 상기 소스 영역에 도달하는 제1 컨택트 홀 및 상기 드레인 영역에 도달하는 제2 컨택트 홀을 형성하는 공정과,
    (h2) 상기 제1 컨택트 홀의 내부 및 상기 제2 컨택트 홀의 내부를 포함하는 상기 절연막 상에 도전막을 형성하는 공정과,
    (h3) 상기 도전막을 연마함으로써 상기 절연막 상에 형성되어 있는 상기 도전막을 제거하는 한편, 상기 제1 컨택트 홀의 내부 및 상기 제2 컨택트 홀의 내부에 상기 도전막을 남김으로써, 상기 제1 플러그 및 상기 제2 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 (h) 공정은, 상기 게이트 전극에 도달하는 제3 플러그도 형성하고,
    상기 (i) 공정은, 상기 소스 배선 및 상기 드레인 배선과 동일한 층이고, 상기 제3 플러그에 접속하는 게이트 배선을 형성하고,
    상기 게이트 전극과 상기 게이트 배선은, 평면적으로 겹치는 영역을 갖고 있 는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 (g) 공정은, 상기 게이트 전극을 피복하도록 질화 실리콘막을 형성하고, 상기 질화 실리콘막 상에 산화 실리콘막을 형성함으로써, 상기 절연막을 상기 질화 실리콘막과 상기 산화 실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 (a) 공정은, 상기 반도체 기판에 홈을 형성하고, 상기 홈에 절연 재료를 매립함으로써, 상기 소자 분리 영역 및 상기 전계 완화용 절연 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제13항에 있어서,
    상기 (d) 공정은, 상기 전계 완화용 절연 영역 상에 상기 게이트 전극의 단부가 형성되도록 상기 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 삭제
  22. (a1) 반도체 기판 상에 형성된 게이트 절연막과,
    (a2) 상기 게이트 절연막 상에 형성된 게이트 전극과,
    (a3) 상기 게이트 전극에 정합하여 형성된 소스 영역 및 드레인 영역을 갖는 MISFET와,
    (b) 상기 MISFET 상에 형성된 절연막과,
    (c) 상기 절연막을 관통하여 상기 소스 영역과 전기적으로 접속하는 제1 플러그와,
    (d) 상기 절연막을 관통하여 상기 드레인 영역과 전기적으로 접속하는 제2 플러그와,
    (e) 상기 절연막 상에 형성되고, 상기 제1 플러그와 전기적으로 접속하는 소스 배선과,
    (f) 상기 절연막 상에 형성되고, 상기 제2 플러그와 전기적으로 접속하는 드레인 배선을 포함하고,
    상기 반도체 기판과 상기 게이트 절연막의 계면으로부터 상기 게이트 전극의 상면까지의 거리를 a로 하고, 상기 게이트 전극의 상면으로부터 상기 소스 배선 및 상기 드레인 배선이 형성되어 있는 상기 절연막의 상면까지의 거리를 b로 한 경우, a>b인 반도체 장치로서,
    상기 게이트 전극과 상기 소스 배선이 평면적으로 겹치지 않도록 배치되며, 또한, 상기 게이트 전극과 상기 드레인 배선이 평면적으로 겹치지 않도록 배치되어 있고,
    상기 게이트 전극과 상기 소스 배선의 평면적으로 겹치지 않는 사이의 거리 혹은 상기 게이트 전극과 상기 드레인 배선의 평면적으로 겹치지 않는 사이의 거리는, 100㎚ 이상인 것을 특징으로 하는 반도체 장치.
  23. (a1) 반도체 기판 상에 형성된 게이트 절연막과,
    (a2) 상기 게이트 절연막 상에 형성된 게이트 전극과,
    (a3) 상기 게이트 전극에 정합하여 형성된 소스 영역 및 드레인 영역을 갖는 MISFET와,
    (b) 상기 MISFET 상에 형성된 절연막과,
    (c) 상기 절연막을 관통하여 상기 소스 영역과 전기적으로 접속하는 제1 플러그와,
    (d) 상기 절연막을 관통하여 상기 드레인 영역과 전기적으로 접속하는 제2 플러그와,
    (e) 상기 절연막 상에 형성되고, 상기 제1 플러그와 전기적으로 접속하는 소스 배선과,
    (f) 상기 절연막 상에 형성되고, 상기 제2 플러그와 전기적으로 접속하는 드레인 배선을 포함하고,
    상기 제1 플러그의 직경 및 상기 제2 플러그의 직경을 z로 하고, 상기 게이트 전극의 상면으로부터 상기 소스 배선 및 상기 드레인 배선이 형성되어 있는 상기 절연막의 상면까지의 거리를 b로 한 경우, b<2.5z인 반도체 장치로서,
    상기 게이트 전극과 상기 소스 배선이 평면적으로 겹치지 않도록 배치되며, 또한, 상기 게이트 전극과 상기 드레인 배선이 평면적으로 겹치지 않도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  24. (a1) 반도체 기판 상에 형성된 게이트 절연막과,
    (a2) 상기 게이트 절연막 상에 형성된 게이트 전극과,
    (a3) 상기 게이트 전극에 정합하여 형성된 소스 영역 및 드레인 영역을 갖는 MISFET와,
    (b) 상기 MISFET 상에 형성된 절연막과,
    (c) 상기 절연막을 관통하여 상기 소스 영역과 전기적으로 접속하는 제1 플러그와,
    (d) 상기 절연막을 관통하여 상기 드레인 영역과 전기적으로 접속하는 제2 플러그와,
    (e) 상기 절연막 상에 형성되고, 상기 제1 플러그와 전기적으로 접속하는 소스 배선과,
    (f) 상기 절연막 상에 형성되고, 상기 제2 플러그와 전기적으로 접속하는 드레인 배선을 포함하고,
    상기 반도체 기판과 상기 게이트 절연막의 계면으로부터 상기 게이트 전극의 상면까지의 거리를 a로 하고, 상기 게이트 전극의 상면으로부터 상기 소스 배선 및 상기 드레인 배선이 형성되어 있는 상기 절연막의 상면까지의 거리를 b로 한 경우, a>b인 반도체 장치로서,
    상기 게이트 전극과 상기 소스 배선이 평면적으로 겹치지 않도록 배치되며, 또한, 상기 게이트 전극과 상기 드레인 배선이 평면적으로 겹치지 않도록 배치되어 있고,
    상기 반도체 기판은, 상기 MISFET가 형성되어 있는 영역과는 상이한 저항 소자 형성 영역을 포함하고,
    상기 저항 소자 형성 영역에는,
    (g) 상기 반도체 기판에 형성된 소자 분리 영역과,
    (h) 상기 소자 분리 영역 상에 형성된 상기 게이트 절연막과,
    (i) 상기 게이트 절연막 상에 형성된 저항 소자로 되는 도체막과,
    (j) 상기 도체막을 피복하도록 형성된 상기 절연막과,
    (k) 상기 절연막을 관통하여 상기 도체막과 전기적으로 접속하는 제4 플러그와,
    (l) 상기 절연막 상에 형성되고, 상기 제4 플러그와 전기적으로 접속하는 제1 배선과,
    (m) 상기 절연막 상에 형성되고, 상기 도체막과는 상이한 전위가 인가되는 제2 배선이 형성되고,
    또한, 상기 제1 배선과 상기 제2 배선은, 동일한 층에 형성되어 있고,
    상기 제1 배선과 상기 도체막은 평면적으로 겹치는 영역을 갖고 있는 한편, 상기 제2 배선과 상기 도체막은 평면적으로 겹치는 영역을 갖고 있지 않은 것을 특징으로 하는 반도체 장치.
  25. 제13항에 있어서,
    상기 (g) 공정은,
    (g1) 상기 게이트 전극을 피복하도록 제1 절연막을 형성하는 공정과,
    (g2) 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과,
    (g3) 상기 제2 절연막의 표면을 평탄화하는 공정과,
    (g4) 상기 제2 절연막 상에 캡 절연막을 형성하는 공정을 갖고,
    상기 (g1) 공정에서 상기 제1 절연막을 형성할 때에 사용하는 플라즈마는, 상기 (g2) 공정에서 상기 제2 절연막을 형성할 때에 사용하는 플라즈마보다도 고밀도의 플라즈마를 이용하여 형성하고,
    상기 절연막은, 상기 제1 절연막, 상기 제2 절연막 및 상기 캡 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 반도체 기판의 주면에 형성된 제1 MISFET와 제2 MISFET를 갖는 반도체 장치로서,
    상기 제1 MISFET는,
    (a1) 상기 반도체 기판 상에 형성된 제1 게이트 절연막과,
    (a2) 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과,
    (a3) 상기 제1 게이트 전극에 정합하여 형성된 소스 영역과,
    (a4) 상기 제1 게이트 전극에 정합하여 형성된 드레인 영역
    을 갖고,
    상기 제2 MISFET는,
    (b1) 상기 반도체 기판 상에 형성된 제2 게이트 절연막과,
    (b2) 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과,
    (b3) 상기 제2 게이트 전극에 정합하여 형성된 불순물 확산층 영역
    을 갖고,
    상기 제1 게이트 절연막의 막 두께는, 상기 제2 게이트 절연막의 막 두께보다도 두꺼운 것을 특징으로 하고,
    상기 반도체 장치는 또한,
    (c) 상기 소스 영역 상에 형성되고, 상기 소스 영역과 전기적으로 접속하는 제1 플러그와,
    (d) 상기 드레인 영역 상에 형성되고, 상기 드레인 영역과 전기적으로 접속하는 제2 플러그와,
    (e) 상기 불순물 확산층 영역 상에 형성되고, 상기 불순물 확산층 영역과 전기적으로 접속하는 제3 플러그와,
    (f) 상기 제1 플러그 상에 형성되고, 상기 제1 플러그와 전기적으로 접속하는 제1 배선과,
    (g) 상기 제2 플러그 상에 형성되고, 상기 제2 플러그와 전기적으로 접속하는 제2 배선과,
    (h) 상기 제3 플러그 상에 형성되고, 상기 제3 플러그와 전기적으로 접속하는 제3 배선
    을 구비하고,
    상기 제1 배선, 상기 제2 배선 및 상기 제3 배선은, 동일한 층의 배선층으로 형성되고,
    상기 제1 게이트 전극과 상기 제1 배선 및 상기 제2 배선이 평면적으로 겹치지 않도록 배치되고, 또한, 상기 제2 게이트 전극과 상기 제2 배선이 평면적으로 겹치도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서,
    상기 소스 영역 내 및 상기 드레인 영역 내에는 전계 완화용 절연 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서,
    상기 전계 완화용 절연 영역 상에 상기 제1 게이트 전극의 단부가 올라타 있는 것을 특징으로 하는 반도체 장치.
  29. 제27항에 있어서,
    상기 전계 완화용 절연 영역은 상기 반도체 기판으로부터 돌출되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제27항에 있어서,
    상기 전계 완화용 절연 영역은, 상기 반도체 기판에 형성된 홈에 절연 재료를 매립함으로써 형성되어 있는 것을 특징으로 하는 반도체 장치.
  31. 제27항에 있어서,
    상기 전계 완화용 절연 영역은, 선택 산화법에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  32. 제26항에 있어서,
    상기 제1 게이트 전극과 전기적으로 접속하는 제4 배선은, 상기 제1 배선, 상기 제2 배선 및 상기 제3 배선층과 동일한 층의 배선으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  33. 제32항에 있어서,
    상기 제4 배선은, 상기 제1 게이트 전극과 평면적으로 겹치는 영역을 갖고 있는 것을 특징으로 하는 반도체 장치.
  34. 제26항에 있어서,
    상기 제1 배선, 상기 제2 배선 및 상기 제3 배선은, 최하층의 배선층으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  35. 제26항에 있어서,
    상기 제1 MISFET의 구동 전압이 20V 이상인 것을 특징으로 하는 반도체 장치.
  36. 제26항에 있어서,
    상기 반도체 장치는, 액정 디스플레이 장치에 사용하는 LCD 드라이버인 것을 특징으로 하는 반도체 장치.
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