JP5280716B2 - 半導体装置およびその製造方法 - Google Patents
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Description
に適用して有効な技術に関するものである。
まず、本実施の形態におけるLCDドライバ用の半導体チップについて説明する。図1は、本実施の形態における半導体チップCHP(半導体装置)の構成を示した平面図である。本実施の形態における半導体チップCHPは、LCDドライバである。図1において、半導体チップCHPは、例えば細長い長方形状に形成された半導体基板1Sを有しており、その主面には、例えば液晶表示装置を駆動するLCDドライバが形成されている。このLCDドライバは、LCDを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路C1、ソース駆動回路C2、液晶駆動回路C3、グラフィックRAM(Random Access Memory)C4および周辺回路C5を有している。
前記実施の形態1の特徴の1つは、図28に示すように、1層目の層間絶縁膜(酸化シリコン膜17)上にソース配線やドレイン配線となる配線HL1を形成し、かつ、配線HL1と高耐圧MISFETのゲート電極10bが平面的に重ならないように配線HL1を配置している点にある。図28では、高耐圧MISFETのゲート電極10bと配線HL1とが平面的に重ならない間の距離eが示されているが、本実施の形態2では、この距離eの具体的な数値例について説明する。
前記実施の形態1では、図28に示す1層目の層間絶縁膜(酸化シリコン膜17)に形成されている配線HL1と高耐圧MISFETのゲート電極10bが平面的に重ならないように配置することに特徴がある。つまり、前記実施の形態1では、1層目の層間絶縁膜を薄膜化することにより生じる問題に着目しているのであり、この1層目の層間絶縁膜を薄膜化することにより1層目の層間絶縁膜に形成される配線HL1とゲート電極10bとの耐圧が問題となる点に着目している。このとき、前記実施の形態1では、1層目の層間絶縁膜が薄膜化されていることを定量的に定義している。
前記実施の形態1では、高耐圧MISFETに本発明を適用する場合について説明したが、本実施の形態4では、抵抗素子に本発明を適用する場合について説明する。すなわち、LCDドライバには、低耐圧MISFETや高耐圧MISFETの他に、回路を構成する複数の抵抗素子も形成されている。この抵抗素子のなかには、高耐圧MISFETと同様に高い電圧が印加されるものもある。したがって、高耐圧MISFETと同様に高い電圧を使用する抵抗素子では、耐圧が問題となるのである。
前記実施の形態1では、低耐圧MISFETおよび高耐圧MISFETを形成した後、低耐圧MISFETと高耐圧MISFETを覆うように層間絶縁膜を形成し、その後、層間絶縁膜上に配線を形成する工程について説明している。本実施の形態5では、層間絶縁膜の形成工程をさらに詳しく説明する。
原料にTEOSを用いた通常のプラズマCVD法では、酸化シリコン膜51の膜厚制御性が良好である特徴を有しており、酸化シリコン膜51は、層間絶縁膜の膜厚をかせぐために形成されるものである。
2 素子分離領域
2a 素子分離溝
3 電界緩和用絶縁領域
4 p型ウェル
5 p型ウェル
6 高耐圧用低濃度不純物拡散領域
7 ゲート絶縁膜
8 ゲート絶縁膜
9 ポリシリコン膜
10a ゲート電極
10b ゲート電極
11 低耐圧用低濃度不純物拡散領域
12 サイドウォール
13 低耐圧用高濃度不純物拡散領域
14 高耐圧用高濃度不純物拡散領域
15 コバルトシリサイド膜
16 窒化シリコン膜
17 酸化シリコン膜
18a チタン/窒化チタン膜
18b タングステン膜
19a チタン/窒化チタン膜
19b アルミニウム膜
19c チタン/窒化チタン膜
20 酸化シリコン膜
21 酸化シリコン膜
22 表面保護膜
23 UBM膜
24 導体膜
30a ガラス基板
30b ガラス基板
31 フレキシブルプリント基板
32 異方導電フィルム
33 表示部
40 ポリシリコン膜
41 サイドウォール
42 プラグ
43 配線
44 配線
45 エッチング残り
45a 異物
50 酸化シリコン膜
51 酸化シリコン膜
52 酸化シリコン膜
53 配線
BMP バンプ電極
C1 ゲート駆動回路
C2 ソース駆動回路
C3 液晶駆動回路
C4 グラフィックRAM
C5 周辺回路
CHP 半導体チップ
CNT1 コンタクトホール
GL ゲート配線
HL1 配線
HL2 配線
LL1 配線
LL2 配線
PAD パッド
PLG1 プラグ
PLG2 プラグ
RES レジスト膜
Claims (19)
- 高耐圧MISFETと低耐圧MISFETとを有する半導体装置であって、
前記高耐圧MISFETは、
半導体基板上に形成された第1ゲート絶縁膜と、
前記半導体基板に形成され、且つ、その上面が前記半導体基板よりも突き出ている電界緩和用絶縁領域と、
前記第1ゲート絶縁膜上に形成され、且つ、前記高耐圧MISFETのゲート長方向においてその端部が前記電界緩和用絶縁領域の上面に位置している第1ゲート電極と、
前記半導体基板に形成され、且つ、前記電界緩和用絶縁領域を内包するように形成された第1ソース領域および第1ドレイン領域とを有し、
前記低耐圧MISFETは、
前記半導体基板上に形成され、且つ、前記第1ゲート絶縁膜よりも膜厚の薄い第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、
前記半導体基板に形成された第2ソース領域および第2ドレイン領域とを有し、
前記高耐圧MISFETおよび前記低耐圧MISFET上には層間絶縁膜が形成されており、
前記層間絶縁膜を貫通して前記第1ソース領域と電気的に接続する第1プラグが形成されており、
前記層間絶縁膜を貫通して前記第1ドレイン領域と電気的に接続する第2プラグが形成されており、
前記層間絶縁膜上には前記第1プラグと電気的に接続し、且つ、最下層の配線層である第1ソース配線が形成されており、
前記層間絶縁膜上には前記第2プラグと電気的に接続し、且つ、前記最下層の配線層である第1ドレイン配線が形成されており、
前記層間絶縁膜を貫通して前記第2ソース領域と電気的に接続する第3プラグが形成されており、
前記層間絶縁膜を貫通して前記第2ドレイン領域と電気的に接続する第4プラグが形成されており、
前記層間絶縁膜上には前記第3プラグと電気的に接続し、且つ、前記最下層の配線層である第2ソース配線が形成されており、
前記層間絶縁膜上には前記第4プラグと電気的に接続し、且つ、前記最下層の配線層である第2ドレイン配線が形成されており、
前記半導体基板と前記第1ゲート絶縁膜との界面から前記第1ゲート電極の上面までの距離をaとし、前記第1ゲート電極の上面から前記第1ソース配線および前記第1ドレイン配線が形成されている前記層間絶縁膜の上面までの距離をbとした場合、a>bの関係を満たしており、
前記半導体基板と前記第2ゲート絶縁膜との界面から前記第2ゲート電極の上面までの距離をcとし、前記第2ゲート電極の上面から前記第2ソース配線および前記第2ドレイン配線が形成されている前記層間絶縁膜の上面までの距離をdとした場合、d>cの関係を満たしており、
前記第1ゲート電極は、前記第1ソース配線および前記第1ドレイン配線とは平面的に重ならないように配置されており、
前記第2ゲート電極は、前記第2ソース配線および前記第2ドレイン配線とは平面的に重なるように配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記電界緩和用絶縁領域は、前記半導体基板に形成された溝に絶縁材料を埋め込むことにより形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記電界緩和用絶縁領域は、選択酸化法により形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記層間絶縁膜は、窒化シリコン膜と酸化シリコン膜の積層膜より構成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1ゲート電極と電気的に接続する第1ゲート配線は、前記第1ソース配線および前記第1ドレイン配線と同層の配線で形成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置であって、
前記第1ゲート配線は、前記第1ゲート電極と平面的に重なる領域を有していることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記高耐圧MISFETの駆動電圧が20V以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記半導体装置は、液晶ディスプレイ装置に使用するLCDドライバであることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1ゲート電極と前記第1ソース配線との平面的に重ならない間の距離あるいは前記第1ゲート電極と前記第1ドレイン配線との平面的に重ならない間の距離は、100nm以上であることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記第1プラグの径および前記第2プラグの径をzとした場合、b<2.5zであることを特徴とする半導体装置。 - 高耐圧MISFETおよび低耐圧MISFETとを有する半導体装置の製造方法であって、
(a)半導体基板に素子分離領域を形成し、且つ、前記高耐圧MISFETが形成される領域の前記半導体基板に電界緩和用絶縁領域を形成する工程と、
(b)前記半導体基板上に前記高耐圧MISFETの第1ゲート絶縁膜を形成する工程と、
(c)前記半導体基板上に前記第1ゲート絶縁膜よりも薄い膜厚を有する前記低耐圧MISFETの第2ゲート絶縁膜を形成する工程と、
(d)前記半導体基板に、前記高耐圧MISFETの第1ソース領域及び第1ドレイン領域の一部を構成する一対の第1低濃度不純物拡散領域を、前記電界緩和用絶縁領域をそれぞれ内包するように形成する工程と、
(e)前記第1ゲート絶縁膜および前記第2ゲート絶縁膜上に、それぞれ第1ゲート電極および第2ゲート電極を形成する工程と、
(f)前記半導体基板に、前記低耐圧MISFETの第2ソース領域及び第2ドレイン領域の一部を構成する一対の第2低濃度不純物拡散領域を形成する工程と、
(g)前記第1ゲート電極の両側の側壁および前記第2ゲート電極の両側の側壁に、それぞれサイドウォールを形成する工程と、
(h)前記半導体基板に、前記一対の第1低濃度不純物拡散領域のそれぞれに内包され、かつ、前記電界緩和用絶縁領域の外側となる領域に、前記高耐圧MISFETの前記第1ソース領域及び前記第1ドレイン領域の一部を構成する一対の第1高濃度不純物拡散領域を形成する工程であって、前記半導体基板に、前記一対の第2低濃度不純物拡散領域のそれぞれに接触し、かつ、前記低耐圧MISFETの前記第2ソース領域及び前記第2ドレイン領域の一部を構成する一対の第2高濃度不純物拡散領域を形成する工程と、
(i)前記高耐圧MISFET及び前記低耐圧MISFETを覆うように層間絶縁膜を形成する工程と、
(j)前記層間絶縁膜に、前記層間絶縁膜を貫通して前記第1ソース領域に達する第1プラグを形成し、前記層間絶縁膜を貫通して前記第1ドレイン領域に達する第2プラグを形成し、前記層間絶縁膜を貫通して前記第2ソース領域に達する第3プラグを形成し、前記層間絶縁膜を貫通して前記第2ドレイン領域に達する第4プラグを形成する工程と、
(k)前記層間絶縁膜上に前記第1プラグと接続する第1ソース配線を形成し、前記層間絶縁膜上に前記第2プラグと接続する第1ドレイン配線を形成し、前記層間絶縁膜上に前記第3プラグと接続する第2ソース配線を形成し、前記層間絶縁膜上に前記第4プラグと接続する第2ドレイン配線を形成する工程とを備え、
前記電界緩和用絶縁領域の上面は前記半導体基板よりも突き出ており、
前記第1ゲート電極は、前記高耐圧MISFETのゲート長方向においてその端部が前記電界緩和用絶縁領域の上面に位置しており、
前記第1ソース配線、前記第1ドレイン配線、前記第2ソース配線及び前記第2ドレイン配線は最下層の配線層であり、
前記半導体基板と前記第1ゲート絶縁膜の界面から前記第1ゲート電極の上部までの距離をaとし、前記第1ゲート電極の上部から前記第1ソース配線および前記第1ドレイン配線が形成されている前記層間絶縁膜の上面までの距離をbとした場合、a>bを満たしており、
前記第1ゲート電極は、前記第1ソース配線および前記第1ドレイン配線とは平面的に重ならないように配置されており、
前記第2ゲート電極は、前記第2ソース配線および前記第2ドレイン配線とは平面的に重なるように配置されていることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記(i)工程後であって、前記(j)工程前に、前記層間絶縁膜の表面を研磨することにより、前記層間絶縁膜の表面を平坦化する工程を備えることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記(j)工程は、
(j1)前記層間絶縁膜に、前記第1ソース領域に達する第1コンタクトホール、前記第1ドレイン領域に達する第2コンタクトホール、前記第2ソース領域に達する第3コンタクトホール、前記第2ドレイン領域に達する第4コンタクトホールを形成する工程と、
(j2)前記第1コンタクトホール、前記第2コンタクトホール、前記第3コンタクトホール、前記第4コンタクトホールの内部を含む前記層間絶縁膜上に導電膜を形成する工程と、
(j3)前記導電膜を研磨することにより前記層間絶縁膜上に形成されている前記導電膜を除去する一方、前記第1コンタクトホール、前記第2コンタクトホール、前記第3コンタクトホール、前記第4コンタクトホールの内部に前記導電膜を残すことにより、前記第1プラグ、前記第2プラグ、前記第3プラグ、前記第4プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記(j)工程では、前記第1ゲート電極に達する第5プラグも形成し、
前記(k)工程は、前記第1ソース配線および前記第1ドレイン配線と同層で、前記第5プラグに接続する第1ゲート配線を形成し、
前記第1ゲート電極と前記第1ゲート配線とは、平面的に重なる領域を有していることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記(i)工程は、前記第1ゲート電極および前記第2ゲート電極を覆うように窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成することにより、前記層間絶縁膜を前記窒化シリコン膜と前記酸化シリコン膜の積層膜から形成することを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記(a)工程は、前記半導体基板に溝を形成し、前記溝に絶縁材料を埋め込むことにより、前記素子分離領域および前記電界緩和用絶縁領域を形成することを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記半導体装置は、液晶ディスプレイ装置に使用するLCDドライバであることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記第1ゲート電極と前記第1ソース配線との平面的に重ならない間の距離あるいは前記第1ゲート電極と前記第1ドレイン配線との平面的に重ならない間の距離は、100nm以上であることを特徴とする半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法であって、
前記第1プラグの径および前記第2プラグの径をzとした場合、b<2.5zであることを特徴とする半導体装置の製造方法。
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