JP4250146B2 - 半導体装置の製造方法 - Google Patents
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Description
まず、シリコン基板201上にCVD法により厚さ2.4μmのSiO2膜202を堆積させたのち、RIE(反応性イオンエッチング)によって、底部の直径が0.25μmとなるビアホール、即ち、コンタクトホール203を形成し、次いで、減圧化学気相成長法(LPCVD法)によって、Alより回り込みの非常に良好な多結晶Si層204を堆積させ、コンタクトホール203の内部を埋め込む。
次いで、CMP法(化学機械研磨法)を用いて、SiO2膜202の表面が露出するまで研磨してコンタクトホール203の内部に埋め込まれた多結晶Si層により多結晶Siプラグ205を形成したのち、スパッタリング法によって厚さ0.5μmのAl層206を堆積させる。
次いで、窒素雰囲気中で500℃でアニール処理を施すことによって、SiとAlとの相互拡散により、多結晶Siプラグ205はAlに置換され、次いで、図示しないものの、SiO2膜202の表面が露出するまで研磨することによってAl置換プラグ207からなるコンタクト電極が形成される。
なお、この場合のAl置換プラグ207におけるSi含有量は底の部分でも約0.4%で、殆どAlに置換されている。
まず、p型シリコン基板211の所定領域に選択酸化によって素子分離酸化膜212を形成したのち、素子分離酸化膜212で囲まれたp型シリコン基板211の露出表面を熱酸化してゲート酸化膜213を形成し、次いで、ノン・ドープ多結晶Si層を堆積させたのち、P(リン)等の不純物をイオン注入し、次いで、全面に、CVD法により、保護膜215となるSiO2膜或いはSi3N4膜を堆積させたのち、所定パターンにエッチングしてゲート電極214を形成する。
次いで、窒素雰囲気中で、400〜660℃の温度において1時間程度熱処理を行うことによって多結晶Siプラグ222をAlに置換したのち、再び、CMP法を用いて層間絶縁膜219の表面が露出するまで研磨することによってAl置換プラグ225を形成する。
International Electron Device s Meeting 96,p.946−948
a.ビット線自身が容易にAlに置換される構造と、Al置換の導入部の構造、
b.ビット線をAl置換したのち、Alがさらに下層の多結晶Siプラグやソース・ドレイン領域に進入しないためのストッパ構造、
c.Al置換が不所望な下部プラグとコンタクトしている上部プラグをAl置換した場合のストッパ構造、
等を工夫する必要あり、且つ、これらの対策を別々に講じていたのでは工定数が増えてコストアップにつながるので、製造工程を増やさないための何等かの工夫も合わせて必要である。
(1)本発明は、半導体装置の製造方法において、多結晶シリコン層で構成された配線層を、400℃以上の熱処理工程を経たのち、多結晶シリコンビアを介してAlからなる置換用金属で置換することを特徴とする。
図1(a)参照
従来と同様に、まず、p型シリコン基板11の所定領域に選択酸化によって素子分離酸化膜12を形成したのち、素子分離酸化膜12で囲まれたp型シリコン基板11の露出表面を熱酸化してゲート酸化膜13を形成し、次いで、ノン・ドープ多結晶Si層を堆積させたのち、Pをイオン注入してドープト多結晶Si層とし、次いで、全面に、CVD法によって保護膜15となるSiO2膜を堆積させたのち、所定パターンにエッチングしてゲート電極14を形成する。
次いで、窒素雰囲気中で、400〜660℃、例えば、500℃において、1.0〜48時間、例えば、6時間熱処理を行うことによって多結晶Siプラグ24をAlに置換したのち、再び、CMP法を用いて第2層間絶縁膜23の表面が露出するまで研磨することによってAl置換プラグ27を形成する。
参考例1と同様に導電性を有する多結晶Siプラグ20を形成したのち、コンタクトメタルとなる厚さ10〜100nm、例えば、20nmのTi膜21及びバリアメタルとなる厚さ10〜200nm、例えば、50nmのTiN膜22をスパッタリング法により順次堆積させ、次いで、LPCVD法を用いて厚さ10〜1000nm、例えば、300nmのノン・ドープの多結晶Si層を堆積させたのち、多結晶Siプラグ20上に残存するようにエッチングして、多結晶Siパッド31を形成すると共に、多結晶Si配線層32を形成する。
次いで、窒素雰囲気中で、400〜660℃、例えば、500℃において、1〜48時間、例えば、6時間熱処理を行うことによって多結晶Siプラグ24,33、及び、多結晶Siプラグ24,33に接続する多結晶Siパッド31及び多結晶Si配線層32をAlに置換したのち、再び、CMP法を用いて第2層間絶縁膜23の表面が露出するまで研磨することによってAl置換プラグ27,30、Al置換パッド34、及び、Al置換配線層35を形成する。
なお、図3(b)は、図3(a)のゲート引出配線層に沿った断面図である。
図3(a)及び(b)参照
まず、p型シリコン基板11の所定領域に選択酸化によって素子分離酸化膜12を形成したのち、素子分離酸化膜12で囲まれたp型シリコン基板11の露出表面を熱酸化してゲート酸化膜13を形成し、次いで、厚さ10〜300nm、例えば、50nmのノン・ドープ多結晶Si層を堆積させたのち、Pをイオン注入してドープト多結晶Si層36とする。
なお、始めからドープト多結晶Si膜として成膜しても良い。
なお、図4はゲート引出電極に沿った断面図であり、ゲート絶縁膜及びゲート電極の構造以外は上述の実施例2と同様である。
図4参照
まず、p型シリコン基板11の所定領域に選択酸化によって素子分離酸化膜12を形成したのち、素子分離酸化膜12で囲まれたp型シリコン基板11の露出表面を熱酸化してゲート酸化膜を形成し、次いで、アンモニア雰囲気中で熱処理することによってゲート酸化膜をオキシナイトライド膜43に変換する。
なお、この場合のオキシナイトライド膜43の組成は、表面ほど窒素含有率が高くなっている。
図5(a)参照
上部プラグとなる多結晶Siプラグ24を形成したのち、スパッタリング法を用いて厚さ0.1〜10μm、例えば、2μmのAl層25と厚さ50nm〜2000nm、例えば、200nmのTi層26を堆積させる。
次いで、窒素雰囲気中で、400〜660℃、例えば、500℃において、1〜48時間、例えば、6時間熱処理を行うことによって多結晶Siプラグ24をAlに置換したのち、再び、CMP法を用いてAl層25が0.1〜2.0μm、例えば、0.7μmの厚さになるまで研磨する。
なお、置換されたAl置換プラグ27におけるSi含有量も同様に0.1〜5%程度となる。
なお、多結晶Siプラグ24の形成工程までは、上述の実施例4と同様であるので途中の製造工程の説明は省略する。
図6(a)参照
上述の実施例4と同様に、上部プラグとなる多結晶Siプラグ24を形成したのち、CVD法を用いて全面に厚さ0.05〜5μm、例えば、0.5μmのSiO2膜47を堆積させ、通常のフォトエッチング工程を用いてSiO2膜47をエッチングすることによって、少なくとも多結晶Siプラグ24が露出する配線層用溝48を形成したのち、スパッタリング法を用いて厚さ0.1〜10μm、例えば、2μmのAl層25と厚さ50nm〜2000nm、例えば、200nmのTi層26を堆積させる。
次いで、窒素雰囲気中で、400〜660℃、例えば、500℃において、1〜48時間、例えば、6時間熱処理を行うことによって多結晶Siプラグ24をAlに置換したのち、再び、CMP法を用いてSiO2膜47の表面が露出するまでAl層25を研磨することによって、配線層用溝48に埋め込まれたAl配線層46を形成する。
図7(a)参照
まず、半導体基板に設けたn型領域51を囲む素子分離酸化膜52を設けたのち、LPCVD法を用いて、全面に厚さ10〜200nm、例えば、50nmのノン・ドープの多結晶Si層を堆積させたのち、Bをイオン注入することによってドープト多結晶Si層53に変換する。
次いで、窒素雰囲気中で、400〜660℃、例えば、500℃において、1〜48時間、例えば、6時間熱処理を行うことによって多結晶Siプラグ68,69及びそれらに連なる多結晶Si層56,64をAlに置換したのち、再び、CMP法を用いて第2層間絶縁膜67の表面が露出するまで研磨することによって、Al置換プラグ72,73及びAl置換プラグに連なるAl置換ベース電極74及びAl置換エミッタ電極75を形成する。
図8参照
図8は、DRAMのメモリセル領域の概略的平面図であり、まず、素子分離酸化膜137で囲まれたシリコン基板の露出表面に、ゲート絶縁膜を介して設けたドープト多結晶Si層からなるワード線131をマスクとしてイオン注入することによって、ソース・ドレイン領域133を形成する。
なお、下部プラグ135をAl置換する場合には、図に示すように、ビアホール139の表面にコンタクトメタルとなる厚さ10〜100nm、例えば、20nmのTi膜140及びバリアメタルとなる厚さ10〜200nm、例えば、50nmのTiN膜141を設け、ビット線132と同時に下部プラグ135を設ければ良いが、この場合には、低温におけるAl置換処理が必要になる。
また、下部プラグ135をAl置換しない場合には、実施例1のように、ビット線132自体を、コンタクトメタルとなる厚さ10〜100nm、例えば、20nmのTi膜140及びバリアメタルとなる厚さ10〜200nm、例えば、50nmのTiN膜141からなるストッパを介して堆積させた、厚さ10〜1000nm、例えば、300nmのノン・ドープの多結晶Si層142で構成すれば良い。
図10(a)は、DRAMの周辺回路構成するIGFETを概略的に示すものであり、Al置換したくないゲート電極143及び下部プラグ135に対しては、ソース・ドレイン領域133及びゲートコンタクト領域144において、導電性を有する下部パッド135上に座蒲団状のストッパ用パッド145を介して上部パッド136を設け、上部パッド136のみをAl置換すれば良い。
図10(b)は、ビット線132の一部を用いた抵抗体の概略的構成を示すもので、ノン・ドープ多結晶Si層或いはドープト多結晶Si層からなる抵抗体の両端部のコンタクト領域146に導電性を有する下部プラグ135を設けたのち、座蒲団状のストッパ用パッド145を介して上部パッド136を設け、上部パッド136のみをAl置換すれば良い。
即ち、Al置換の距離は大凡100μm程度であるが、集積度が向上すると、配線層の幅が狭くなるだけではなく、一つの連続した配線層の長さも短くなり、例えば、DRAMでは、1つ1つのセルが小さくなる結果、ビット線132やワード線131の長さも短くなるので、この様なAl置換によるビット線132或いはワード線131の低抵抗化は、256MbitDRAM以降になって始めて可能になるものである。
2 ゲート絶縁膜
3 ゲート電極
4 ソース・ドレイン領域
5 下部プラグ
6 ストッパ
7 上部プラグ
8 置換用金属
9 シリコン吸収材層
10 金属置換プラグ
11 p型シリコン基板
12 素子分離酸化膜
13 ゲート酸化膜
14 ゲート電極
15 保護膜
16 サイドウォール
17 n型ソース・ドレイン領域
18 Si3N4膜
19 第1層間絶縁膜
20 多結晶Siプラグ
21 Ti膜
22 TiN膜
23 第2層間絶縁膜
24 多結晶Siプラグ
25 Al層
26 Ti層
27 Al置換プラグ
28 Wパッド
29 W配線層
30 Al置換プラグ
31 多結晶Siパッド
32 多結晶Si配線層
33 多結晶Siプラグ
34 Al置換パッド
35 Al置換配線層
36 ドープト多結晶Si層
37 Ti膜
38 TiN膜
39 Al置換プラグ
40 Al置換配線層
41 Al置換ゲート電極
42 チャネル領域
43 オキシナイトライド膜
44 Al置換配線層
45 多結晶Si配線層
46 Al配線層
47 SiO2膜
48 配線層用溝
51 n型領域
52 素子分離酸化膜
53 ドープト多結晶Si層
54 Ti膜
55 TiN膜
56 多結晶Si層
57 第1層間絶縁膜
58 外部ベース領域
59 内部ベース領域
60 サイドウォール
61 ドープト多結晶Si層
62 Ti膜
63 TiN膜
64 多結晶Si層
65 サイドウォール
66 エミッタ領域
67 第2層間絶縁膜
68 多結晶Siプラグ
69 多結晶Siプラグ
70 Al層
71 Ti層
72 Al置換プラグ
73 Al置換プラグ
74 Al置換ベース電極
75 Al置換エミッタ電極
131 ワード線
132 ビット線
133 ソース・ドレイン領域
134 コンタクト部
135 下部プラグ
136 上部プラグ
137 素子分離酸化膜
138 第1層間絶縁膜
139 ビアホール
140 Ti膜
141 TiN膜
142 多結晶Si層
143 ゲート電極
144 ゲートコンタクト領域
145 ストッパ用パッド
146 コンタクト領域
201 シリコン基板
202 SiO2膜
203 コンタクトホール
204 多結晶Si層
205 多結晶Siプラグ
206 Al層
207 Al置換プラグ
211 p型シリコン基板
212 素子分離酸化膜
213 ゲート酸化膜
214 ゲート電極
215 保護膜
216 サイドウォール
217 n型ソース・ドレイン領域
218 Si3N4膜
219 層間絶縁膜
220 Ti膜
221 TiN膜
222 多結晶Siプラグ
223 Al層
224 Ti層
225 Al置換プラグ
Claims (2)
- 多結晶シリコン層で構成された配線層を、400℃以上の熱処理工程を経たのち、多結晶シリコンプラグを介してAlからなる置換用金属で置換することを特徴とする半導体装置の製造方法。
- 上記多結晶シリコン層で構成された配線層がダイナミック・ランダム・アクセス・メモリのビット線又はワード線であるとともに、前記ダイナミック・ランダム・アクセス・メモリの周辺回路を構成する回路素子のプラグ或いは配線層の内、非置換部分における置換用金属の進入部分にストッパ用パッドを設けることを特徴とする請求項1記載の半導体装置の製造方法。
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