JP3669919B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 238000000034 method Methods 0.000 claims description 96
- 239000000758 substrate Substances 0.000 claims description 62
- 239000011229 interlayer Substances 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000003870 refractory metal Substances 0.000 claims description 4
- 241000518994 Conta Species 0.000 claims 1
- 239000010408 film Substances 0.000 description 318
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 238000009792 diffusion process Methods 0.000 description 18
- 239000010410 layer Substances 0.000 description 18
- 238000001020 plasma etching Methods 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 15
- 238000002955 isolation Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 108091006146 Channels Proteins 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 6
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910018182 Al—Cu Inorganic materials 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66568—Lateral single gate silicon transistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、本発明は、半導体プロセスにおけるゲート電極と配線のショートを防止する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
シリコン酸化膜をゲート絶縁膜として用いるＭＯＳトランジスタでは、ゲート絶縁膜に対する信頼性はトランジスタの性能を向上させる上で重要な役割を果たしている。
しかし、ゲート絶縁膜を、例えば、４ｎｍ程度以下と薄膜化すると、ゲート電極への不純物のドーピング時やゲート電極加工時等のプラズマダメージ、チャネル領域及びソース／ドレイン領域へのイオン注入時等のイオンダメージ等、プロセス中のゲート絶縁膜の信頼性劣化（ＴＤＤＢ劣化、リーク電流の増大、耐圧の劣化など）を引き起こす原因となる。
このような問題に対する解決策の一つとして、ダミーゲートパターンを用いたゲート電極の形成方法が提案されている（例えば、特開平１１−７４５０８号公報）。
【０００３】
この方法では、まず、例えば、反応イオンエッチング（ＲＩＥ）法を用いてシリコン基板４１に溝を掘り、その溝に絶縁膜を埋め込んで、いわゆるトレンチ素子分離層４２（トレンチ深さ約０．２μｍ程度のＳＴＩ（Shallow Trench Isolarion））を形成する。続いて、厚さ５ｎｍ程度のＳｉＯ2からなるパッド酸化膜（ダミー絶縁膜）４３を熱酸化により、さらにパッド酸化膜４３上にダミーゲートパターン用のアモルファスシリコン膜を３００ｎｍ程度の膜厚で堆積する。アモルファスシリコン膜を、通常のリソグラフィ工程で形成したレジストをマスクとして用いてＲＩＥ法などによりエッチングし、後の工程でゲート電極を形成するために除去されるダミーゲートパターン４４を形成する（図１１（ａ））。
【０００４】
次に、図１１（ｂ）に示すように、ダミーゲートパターン４４の表面を、例えば８５０℃の酸素雰囲気で熱酸化して、約１０ｎｍ程度の膜厚の酸化膜４５を形成する。ＬＤＤ（Lightly Doped Drain）構造を形成するため、ダミーゲートパターン４４及び熱酸化膜４５をマスクとして用いて、ｎチャネルトランジスタの場合には、例えばリン（Ｐ+）イオンの注入を７０ｋｅＶ、４×１０13ｃｍ-2程度イオン注入してｎ-型拡散領域４７ａを形成する。
【０００５】
続いて、図１１（ｃ）に示すように、得られたシリコン基板４１上全面に、Ｓｉ3Ｎ4膜（又はＳｉＯ2膜）を堆積し、ＲＩＥ法によりエッチバックしてダミーゲートパターン４４の側壁にサイドウォール絶縁膜４６を形成する。このサイドウォール絶縁膜４６は、ダミーゲートパターン４４の側壁にある熱酸化膜４５上に膜厚２０ｎｍ程度とする。ダミーゲートパターン４４及びサイドウォール絶縁膜４６をマスクとして用いて、例えば砒素（Ａｓ+）イオンの注入を３０ｋｅＶ、５×１０15ｃｍ-2程度イオン注入して、ｎ+型拡散領域４７ｂを形成する。その後、シリコン基板４１上全面にＳｉＯ2からなる層間絶縁膜４８を形成し、層間絶縁膜４８の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化し、ダミーゲートパターン４４の表面を露出させる。
【０００６】
次に、図１１（ｄ）に示すように、ダミーゲートパターン４４を、ＣＤＥ（Chemical Dry Etching）法やＫＯＨ溶液を用いたウェットエッチング法などにより選択的に除去し、溝部５０を形成する。その後、所望の領域に形成したレジストパターン（図示せず）、層間絶縁膜４８、サイドウォール絶縁膜４６及び熱酸化膜４５をマスクとして用いて、所望のチャネル領域にのみチャネル・イオン注入を行う。ｎチャネルトランジスタの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖｔｈ）を設定するためには、ボロン（Ｂ+）を１０ｋｅＶ、５×１０12ｃｍ-2程度イオン注入し、チャネル領域にのみ選択的にｐ型チャネル不純物領域（図示せず）を形成する。
【０００７】
次いで、図１２（ｅ）に示すように、溝部５０の底部のパッド酸化膜４３を除去する。
さらに、図１２（ｆ）に示すように、全面にＣＶＤ−ＳｉＯ2膜（膜厚は約３ｎｍ程度）や高誘電体膜（例えばＴａ2Ｏ5膜、膜厚は２０ｎｍ程度）からなるゲート絶縁膜４９を堆積する。
【０００８】
次に、図１２（ｇ）に示すように、例えばメタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮx）又はＷ膜／ＴｉＮ膜のような単層膜又は積層膜）を全面に堆積する。その後、ＣＭＰ法によりメタル膜及び層間絶縁膜４８上に配置するゲート絶縁膜４９を除去し、溝部５０内にゲート電極５０を形成する。
【０００９】
続いて、図１２（ｈ）に示すように、シリコン基板４１上全面にＳｉＯ2からなる層間絶縁膜５１を約２００ｎｍ程度の厚さに堆積し、ソース／ドレイン領域４７及びゲート電極５０へのコンタクト孔を開口し、さらにＡｌ層を堆積してコンタクト孔を埋め、パターニングして配線５２を形成する。
その後、全面にパッシベーション膜（図示せず）を堆積し、トランジスタの基本構造を作製する。
【００１０】
【発明が解決しようとする課題】
しかし、上記のように形成されたトランジスタのソース／ドレイン領域４７を、コンタクト孔を介して配線５２に接続する場合、コンタクト孔は、通常、フォトリソグラフィ工程を用いて形成されるため、ゲート電極５０との間でアライメントずれが生じ、配線５２とゲート電極５０とがショートすることがある。つまり、ダミーゲートパターンとコンタクト孔との形成のためのアライメントが別工程なので、半導体装置の微細化によりゲート電極とコンタクト孔との間隔がより狭くなり、少しのアライメントずれでもショートを引き起こす。その結果、形成されたトランジスタは、特性劣化を招くのみならず、本来の動作をしなくなる。
【００１１】
【課題を解決するための手段】
本発明によれば、（ａ）半導体基板上にゲート絶縁膜を介してダミーゲートパターンを形成する工程と、（ｂ）該ダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する工程と、（ｃ）少なくともコンタクトプラグ形成領域に前記ダミーゲートパターンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の前記半導体基板上に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパターンと、前記コンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを除去して前記層間絶縁膜に溝を形成する工程と、（ｆ）導電材を、溝を含む半導体基板上全面に形成し、導電材の表面を、層間絶縁膜が露出するまで平坦化して、導電材を溝内に埋め込んでゲート電極とコンタクトプラグとを形成する工程を順次、独立して実施することを特徴とする半導体装置の製造方法が提供される。
【００１２】
また、本発明によれば、（ａ’）半導体基板上にゲート絶縁膜を介して所定形状の導電膜と、該導電膜上にダミーゲートパターンとを形成する工程と、（ｂ’）該導電膜及びダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する工程と、（ｃ）少なくともコンタクトプラグ形成領域に前記ダミーゲートパターンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の前記半導体基板上に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパターンと、前記コンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを同時に除去して前記層間絶縁膜に溝を形成する工程と、（ｆ’）導電材を、溝を含む半導体基板上全面に形成し、層間絶縁膜が露出するまで平坦化して、該溝内に導電材を埋め込んで、コンタクトプラグと、前記導電膜及び導電材からなるゲート電極とを形成する工程を順次、独立して実施することを特徴とする半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明の半導体装置の製造方法は、工程（ａ）において、半導体基板上にゲート絶縁膜を介してダミーゲートパターンを形成する。ここで、本発明で使用することができる半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。また、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いてもよい。さらに、エピタキシャル半導体層を表面に成長させたいわゆるエピタキシャル基板でもよい。なかでもシリコン基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。なかでもＳＴＩ膜が好ましい。また、この半導体基板の表面には、１以上のｎ型又はｐ型の高濃度不純物領域（ウェル）が形成されていてもよい。
【００１８】
ゲート絶縁膜は、通常トランジスタのゲート絶縁膜として機能し得る絶縁膜、例えば、シリコン酸化膜（ＣＶＤ−ＳｉＯ2膜、熱−ＳｉＯ2膜）又はシリコン窒化膜等の絶縁膜、Ｔａ2Ｏ5等の高誘電体膜、又はこれらの積層膜等を用いることができる。膜厚は、特に限定されるものではなく、例えば、絶縁膜は０．１〜２０ｎｍ程度、高誘電体膜は５〜５０ｎｍ程度が挙げられる。ゲート絶縁膜は、熱酸化法、ＣＶＤ法、スパッタ法、蒸着法、陽極酸化法等又はこれらの組み合わせにより形成することができる。
【００１９】
ダミーゲートパターンは、ゲート電極を形成する領域に予備的に形成しておくパターンを意味し、その形状、膜厚等は、得ようとするゲート電極の機能、このゲート電極から構成される半導体装置の特性及び機能等により適宜調整することができる。例えば、ダミーゲートパターンの膜厚としては、２００〜６００ｎｍ程度が挙げられる。また、ダミーゲートパターンは、ゲート電極を形成する前に、除去されるパターンであるため、除去する条件等に応じてその材料を適宜選択することができる。例えば、ポリシリコン、アモルファスシリコン等の半導体；アルミニウム、ニッケル等の金属又は合金；タンタル、タングステン等の高融点金属；シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の絶縁膜；ＰＺＴ、ＰＬＺＴ、強誘電体膜又は反強誘電体膜等の誘電体；の単層膜又は積層膜等が挙げられる。なかでも、絶縁膜、とくにシリコン窒化膜、シリコン酸化膜が好ましく、シリコン窒化膜がより好ましい。
ダミーゲートパターンの形成は、半導体基板上全面にダミーゲートパターンを形成する材料膜を堆積し、公知の方法、例えばフォトリソグラフィ及びエッチング工程により、所望の形状にパターニングすることにより形成することができる。
【００２０】
工程（ｂ）において、ダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する。サイドウォール絶縁膜は、例えば、上述した絶縁膜の単層膜又は積層膜により形成することができる。なかでも、ダミーゲートパターンを構成する膜とは異なる膜、特に、後工程でダミーコンタクトパターンを除去する際に、ダミーゲートパターンとの選択比が大きくなる材料を選択することが好ましい。具体的には、ダミーゲートパターンがシリコン窒化膜の場合には、シリコン酸化膜等が挙げられる。サイドウォール絶縁膜は、公知の方法、例えば、絶縁膜を、得られた半導体基板上全面に形成し、ＲＩＥ等の異方性エッチングによってエッチバックして形成することができる。
【００２１】
なお、サイドウォール絶縁膜の膜厚は、後に形成されるゲート電極とコンタクトプラグとを電気的に分離することができる程度で、かつ所望の機能が得られるＬＤＤ領域を形成することができるように設定することが好ましい。例えば、ダミーゲートパターン側壁上のサイドウォール絶縁膜の最も厚膜部分での膜厚は、１０〜５０ｎｍ程度が挙げられる。
【００２２】
工程（ｃ）少なくともコンタクトプラグ形成領域にダミーゲートパターンと同一材料の膜を形成する。
コンタクトプラグ形成領域とは、半導体基板、つまりソース／ドレイン領域とゲート電極より上層の配線とを接続するための領域であり、通常、ソース／ドレイン領域上の領域を意味する。
ダミーゲートパターンと同一材料の膜は、材料が同一であるのみならず、同一の方法で形成した同質の膜であることが好ましい。この膜の膜厚は、ダミーゲートパターンよりも薄膜であってもよいが、ダミーゲートパターンと同程度又はそれ以上であることが好ましい。
【００２３】
例えば、この膜は、ダミーゲートパターン及びサイドウォール絶縁膜に隣接してこれらの外周を囲む領域のみに；このような外周を囲む領域を含む領域に；あるいは後述する工程（ｄ）で形成する層間絶縁膜をかねて、得られた半導体基板上全面に形成してもよい。なお、この膜は、ダミーゲートパターンを完全に被覆しないように、好ましくは、ダミーゲートパターンの表面が露出するように、ダミーゲートパターンの上面と面一になるように平坦化することが好ましい。このような領域への膜の形成は、得られた半導体基板上全面に膜を堆積し；任意にフォトリソグラフィ及びエッチング工程によりパターニングし；任意にＣＭＰ法等により表面を平坦化することにより形成することができる。
【００２４】
工程（ｄ）において、ダミーゲートパターンと同一材料の膜の周囲の半導体基板上に層間絶縁膜を形成する。層間絶縁膜としては、上層配線と下層配線とを電気的に分離することができる膜であれば、その材料及び膜厚は特に限定されるものではなく、例えば、上述の絶縁膜の中から選択することができ、ダミーゲートパターンの膜厚と同等又は厚膜とすることができる。層間絶縁膜は、得られた半導体基板上全面に形成し、ＣＭＰ法等により層間絶縁膜の表面を、ダミーゲートパターン及びその外周の同一材料の膜の表面が露出するまで平坦化することが好ましく、さらに、サイドウォール絶縁膜の上が平面状になるまで、層間絶縁膜、ダミーゲートパターン、同一材料の膜及びサイドウォール絶縁膜を平坦化することが好ましい。
【００２５】
工程（ｅ）において、ダミーゲートパターンとコンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを除去して層間絶縁膜に溝を形成する。ダミーゲートパターン及びこれと同一材料の膜を除去する方法としては、例えば、ふっ酸、熱リン酸、硝酸、硫酸等を用いたウェットエッチング、スパッタリング法、反応性イオンエッチング法、プラズマエッチング法等のドライエッチング法等種々の方法が挙げられる。
【００２６】
なお、層間絶縁膜が、ダミーゲートパターンと同一材料の膜と、１工程で一体的に形成されている場合には、ダミーゲートパターン、サイドウォール絶縁膜及びコンタクトプラグ形成領域であり、かつサイドウォール絶縁膜に隣接するこれらを囲む外周領域に開口を有するレジストパターンをマスクとして用いて、上述のウェットエッチング又はドライエッチングにより除去することができる。
また、先の工程においてサイドウォール絶縁膜の上が平坦化されていない場合は、溝を形成した後、サイドウォール絶縁膜の上を平坦化してもよい。
【００２７】
工程（ｆ）において、溝内に導電材を埋め込んでゲート電極とコンタクトプラグとを形成する。ここで使用することができる導電材は、アルミニウム、ルテニウム、銅、金、銀、ニッケル等の金属、タンタル、タングステン、チタン等の高融点金属、ＴｉＮ、ＷＮｘ等の窒化物、ポシリコン、高融点金属のシリサイド又はポリサイド、等の単独又は合金の単層膜又は積層膜等が挙げられる。これらは、蒸着法、スパッタ法、ＣＶＤ法、ＥＢ法等の種々の方法で形成することができる。導電材の膜厚は特に限定されるものではないが、溝を完全に埋め込むことができる膜厚が好ましく、例えば、１００〜６００ｎｍ程度が挙げられる。
【００２８】
導電材を溝内に埋め込んでゲート電極とコンタクトプラグとを形成する方法としては、導電材を、溝を含む半導体基板上全面に形成し、導電材の表面を、例えば、ＣＭＰ法により層間絶縁膜が露出するまで平坦化する方法が挙げられる。
また、本発明の半導体装置の別の製造方法として、工程（ａ’）において、まず、半導体基板上にゲート絶縁膜を介して所定形状の導電膜と、この導電膜上にダミーゲートパターンを形成する。この工程でのゲート絶縁膜の形成は、実質的に工程（ａ）と同様に行うことができる。ここで使用することができる導電膜としては、導電材として上記したものと同様のものが挙げられる。なかでもポリシリコン膜が好ましい。導電膜の膜厚は特に限定されるものではなく、得ようとするゲート電極の膜厚等を考慮して適宜調整することができる。この工程におけるダミーゲートパターンは、工程（ａ）に準じて、導電膜上に形成し、導電膜と同時にパターニングすることにより形成することができる。
【００２９】
工程（ｂ’）において、導電膜及びダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する。この工程は、工程（ｂ）と同様に行うことができる。
工程（ｆ’）において、溝内に導電材を埋め込む。導電材を埋め込む方法は、工程（ｆ）と同様に行うことができる。これにより、コンタクトプラグと、導電材／導電膜の積層構造からなるゲート電極とを形成することができる。
さらに、本発明の半導体装置の別の製造方法では、工程（ａ”）において、半導体基板上にゲート絶縁膜を介して複数のダミーゲートパターンを形成する。この工程は、工程（ａ）と実質的に同様に行うことができる。
【００３０】
工程（ｃ”）において、ダミーゲートパターン間であって、コンタクトプラグ形成領域に、ダミーコンタクトパターンをセルフアラインで形成する。ここで、ダミーコンタクトパターンとは、コンタクトプラグを形成する領域に予備的に形成しておくパターンを意味し、その形状、膜厚等は、得ようとするコンタクトプラグの機能等により適宜調整することができる。また、ダミーコンタクトパターンは、コンタクトプラグを形成する前に除去されるパターンであるため、除去する条件等によって、ダミーゲートパターンとして上述した材料の中から適宜選択することができる。例えば、ダミーコンタクトパターンがダミーゲートパターンと同様の膜厚とする場合には、同一材料であることが好ましい。また、ダミーコンタクトパターンとして、ダミーゲートパターンと異なる材料、具体的には、エッチングされにくい材料を選択する場合には、ダミーゲートパターンとの選択比を考慮して、ダミーゲートパターンよりも薄膜で形成することが好ましい。ダミーコンタクトパターンがダミーゲートパターンと同様の膜厚、同一材料で形成されることがより好ましい。
【００３１】
ダミーコンタクトパターンは、半導体基板上全面にダミーコンタクトパターンを形成する材料膜を堆積し、ダミーゲートパターンの表面が露出するまでＣＭＰ法等によって平坦化することにより、ダミーゲートパターンの間にサイドウォール絶縁膜を介して自己整合的に埋め込み、形成することができる。
【００３２】
工程（ｅ”）は、工程（ｅ）と実質的に同様の方法で行うことができる。
さらに、本発明の半導体装置の別の製造方法では、上記の各製造方法中の工程を任意の組み合わせとする、すなわち、工程（ａ’）、（ｂ’）、（ｃ”）、（ｄ”）及び（ｆ’）を組み合わせることにより、実現することができる。
また、本発明の半導体装置のさらに別の製造方法では、工程（aa）において、半導体基板上に複数のダミーゲートパターンを形成する。ここでのダミーゲートパターンは、工程（ａ）でのダミーゲートパターンの形成と同様に行うことができる。
【００３３】
工程（cc）において、ダミーゲートパターン間であって、コンタクトプラグ形成領域に導電材を埋め込んでコンタクトプラグを形成する。ここでの導電材の種類及び埋め込み方法は、実質的に工程（ｆ）と同様に行うことができる。
工程（dd）において、ダミーゲートパターンを除去して溝を形成する。この工程は、実質的に工程（ｅ）及び（ｅ”）と同様に行うことができる。
工程（ee）において、少なくとも溝底面にゲート絶縁膜を形成する。ここでゲート絶縁膜の形成は、工程（ａ）におけるゲート絶縁膜の形成と実質的に同様に行うことができる。なお、ゲート絶縁膜は、溝底面のみならず、コンタクトプラグ、サイドウォール絶縁膜を含む基板上全面に形成してもよい。
【００３４】
工程（ff）において、溝内に導電材を埋め込んでゲート電極を形成する。この工程は、実質的に（ｆ）と同様に行うことができる。
なお、本発明の半導体記憶装置の製造方法においては、所望の工程前、中、後に、低濃度及び／又は高濃度不純物層を形成するためのイオン注入を行うことが好ましい。イオン注入は、不純物層の形成位置、不純物濃度、イオン注入方法等に応じて、基板に対して垂直な方向から又は所定角度傾斜させて行ってもよい。このようなイオン注入により、シングル構造、ＬＤＤ構造、ＤＤＤ構造等のソース／ドレイン領域等を形成することができる。また、半導体装置を形成するための公知の方法により、任意に、閾値調整のためのイオン注入、熱処理、サリサイド工程、絶縁膜の形成、絶縁膜の緻密化、コンタクトホールの形成及び／又は配線層の形成等を行うことが好ましい。例えば、熱処理は、大気中、酸素雰囲気又は窒素雰囲気下で、６００〜９００℃程度の温度範囲で、１秒間〜５分間程度、炉アニール、ＲＴＡ（Rapid Thermal Anneal）法等により、不純物の活性化、絶縁膜の緻密化又は平坦化等として行うことができる。
以下、本発明の半導体装置及びその製造方法の実施の形態を図面を参照して詳細に説明する。
【００３５】
実施の形態１
まず、図１（ａ）に示すように、不純物濃度５×１０15ｃｍ-3程度のｐ型シリコン基板１１の（１００）面に、ｎチャネルトランジスタ形成領域にはｐウエル（図示せず）を、ｐチャネルトランジスタ形成領域にはｎウエル（図示せず）をそれぞれ形成する。その後、ＲＩＥ法によりシリコン基板１１に溝を掘り、その溝に絶縁膜を埋め込んで、いわゆるトレンチ素子分離層１２（トレンチ深さ約０．２μｍ程度のＳＴＩ）を形成する。得られたシリコン基板１１上全面にＣＶＤ−ＳｉＯ2膜もしくは熱−ＳｉＯ2膜（膜厚は約３ｎｍ程度）、又は高誘電体膜（例えばＴａ2Ｏ5膜、膜厚は２０ｎｍ程度）からなるゲート絶縁膜１３を堆積する。
【００３６】
次に、図１（ｂ）に示すように、このゲート絶縁膜１３上にダミーゲートパターン用のシリコン窒化膜を４００ｎｍ程度の膜厚に堆積し、これをリソグラフィ工程で形成したレジストパターン（図示せず）をマスクとして用いてＲＩＥ法によりエッチングし、ダミーゲートパターン１４を形成する。
ＬＤＤ構造を形成するため、ダミーゲートパターン１４をマスクとして用いて、ｎチャネルトランジスタの場合には、例えばリン（Ｐ+）イオンを７０ｋｅＶ、４×１０13ｃｍ-2程度注入し、ｎ-型拡散領域１５ａを形成する。
【００３７】
続いて、ＳｉＯ2膜を全面に堆積し、全面のＲＩＥ法によるエッチバックを行い、ダミーゲートパターン１４の側壁に膜厚２０ｎｍ程度のサイドウォール絶縁膜１６を形成する。
その後、ダミーゲートパターン１４及びサイドウォール絶縁膜１６をマスクとして用いて、例えば砒素（Ａｓ+）イオンを３０ｋｅＶ、５×１０15ｃｍ-2程度注入し、ｎ+型拡散領域１５ｂを形成する。
【００３８】
次に、図１（ｃ）に示すように、シリコン基板１１上にシリコン窒化膜を４００ｎｍ程度の膜厚に堆積し、平坦化を行った後、シリコン窒化膜をリソグラフィ工程で形成したレジストをマスクとして用いてＲＩＥ法によりエッチングし、サイドウォール絶縁膜１６を囲み、後の工程でコンタクト孔を形成するために除去されるダミーコンタクトパターン１７を形成する。
【００３９】
次いで、図１（ｄ）に示すように、シリコン基板１１上全面にＣＶＤ−ＳｉＯ2膜からなる層間絶縁膜１８を、例えば４００ｎｍ程度堆積し、８００℃程度のＮ2雰囲気下で３０分間程度、緻密化する。ここでの熱処理は、ソース／ドレイン領域におけるイオン注入領域の活性化をも兼ねている。
【００４０】
その後、図１（ｅ）に示すように、層間絶縁膜１８の表面をＣＭＰ法により平坦化し、さらに、ダミーゲートパターン１４の表面を露出させる。この際、ゲート電極とコンタクトとのショートを防ぐため、サイドウォール絶縁膜１６の上部も平坦化してもよい。この場合、ダミーゲートパターン１４及びダミーコンタクトパターン１７の表面が露出した時点で熱燐酸あるいはＲＩＥによりダミーゲートパターン１４及びダミーコンタクトパターン１７の表面をエッチングすることでシリコン窒化膜を後退させ、再度ＣＭＰによりサイドウォール絶縁膜１６の上部も平坦化する。
【００４１】
続いて、図２（ｆ）に示すように、熱燐酸あるいはＲＩＥによりダミーゲートパターン１４及びダミーコンタクトパターン１７を選択的に除去する。次いで、チャネル・イオン注入を行う。ｎチャネルトランジスタの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖth）を設定するためには、例えば、ボロン（Ｂ+）を１０ｋｅＶ、５×１０12ｃｍ-2程度イオン注入し、ｐ型チャネル不純物領域（図示せず）を形成する。その後、例えばＲＴＡを用いて８００℃、１０秒間程度の熱処理を行う。これにより、この後工程では高温の熱処理工程がないので、トランジスタのショート・チャネル効果を抑えることができるようにチャネル領域の不純物プロファイルを最適化できる。
【００４２】
さらに、図２（ｇ）に示すように、例えば、Ａｌ膜を全面に堆積し、ＣＭＰ法により表面を平坦化し、ゲート電極１９及びコンタクトプラグ２０を形成する。この際、サイドウォール絶縁膜１６及び層間絶縁膜１８がＣＭＰのストッパーとしての役割を果たす。
【００４３】
次に、図２（ｈ）に示すように、得られたシリコン基板１１上全面に、プラズマＴＥＯＳ法によるＳｉＯ2膜からなる層間絶縁膜２２を、約３００ｎｍ程度の膜厚で堆積し、リソグラフィ工程により形成したレジストパターン２３をマスクとして用いてＲＩＥ法により、コンタクトプラグ２０へのコンタクト孔２４及びゲート電極１９へのコンタクト孔（図示せず）を形成する。
次いで、レジストパターン２３を除去し、図２（ｉ）に示すように、いわゆるデュアルダマシン法で配線を形成する。つまり、リソグラフィ工程により、配線パターンを形成する領域に開口を有するレジストパターン２６を形成し、ＲＩＥ法により、層間絶縁膜２２に深さ０．２５μｍ程度の溝２５を形成する。
【００４４】
その後、レジストパターン２６を除去する。図２（ｊ）に示すように、コンタクト孔２４及び溝２５に、例えばＡｌ−Ｃｕ膜を高温スパッタなどでリフローして埋め込み、ＣＭＰ法で平坦化し、配線２７を形成する。
このような半導体装置の製造方法により、コンタクトプラグ２０をゲート電極１９に隣接して自己整合的に形成することができ、配線のコンタクトとゲート電極とをショートさせないように確実に分離することができ、しかも、サイドウォール絶縁膜１６の膜厚を調整することにより、所望の間隔、つまり、最小限の間隔を有して形成することができる。よって、実質的なゲート電極−コンタクト間の距離を近づけることができ、ソース／ドレイン領域における寄生抵抗を低減できるとともに、トランジスタの素子特性を向上させることができる。
【００４５】
実施の形態２
まず、実施の形態１と実質的に同様に、図３（ａ）に示すように、トレンチ素子分離層１２を有するシリコン基板１１上に、ＴａＯ2からなるゲート絶縁膜１３、ＣＶＤ−ＳｉＯ2膜からなるダミーゲートパターン１４を形成し、さらに、ｎ-型拡散領域１５ａ、シリコン窒化膜からなるサイドウォール絶縁膜１６及びｎ+型拡散領域１５ｂを形成する。
次に、図３（ｂ）に示すように、実施の形態１と実質的に同様に、シリコン基板１１上にＣＶＤ−ＳｉＯ2膜からなる層間絶縁膜１８を形成し、緻密化する。
続いて、図３（ｃ）に示すように、層間絶縁膜１８の表面をＣＭＰ法により平坦化し、ダミーゲートパターン１４の表面を露出させる。
【００４６】
次いで、図３（ｄ）に示すように、リソグラフィ工程で形成したレジストパターン２８をマスクとして用いて、サイドウォール絶縁膜１６を囲み、後の工程でコンタクトを形成する領域の層間絶縁膜１８と、ダミーゲートパターン１４とを選択的に除去する。
その後の工程は、実施の形態１と同様に行うことができる。
このような半導体装置の製造方法により、実施の形態１と同様の効果を得ることができる。
【００４７】
実施の形態３
まず、実施の形態１と同様に、トレンチ素子分離層１２を有するシリコン基板１１上にゲート絶縁膜１３を堆積する。
次いで、図４（ａ）に示すように、ゲート絶縁膜１３上にゲート電極となるポリシリコン膜３２を２００ｎｍ堆積し、ドーピングを行い、さらにダミーゲートパターン用のシリコン窒化膜を２００ｎｍ程度の膜厚に堆積し、これらをリソグラフィ工程で形成したレジストパターン（図示せず）をマスクとして用いてＲＩＥ法などによりエッチングしてポリシリコン膜３２をパターニングするとともに、後の工程でゲート電極を形成するために除去されるダミーゲートパターン３３を形成する。
【００４８】
次に、ダミーゲートパターン３３をマスクとして用いて、実施の形態１と同様に、ｎ-型拡散領域１５ａを形成する。続いて、実施の形態１と同様に、サイドウォール絶縁膜１６を形成する。その後、ダミーゲートパターン１３及び側壁膜１６をマスクとして用いて、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形成する。
次いで、図４（ｂ）に示すように、サイドウォール絶縁膜１６を囲むように、実施の形態１と同様に、ダミーコンタクトパターン１７を形成する。
続いて、図４（ｃ）に示すように、実施の形態１と同様に、全面に層間絶縁膜１８を形成し、図４（ｄ）に示すように、実施の形態１と同様に、その表面を平坦化してダミーゲートパターン３３の表面を露出させる。
【００４９】
その後、図４（ｅ）に示すように、実施の形態１と同様に、ダミーゲートパターン３３及びダミーコンタクトパターン１７を選択的に除去する。この際、ダミーゲートパターン３３下のポリシリコン膜３２は除去されずに残存する。
次いで、Ｔｉ、Ｔａ、ＴａＮ、Ｗ、ＴｉＮなどのバリアメタルを形成した後（図示せず）、図４（ｆ）に示すように、実施の形態１と同様に、例えばＡｌ膜３５を形成し、その表面を平坦化して、ポリシリコン膜３２とＡｌ膜３５とからなるゲート電極３６及びＡｌ膜３５からなるコンタクトプラグ２０を形成する。
【００５０】
その後、実施の形態１と同様に、デュアルダマシン法により、配線２７を形成する。
この半導体装置の製造方法によれば、ゲート絶縁膜１３上にはポリシリコン膜３２が存在するので、オーバーエッチされることがなく、ゲート絶縁膜１３の劣化を防止することができる。
【００５１】
実施の形態４
まず、実施の形態１と同様に、トレンチ素子分離層１２を有するシリコン基板１１上にゲート絶縁膜１３を堆積する。
次に、図５（ａ）に示すように、ゲート絶縁膜１３上にダミーゲートパターン用のシリコン窒化膜を３００ｎｍ程度の膜厚に堆積し、これをリソグラフィ工程で形成したレジストをマスクとして用いてＲＩＥ法によりエッチングし、ダミーゲートパターン１４を形成する。この際、同時に素子分離層１２上にダミーゲートパターン１４ａを形成し、後工程におけるセルフアラインのダミーコンタクトパターンを形成する領域に溝３７を形成する。
【００５２】
次に、ダミーゲートパターン１４、１４ａをマスクとして用いて、実施の形態１と同様に、ｎ-型拡散領域１５ａを形成する。続いて、実施の形態１と同様に、ダミーゲートパターン１４、１４ａの側壁にサイドウォール絶縁膜１６を形成する。その後、ダミーゲートパターン１４、１４ａ及びサイドウォール絶縁膜１６をマスクとして用いて、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形成する。
【００５３】
次いで、図５（ｂ）に示すように、溝３７を含むシリコン基板１１上に、シリコン窒化膜３８ａを膜厚４００ｎｍ程度で形成し、例えば、７５０℃程度のＮ2雰囲気下、６０分間程度のアニール処理を行い、ソース／ドレイン注入によるダメージの回復を行い、さらに１０００℃程度のＮ2雰囲気下、１０秒間程度のＲＴＡ処理を行う。
続いて、図５（ｃ）に示すように、ＣＭＰ法によってシリコン窒化膜３８ａを平坦化し、ダミーゲートパターン１４、１４ａの表面を露出させることにより、溝３７内にダミーコンタクトパターン３８を形成する。
【００５４】
次いで、図５（ｄ）に示すように、実施の形態１と同様にダミーゲートパターン１４、１４ａ及びダミーコンタクトパターン３８を選択的に除去し、実施の形態１と同様にチャネル・イオン注入を行う。
さらに、図５（ｅ）に示すように、実施の形態１と同様に、例えばＡｌ膜を全面に堆積し、ＣＭＰ法により表面を平坦化してゲート電極１９及びコンタクトプラグ２０を形成する。
【００５５】
次に、図６（ｆ）に示すように、実施の形態１と同様に、得られたシリコン基板１１上全面に層間絶縁膜２２を形成し、レジストパターン２３をマスクとして用いてコンタクト孔２４及びゲート電極１９へのコンタクト孔（図示せず）を形成する。
次いで、レジストパターン２３を除去し、図６（ｇ）に示すように、実施の形態１と同様に層間絶縁膜２２に、深さ０．２５μｍ程度の溝２５を形成し、レジストパターン２６を除去する。
【００５６】
その後、図６（ｈ）に示すように、実施の形態１と同様に、コンタクト孔２４及び溝２５に、例えばＡｌ−Ｃｕ膜を埋め込み、平坦化して配線２７を形成する。
このような半導体装置の製造方法により、実施の形態１と同様の効果を得ることができるとともに、さらに、ダミーコンタクトパターン３８を、フォトリソグラフィ工程を利用してサイドウォール絶縁膜１６を囲むようにパターニングする必要がなくなるため、フォト工程を１回省略することができ、実施の形態１よりもさら製造工程の簡略化を図ることができる。
【００５７】
実施の形態５
まず、実施の形態１と同様に、トレンチ素子分離層１２を有するシリコン基板１１上にゲート絶縁膜１３を堆積する。
次いで、図７（ａ）に示すように、実施の形態３と同様に、膜厚２００ｎｍ程度のポリシリコン膜３２及び膜厚２００ｎｍ程度のシリコン窒化膜３３を堆積し、これらをパターニングしてダミーゲートパターン３３を形成する。この際、実施の形態４と同様に、溝３７を形成する。
【００５８】
次に、ダミーゲートパターン３３をマスクとして用いて、実施の形態１と同様に、ｎ-型拡散領域１５ａを形成する。続いて、実施の形態１と同様に、サイドウォール絶縁膜１６を形成する。その後、ダミーゲートパターン１３及びサイドウォール絶縁膜１６をマスクとして用いて、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形成する。
次いで、図７（ｂ）に示すように、実施の形態４と同様に、溝３７を含むシリコン基板１１上に、シリコン窒化膜３８ａを形成し、熱処理を行う。
【００５９】
続いて、図７（ｃ）に示すように、実施の形態４と同様に、シリコン窒化膜３８ａを平坦化し、ダミーゲートパターン３３、３３ａの表面を露出させることにより、溝３７内にダミーコンタクトパターン３８を形成する。
その後、図７（ｄ）に示すように、実施の形態１と同様に、ダミーゲートパターン３３、３３ａ及びダミーコンタクトパターン３８を選択的に除去する。
【００６０】
次いで、図７（ｅ）に示すように、実施の形態３と同様に、例えばＡｌ膜３５を形成し、その表面を平坦化して、ポリシリコン膜３２とＡｌ膜３５とからなるゲート電極３６及びＡｌ膜３５からなるコンタクトプラグ２０を形成する。
その後、実施の形態１と同様に、デュアルダマシン法により、配線２７を形成する。
この半導体装置の製造方法によれば、実施の形態４と同様の効果が得られるとともに、さらに、ゲート絶縁膜１３上にはポリシリコン膜３２が存在するので、オーバーエッチされることがなく、ゲート絶縁膜１３の劣化を防止することができる。
【００６１】
実施の形態６
図８（ａ）に示すように、実施の形態１及び４と同様に、トレンチ素子分離層１２を有するシリコン基板１１上に、ゲート絶縁膜１３、膜厚３００ｎｍ程度のダミーゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁膜１６を形成する。
【００６２】
次いで、図８（ｂ）に示すように、得られたシリコン基板１１上に、ダミーゲートパターン１４、１４ａを構成する膜とは異なる膜、例えば、シリコン酸化膜３９を膜厚５ｎｍ程度で形成する。ここでのシリコン酸化膜３９の膜厚は、後工程でのダミーゲートパターン１４、１４ａのエッチング法によって調整することができ、この実施の形態では、ダミーゲートパターン１４、１４ａを構成するシリコン窒化膜とシリコン酸化膜３９との選択比が約６０程度であることを想定して決定している。その後、実施の形態１又は４と同様に、熱処理を行う。
【００６３】
その後、図８（ｃ）に示すように、実施の形態１に準じて、シリコン酸化膜３９をＣＭＰ法により平坦化し、ダミーゲートパターン１４、１４ａの表面を露出させる。
次いで、図８（ｄ）に示すように、実施の形態１と同様に、ダミーゲートパターンを除去し、チャネル注入、熱処理等を行う。この際、溝３７内のシリコン酸化膜３９も完全に除去される。
【００６４】
続いて、図８（ｅ）に示すように、実施の形態１及び４と同様に、ゲート電極１９及びコンタクトプラグ２０を形成し、実施の形態１と同様に、デュアルダマシン法により、配線２７を形成する。
このような半導体装置の製造方法により、実施の形態４及び５を同様の効果を得ることができる。
【００６５】
実施の形態７
図９（ａ）に示すように、実施の形態１と実質的に同様に、シリコン基板１１上に、トレンチ素子分離層１２を形成する。
次いで、図９（ｂ）に示すように、実施の形態４と同様に、得られたシリコン基板１１上に、ダミーゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁膜１６を形成する。
【００６６】
続いて、図９（ｃ）に示すように、得られたシリコン基板１１上全面に、Ｃｕ膜を形成し、ＣＭＰ法により平坦化し、ダミーゲートパターン１４、１４ａの表面を露出させることにより、コンタクトプラグ２９を形成する。その後、実施の形態１又は４と同様に熱処理を行う。
次いで、図９（ｄ）に示すように、実施の形態１と実質的に同様に、ダミーゲートパターン１４、１４ａを選択的に除去し、実施の形態１又は４と同様に、チャネル・イオン注入、熱処理等を行う。
【００６７】
続いて、図９（ｅ）に示すように、実施の形態１と実質的に同様に、得られたシリコン基板１１上全面にゲート絶縁膜２１を形成する。
ゲート絶縁膜２１上に、図１０（ｆ）に示すように、実施の形態１と同様に、例えば、Ａｌ膜を全面に堆積し、平坦化することによりゲート電極１９を形成する。
さらに、図１０（ｇ）に示すように、実施の形態１と同様に、得られたシリコン基板１１上全面に層間絶縁膜２２を堆積し、レジストパターン２３をマスクとして用いてコンタクトプラグ２９へのコンタクト孔２４及びゲート電極１９へのコンタクト孔（図示せず）を形成する。
【００６８】
次いで、レジストパターン２３を除去し、図１０（ｈ）に示すように、実施の形態１と同様に、いわゆるデュアルダマシン法で配線を形成する。つまり、レジストパターン２６を利用して溝２５を形成する。
その後、レジストパターン２６を除去する。図１０（ｉ）に示すように、実施の形態１と同様に、コンタクト孔２４及び溝２５にＡｌ−Ｃｕ膜を埋め込み、平坦化し、配線２７を形成する。
このような半導体装置の製造方法により、実施の形態１と同様の効果を得ることができる。また、ゲート絶縁膜を、ゲート電極を形成する直前に形成するため、さらにゲート絶縁膜の劣化を防止することができ、信頼性の高いゲート絶縁膜を得ることができる。
【００６９】
【発明の効果】
本発明の半導体装置の製造方法によれば、コンタクトプラグをゲート電極に対して自己整合的に形成できるため、コンタクトプラグとゲート電極とのアライメントずれに起因するショートを防止することができる。また、コンタクトプラグとゲート電極との距離は、実質的にサイドウォール絶縁膜の膜厚により制御することができるため、サイドウォール絶縁膜の膜厚を薄膜化することにより、素子の占有面積をより縮小化することができ、集積度を上げることができる。
【００７０】
また、ダミーゲートパターンの形成の前に、予め導電膜を形成する場合には、ゲート絶縁膜がプロセス中導電膜に被覆され、露出することがないため、ゲート絶縁膜の劣化をより抑制することができる。
さらに、ダミーゲートパターンを複数形成する場合には、ダミーコンタクトパターンは、ダミーゲートパターン間に形成することができるため、ダミーコンタクトパターンを形成するためのフォトリソグラフィ工程を省略することができ、より製造方法の簡略化を図ることができる。
【００７１】
さらに、ゲート絶縁膜をプロセスのより後工程とすることにより、ゲート絶縁膜の劣化をさらに防止することができ、非常に信頼性の高い半導体装置を製造することが可能となる。
また、溝を形成する前又は後にサイドウォール絶縁膜の上部を平坦化する場合には、ゲート電極とコンタクトプラグとの接触をより確実に防止することができ、ゲート電極とコンタクトプラグとのショートを回避することが可能となる。
【００７２】
さらに、高温熱工程をゲート電極の形成前に行うため、融点が低い導電材をゲート電極として用いることができるため、高速化等、素子特性の向上を図ることが可能となる。
また、ダミーゲートパターンが又はダミーゲートとダミーコンタクトパラーンとがシリコン窒化膜であり、サイドウォール絶縁膜がシリコン酸化膜である場合には、溝を形成する際に、ダミーゲートパターンを容易に選択的に除去することができ、半導体装置を簡便に製造することが可能となる。
【００７３】
さらに、ゲート電極とコンタクトプラグとの間に、サイドウォール絶縁膜とゲート絶縁膜とを配置し、ゲート電極の上面をコンタクトプラグの上面と同一高さとする場合には、ゲート電極とコンタクトプラグとの平坦性が保たれるため、後工程のメタル形成工程のプロセスマージン、特にフォトマージンを確保することができる。
さらに、本発明の半導体装置によれば、最小面積で確実に素子内又は素子間のショートを防止することができ、さらにゲート絶縁膜の劣化が抑制された信頼性の高い半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明における半導体装置の製造方法の第１の実施形態を示す概略工程断面図である。
【図２】本発明における半導体装置の製造方法の第１の実施形態を示す概略工程断面図である。
【図３】本発明における半導体装置の製造方法の第２の実施形態を示す概略工程断面図である。
【図４】本発明における半導体装置の製造方法の第３の実施形態を示す概略工程断面図である。
【図５】本発明における半導体装置の製造方法の第４の実施形態を示す概略工程断面図である。
【図６】本発明における半導体装置の製造方法の第５の実施形態を示す概略工程断面図である。
【図７】本発明における半導体装置の製造方法の第５の実施形態を示す概略工程断面図である。
【図８】本発明における半導体装置の製造方法の第６の実施形態を示す概略工程断面図である。
【図９】本発明における半導体装置の製造方法の第７の実施形態を示す概略工程断面図である。
【図１０】本発明における半導体装置の製造方法の第７の実施形態を示す概略工程断面図である。
【図１１】従来の半導体装置の製造方法を示す概略工程断面図である。
【図１２】従来の半導体装置の製造方法を示す概略工程断面図である。
【符号の説明】
１１ シリコン基板（半導体基板）
１２ トレンチ素子分離層
１３、２１ ゲート絶縁膜
１４、１４ａ、３３、３３ａ ダミーゲートパターン
１５ａ ｎ-型拡散領域
１５ｂ ｎ+型拡散領域
１６ サイドウォール絶縁膜
１７、３８ ダミーコンタクトパターン
１８ 層間絶縁膜
１９、３６ ゲート電極
２０、２９ コンタクトプラグ
２２ 層間絶縁膜
２３、２６、２８ レジストパターン
２４ コンタクト孔
２５、３７ 溝
２７ 配線
３２ ポリシリコン膜
３５ Ａｌ膜
３８ａ シリコン窒化膜
３９ シリコン酸化膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、本発明は、半導体プロセスにおけるゲート電極と配線のショートを防止する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
シリコン酸化膜をゲート絶縁膜として用いるＭＯＳトランジスタでは、ゲート絶縁膜に対する信頼性はトランジスタの性能を向上させる上で重要な役割を果たしている。
しかし、ゲート絶縁膜を、例えば、４ｎｍ程度以下と薄膜化すると、ゲート電極への不純物のドーピング時やゲート電極加工時等のプラズマダメージ、チャネル領域及びソース／ドレイン領域へのイオン注入時等のイオンダメージ等、プロセス中のゲート絶縁膜の信頼性劣化（ＴＤＤＢ劣化、リーク電流の増大、耐圧の劣化など）を引き起こす原因となる。
このような問題に対する解決策の一つとして、ダミーゲートパターンを用いたゲート電極の形成方法が提案されている（例えば、特開平１１−７４５０８号公報）。
【０００３】
この方法では、まず、例えば、反応イオンエッチング（ＲＩＥ）法を用いてシリコン基板４１に溝を掘り、その溝に絶縁膜を埋め込んで、いわゆるトレンチ素子分離層４２（トレンチ深さ約０．２μｍ程度のＳＴＩ（Shallow Trench Isolarion））を形成する。続いて、厚さ５ｎｍ程度のＳｉＯ2からなるパッド酸化膜（ダミー絶縁膜）４３を熱酸化により、さらにパッド酸化膜４３上にダミーゲートパターン用のアモルファスシリコン膜を３００ｎｍ程度の膜厚で堆積する。アモルファスシリコン膜を、通常のリソグラフィ工程で形成したレジストをマスクとして用いてＲＩＥ法などによりエッチングし、後の工程でゲート電極を形成するために除去されるダミーゲートパターン４４を形成する（図１１（ａ））。
【０００４】
次に、図１１（ｂ）に示すように、ダミーゲートパターン４４の表面を、例えば８５０℃の酸素雰囲気で熱酸化して、約１０ｎｍ程度の膜厚の酸化膜４５を形成する。ＬＤＤ（Lightly Doped Drain）構造を形成するため、ダミーゲートパターン４４及び熱酸化膜４５をマスクとして用いて、ｎチャネルトランジスタの場合には、例えばリン（Ｐ+）イオンの注入を７０ｋｅＶ、４×１０13ｃｍ-2程度イオン注入してｎ-型拡散領域４７ａを形成する。
【０００５】
続いて、図１１（ｃ）に示すように、得られたシリコン基板４１上全面に、Ｓｉ3Ｎ4膜（又はＳｉＯ2膜）を堆積し、ＲＩＥ法によりエッチバックしてダミーゲートパターン４４の側壁にサイドウォール絶縁膜４６を形成する。このサイドウォール絶縁膜４６は、ダミーゲートパターン４４の側壁にある熱酸化膜４５上に膜厚２０ｎｍ程度とする。ダミーゲートパターン４４及びサイドウォール絶縁膜４６をマスクとして用いて、例えば砒素（Ａｓ+）イオンの注入を３０ｋｅＶ、５×１０15ｃｍ-2程度イオン注入して、ｎ+型拡散領域４７ｂを形成する。その後、シリコン基板４１上全面にＳｉＯ2からなる層間絶縁膜４８を形成し、層間絶縁膜４８の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化し、ダミーゲートパターン４４の表面を露出させる。
【０００６】
次に、図１１（ｄ）に示すように、ダミーゲートパターン４４を、ＣＤＥ（Chemical Dry Etching）法やＫＯＨ溶液を用いたウェットエッチング法などにより選択的に除去し、溝部５０を形成する。その後、所望の領域に形成したレジストパターン（図示せず）、層間絶縁膜４８、サイドウォール絶縁膜４６及び熱酸化膜４５をマスクとして用いて、所望のチャネル領域にのみチャネル・イオン注入を行う。ｎチャネルトランジスタの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖｔｈ）を設定するためには、ボロン（Ｂ+）を１０ｋｅＶ、５×１０12ｃｍ-2程度イオン注入し、チャネル領域にのみ選択的にｐ型チャネル不純物領域（図示せず）を形成する。
【０００７】
次いで、図１２（ｅ）に示すように、溝部５０の底部のパッド酸化膜４３を除去する。
さらに、図１２（ｆ）に示すように、全面にＣＶＤ−ＳｉＯ2膜（膜厚は約３ｎｍ程度）や高誘電体膜（例えばＴａ2Ｏ5膜、膜厚は２０ｎｍ程度）からなるゲート絶縁膜４９を堆積する。
【０００８】
次に、図１２（ｇ）に示すように、例えばメタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮx）又はＷ膜／ＴｉＮ膜のような単層膜又は積層膜）を全面に堆積する。その後、ＣＭＰ法によりメタル膜及び層間絶縁膜４８上に配置するゲート絶縁膜４９を除去し、溝部５０内にゲート電極５０を形成する。
【０００９】
続いて、図１２（ｈ）に示すように、シリコン基板４１上全面にＳｉＯ2からなる層間絶縁膜５１を約２００ｎｍ程度の厚さに堆積し、ソース／ドレイン領域４７及びゲート電極５０へのコンタクト孔を開口し、さらにＡｌ層を堆積してコンタクト孔を埋め、パターニングして配線５２を形成する。
その後、全面にパッシベーション膜（図示せず）を堆積し、トランジスタの基本構造を作製する。
【００１０】
【発明が解決しようとする課題】
しかし、上記のように形成されたトランジスタのソース／ドレイン領域４７を、コンタクト孔を介して配線５２に接続する場合、コンタクト孔は、通常、フォトリソグラフィ工程を用いて形成されるため、ゲート電極５０との間でアライメントずれが生じ、配線５２とゲート電極５０とがショートすることがある。つまり、ダミーゲートパターンとコンタクト孔との形成のためのアライメントが別工程なので、半導体装置の微細化によりゲート電極とコンタクト孔との間隔がより狭くなり、少しのアライメントずれでもショートを引き起こす。その結果、形成されたトランジスタは、特性劣化を招くのみならず、本来の動作をしなくなる。
【００１１】
【課題を解決するための手段】
本発明によれば、（ａ）半導体基板上にゲート絶縁膜を介してダミーゲートパターンを形成する工程と、（ｂ）該ダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する工程と、（ｃ）少なくともコンタクトプラグ形成領域に前記ダミーゲートパターンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の前記半導体基板上に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパターンと、前記コンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを除去して前記層間絶縁膜に溝を形成する工程と、（ｆ）導電材を、溝を含む半導体基板上全面に形成し、導電材の表面を、層間絶縁膜が露出するまで平坦化して、導電材を溝内に埋め込んでゲート電極とコンタクトプラグとを形成する工程を順次、独立して実施することを特徴とする半導体装置の製造方法が提供される。
【００１２】
また、本発明によれば、（ａ’）半導体基板上にゲート絶縁膜を介して所定形状の導電膜と、該導電膜上にダミーゲートパターンとを形成する工程と、（ｂ’）該導電膜及びダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する工程と、（ｃ）少なくともコンタクトプラグ形成領域に前記ダミーゲートパターンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の前記半導体基板上に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパターンと、前記コンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを同時に除去して前記層間絶縁膜に溝を形成する工程と、（ｆ’）導電材を、溝を含む半導体基板上全面に形成し、層間絶縁膜が露出するまで平坦化して、該溝内に導電材を埋め込んで、コンタクトプラグと、前記導電膜及び導電材からなるゲート電極とを形成する工程を順次、独立して実施することを特徴とする半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明の半導体装置の製造方法は、工程（ａ）において、半導体基板上にゲート絶縁膜を介してダミーゲートパターンを形成する。ここで、本発明で使用することができる半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。また、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いてもよい。さらに、エピタキシャル半導体層を表面に成長させたいわゆるエピタキシャル基板でもよい。なかでもシリコン基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。なかでもＳＴＩ膜が好ましい。また、この半導体基板の表面には、１以上のｎ型又はｐ型の高濃度不純物領域（ウェル）が形成されていてもよい。
【００１８】
ゲート絶縁膜は、通常トランジスタのゲート絶縁膜として機能し得る絶縁膜、例えば、シリコン酸化膜（ＣＶＤ−ＳｉＯ2膜、熱−ＳｉＯ2膜）又はシリコン窒化膜等の絶縁膜、Ｔａ2Ｏ5等の高誘電体膜、又はこれらの積層膜等を用いることができる。膜厚は、特に限定されるものではなく、例えば、絶縁膜は０．１〜２０ｎｍ程度、高誘電体膜は５〜５０ｎｍ程度が挙げられる。ゲート絶縁膜は、熱酸化法、ＣＶＤ法、スパッタ法、蒸着法、陽極酸化法等又はこれらの組み合わせにより形成することができる。
【００１９】
ダミーゲートパターンは、ゲート電極を形成する領域に予備的に形成しておくパターンを意味し、その形状、膜厚等は、得ようとするゲート電極の機能、このゲート電極から構成される半導体装置の特性及び機能等により適宜調整することができる。例えば、ダミーゲートパターンの膜厚としては、２００〜６００ｎｍ程度が挙げられる。また、ダミーゲートパターンは、ゲート電極を形成する前に、除去されるパターンであるため、除去する条件等に応じてその材料を適宜選択することができる。例えば、ポリシリコン、アモルファスシリコン等の半導体；アルミニウム、ニッケル等の金属又は合金；タンタル、タングステン等の高融点金属；シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の絶縁膜；ＰＺＴ、ＰＬＺＴ、強誘電体膜又は反強誘電体膜等の誘電体；の単層膜又は積層膜等が挙げられる。なかでも、絶縁膜、とくにシリコン窒化膜、シリコン酸化膜が好ましく、シリコン窒化膜がより好ましい。
ダミーゲートパターンの形成は、半導体基板上全面にダミーゲートパターンを形成する材料膜を堆積し、公知の方法、例えばフォトリソグラフィ及びエッチング工程により、所望の形状にパターニングすることにより形成することができる。
【００２０】
工程（ｂ）において、ダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する。サイドウォール絶縁膜は、例えば、上述した絶縁膜の単層膜又は積層膜により形成することができる。なかでも、ダミーゲートパターンを構成する膜とは異なる膜、特に、後工程でダミーコンタクトパターンを除去する際に、ダミーゲートパターンとの選択比が大きくなる材料を選択することが好ましい。具体的には、ダミーゲートパターンがシリコン窒化膜の場合には、シリコン酸化膜等が挙げられる。サイドウォール絶縁膜は、公知の方法、例えば、絶縁膜を、得られた半導体基板上全面に形成し、ＲＩＥ等の異方性エッチングによってエッチバックして形成することができる。
【００２１】
なお、サイドウォール絶縁膜の膜厚は、後に形成されるゲート電極とコンタクトプラグとを電気的に分離することができる程度で、かつ所望の機能が得られるＬＤＤ領域を形成することができるように設定することが好ましい。例えば、ダミーゲートパターン側壁上のサイドウォール絶縁膜の最も厚膜部分での膜厚は、１０〜５０ｎｍ程度が挙げられる。
【００２２】
工程（ｃ）少なくともコンタクトプラグ形成領域にダミーゲートパターンと同一材料の膜を形成する。
コンタクトプラグ形成領域とは、半導体基板、つまりソース／ドレイン領域とゲート電極より上層の配線とを接続するための領域であり、通常、ソース／ドレイン領域上の領域を意味する。
ダミーゲートパターンと同一材料の膜は、材料が同一であるのみならず、同一の方法で形成した同質の膜であることが好ましい。この膜の膜厚は、ダミーゲートパターンよりも薄膜であってもよいが、ダミーゲートパターンと同程度又はそれ以上であることが好ましい。
【００２３】
例えば、この膜は、ダミーゲートパターン及びサイドウォール絶縁膜に隣接してこれらの外周を囲む領域のみに；このような外周を囲む領域を含む領域に；あるいは後述する工程（ｄ）で形成する層間絶縁膜をかねて、得られた半導体基板上全面に形成してもよい。なお、この膜は、ダミーゲートパターンを完全に被覆しないように、好ましくは、ダミーゲートパターンの表面が露出するように、ダミーゲートパターンの上面と面一になるように平坦化することが好ましい。このような領域への膜の形成は、得られた半導体基板上全面に膜を堆積し；任意にフォトリソグラフィ及びエッチング工程によりパターニングし；任意にＣＭＰ法等により表面を平坦化することにより形成することができる。
【００２４】
工程（ｄ）において、ダミーゲートパターンと同一材料の膜の周囲の半導体基板上に層間絶縁膜を形成する。層間絶縁膜としては、上層配線と下層配線とを電気的に分離することができる膜であれば、その材料及び膜厚は特に限定されるものではなく、例えば、上述の絶縁膜の中から選択することができ、ダミーゲートパターンの膜厚と同等又は厚膜とすることができる。層間絶縁膜は、得られた半導体基板上全面に形成し、ＣＭＰ法等により層間絶縁膜の表面を、ダミーゲートパターン及びその外周の同一材料の膜の表面が露出するまで平坦化することが好ましく、さらに、サイドウォール絶縁膜の上が平面状になるまで、層間絶縁膜、ダミーゲートパターン、同一材料の膜及びサイドウォール絶縁膜を平坦化することが好ましい。
【００２５】
工程（ｅ）において、ダミーゲートパターンとコンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを除去して層間絶縁膜に溝を形成する。ダミーゲートパターン及びこれと同一材料の膜を除去する方法としては、例えば、ふっ酸、熱リン酸、硝酸、硫酸等を用いたウェットエッチング、スパッタリング法、反応性イオンエッチング法、プラズマエッチング法等のドライエッチング法等種々の方法が挙げられる。
【００２６】
なお、層間絶縁膜が、ダミーゲートパターンと同一材料の膜と、１工程で一体的に形成されている場合には、ダミーゲートパターン、サイドウォール絶縁膜及びコンタクトプラグ形成領域であり、かつサイドウォール絶縁膜に隣接するこれらを囲む外周領域に開口を有するレジストパターンをマスクとして用いて、上述のウェットエッチング又はドライエッチングにより除去することができる。
また、先の工程においてサイドウォール絶縁膜の上が平坦化されていない場合は、溝を形成した後、サイドウォール絶縁膜の上を平坦化してもよい。
【００２７】
工程（ｆ）において、溝内に導電材を埋め込んでゲート電極とコンタクトプラグとを形成する。ここで使用することができる導電材は、アルミニウム、ルテニウム、銅、金、銀、ニッケル等の金属、タンタル、タングステン、チタン等の高融点金属、ＴｉＮ、ＷＮｘ等の窒化物、ポシリコン、高融点金属のシリサイド又はポリサイド、等の単独又は合金の単層膜又は積層膜等が挙げられる。これらは、蒸着法、スパッタ法、ＣＶＤ法、ＥＢ法等の種々の方法で形成することができる。導電材の膜厚は特に限定されるものではないが、溝を完全に埋め込むことができる膜厚が好ましく、例えば、１００〜６００ｎｍ程度が挙げられる。
【００２８】
導電材を溝内に埋め込んでゲート電極とコンタクトプラグとを形成する方法としては、導電材を、溝を含む半導体基板上全面に形成し、導電材の表面を、例えば、ＣＭＰ法により層間絶縁膜が露出するまで平坦化する方法が挙げられる。
また、本発明の半導体装置の別の製造方法として、工程（ａ’）において、まず、半導体基板上にゲート絶縁膜を介して所定形状の導電膜と、この導電膜上にダミーゲートパターンを形成する。この工程でのゲート絶縁膜の形成は、実質的に工程（ａ）と同様に行うことができる。ここで使用することができる導電膜としては、導電材として上記したものと同様のものが挙げられる。なかでもポリシリコン膜が好ましい。導電膜の膜厚は特に限定されるものではなく、得ようとするゲート電極の膜厚等を考慮して適宜調整することができる。この工程におけるダミーゲートパターンは、工程（ａ）に準じて、導電膜上に形成し、導電膜と同時にパターニングすることにより形成することができる。
【００２９】
工程（ｂ’）において、導電膜及びダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する。この工程は、工程（ｂ）と同様に行うことができる。
工程（ｆ’）において、溝内に導電材を埋め込む。導電材を埋め込む方法は、工程（ｆ）と同様に行うことができる。これにより、コンタクトプラグと、導電材／導電膜の積層構造からなるゲート電極とを形成することができる。
さらに、本発明の半導体装置の別の製造方法では、工程（ａ”）において、半導体基板上にゲート絶縁膜を介して複数のダミーゲートパターンを形成する。この工程は、工程（ａ）と実質的に同様に行うことができる。
【００３０】
工程（ｃ”）において、ダミーゲートパターン間であって、コンタクトプラグ形成領域に、ダミーコンタクトパターンをセルフアラインで形成する。ここで、ダミーコンタクトパターンとは、コンタクトプラグを形成する領域に予備的に形成しておくパターンを意味し、その形状、膜厚等は、得ようとするコンタクトプラグの機能等により適宜調整することができる。また、ダミーコンタクトパターンは、コンタクトプラグを形成する前に除去されるパターンであるため、除去する条件等によって、ダミーゲートパターンとして上述した材料の中から適宜選択することができる。例えば、ダミーコンタクトパターンがダミーゲートパターンと同様の膜厚とする場合には、同一材料であることが好ましい。また、ダミーコンタクトパターンとして、ダミーゲートパターンと異なる材料、具体的には、エッチングされにくい材料を選択する場合には、ダミーゲートパターンとの選択比を考慮して、ダミーゲートパターンよりも薄膜で形成することが好ましい。ダミーコンタクトパターンがダミーゲートパターンと同様の膜厚、同一材料で形成されることがより好ましい。
【００３１】
ダミーコンタクトパターンは、半導体基板上全面にダミーコンタクトパターンを形成する材料膜を堆積し、ダミーゲートパターンの表面が露出するまでＣＭＰ法等によって平坦化することにより、ダミーゲートパターンの間にサイドウォール絶縁膜を介して自己整合的に埋め込み、形成することができる。
【００３２】
工程（ｅ”）は、工程（ｅ）と実質的に同様の方法で行うことができる。
さらに、本発明の半導体装置の別の製造方法では、上記の各製造方法中の工程を任意の組み合わせとする、すなわち、工程（ａ’）、（ｂ’）、（ｃ”）、（ｄ”）及び（ｆ’）を組み合わせることにより、実現することができる。
また、本発明の半導体装置のさらに別の製造方法では、工程（aa）において、半導体基板上に複数のダミーゲートパターンを形成する。ここでのダミーゲートパターンは、工程（ａ）でのダミーゲートパターンの形成と同様に行うことができる。
【００３３】
工程（cc）において、ダミーゲートパターン間であって、コンタクトプラグ形成領域に導電材を埋め込んでコンタクトプラグを形成する。ここでの導電材の種類及び埋め込み方法は、実質的に工程（ｆ）と同様に行うことができる。
工程（dd）において、ダミーゲートパターンを除去して溝を形成する。この工程は、実質的に工程（ｅ）及び（ｅ”）と同様に行うことができる。
工程（ee）において、少なくとも溝底面にゲート絶縁膜を形成する。ここでゲート絶縁膜の形成は、工程（ａ）におけるゲート絶縁膜の形成と実質的に同様に行うことができる。なお、ゲート絶縁膜は、溝底面のみならず、コンタクトプラグ、サイドウォール絶縁膜を含む基板上全面に形成してもよい。
【００３４】
工程（ff）において、溝内に導電材を埋め込んでゲート電極を形成する。この工程は、実質的に（ｆ）と同様に行うことができる。
なお、本発明の半導体記憶装置の製造方法においては、所望の工程前、中、後に、低濃度及び／又は高濃度不純物層を形成するためのイオン注入を行うことが好ましい。イオン注入は、不純物層の形成位置、不純物濃度、イオン注入方法等に応じて、基板に対して垂直な方向から又は所定角度傾斜させて行ってもよい。このようなイオン注入により、シングル構造、ＬＤＤ構造、ＤＤＤ構造等のソース／ドレイン領域等を形成することができる。また、半導体装置を形成するための公知の方法により、任意に、閾値調整のためのイオン注入、熱処理、サリサイド工程、絶縁膜の形成、絶縁膜の緻密化、コンタクトホールの形成及び／又は配線層の形成等を行うことが好ましい。例えば、熱処理は、大気中、酸素雰囲気又は窒素雰囲気下で、６００〜９００℃程度の温度範囲で、１秒間〜５分間程度、炉アニール、ＲＴＡ（Rapid Thermal Anneal）法等により、不純物の活性化、絶縁膜の緻密化又は平坦化等として行うことができる。
以下、本発明の半導体装置及びその製造方法の実施の形態を図面を参照して詳細に説明する。
【００３５】
実施の形態１
まず、図１（ａ）に示すように、不純物濃度５×１０15ｃｍ-3程度のｐ型シリコン基板１１の（１００）面に、ｎチャネルトランジスタ形成領域にはｐウエル（図示せず）を、ｐチャネルトランジスタ形成領域にはｎウエル（図示せず）をそれぞれ形成する。その後、ＲＩＥ法によりシリコン基板１１に溝を掘り、その溝に絶縁膜を埋め込んで、いわゆるトレンチ素子分離層１２（トレンチ深さ約０．２μｍ程度のＳＴＩ）を形成する。得られたシリコン基板１１上全面にＣＶＤ−ＳｉＯ2膜もしくは熱−ＳｉＯ2膜（膜厚は約３ｎｍ程度）、又は高誘電体膜（例えばＴａ2Ｏ5膜、膜厚は２０ｎｍ程度）からなるゲート絶縁膜１３を堆積する。
【００３６】
次に、図１（ｂ）に示すように、このゲート絶縁膜１３上にダミーゲートパターン用のシリコン窒化膜を４００ｎｍ程度の膜厚に堆積し、これをリソグラフィ工程で形成したレジストパターン（図示せず）をマスクとして用いてＲＩＥ法によりエッチングし、ダミーゲートパターン１４を形成する。
ＬＤＤ構造を形成するため、ダミーゲートパターン１４をマスクとして用いて、ｎチャネルトランジスタの場合には、例えばリン（Ｐ+）イオンを７０ｋｅＶ、４×１０13ｃｍ-2程度注入し、ｎ-型拡散領域１５ａを形成する。
【００３７】
続いて、ＳｉＯ2膜を全面に堆積し、全面のＲＩＥ法によるエッチバックを行い、ダミーゲートパターン１４の側壁に膜厚２０ｎｍ程度のサイドウォール絶縁膜１６を形成する。
その後、ダミーゲートパターン１４及びサイドウォール絶縁膜１６をマスクとして用いて、例えば砒素（Ａｓ+）イオンを３０ｋｅＶ、５×１０15ｃｍ-2程度注入し、ｎ+型拡散領域１５ｂを形成する。
【００３８】
次に、図１（ｃ）に示すように、シリコン基板１１上にシリコン窒化膜を４００ｎｍ程度の膜厚に堆積し、平坦化を行った後、シリコン窒化膜をリソグラフィ工程で形成したレジストをマスクとして用いてＲＩＥ法によりエッチングし、サイドウォール絶縁膜１６を囲み、後の工程でコンタクト孔を形成するために除去されるダミーコンタクトパターン１７を形成する。
【００３９】
次いで、図１（ｄ）に示すように、シリコン基板１１上全面にＣＶＤ−ＳｉＯ2膜からなる層間絶縁膜１８を、例えば４００ｎｍ程度堆積し、８００℃程度のＮ2雰囲気下で３０分間程度、緻密化する。ここでの熱処理は、ソース／ドレイン領域におけるイオン注入領域の活性化をも兼ねている。
【００４０】
その後、図１（ｅ）に示すように、層間絶縁膜１８の表面をＣＭＰ法により平坦化し、さらに、ダミーゲートパターン１４の表面を露出させる。この際、ゲート電極とコンタクトとのショートを防ぐため、サイドウォール絶縁膜１６の上部も平坦化してもよい。この場合、ダミーゲートパターン１４及びダミーコンタクトパターン１７の表面が露出した時点で熱燐酸あるいはＲＩＥによりダミーゲートパターン１４及びダミーコンタクトパターン１７の表面をエッチングすることでシリコン窒化膜を後退させ、再度ＣＭＰによりサイドウォール絶縁膜１６の上部も平坦化する。
【００４１】
続いて、図２（ｆ）に示すように、熱燐酸あるいはＲＩＥによりダミーゲートパターン１４及びダミーコンタクトパターン１７を選択的に除去する。次いで、チャネル・イオン注入を行う。ｎチャネルトランジスタの場合、例えば０．７Ｖ程度のしきい値電圧（Ｖth）を設定するためには、例えば、ボロン（Ｂ+）を１０ｋｅＶ、５×１０12ｃｍ-2程度イオン注入し、ｐ型チャネル不純物領域（図示せず）を形成する。その後、例えばＲＴＡを用いて８００℃、１０秒間程度の熱処理を行う。これにより、この後工程では高温の熱処理工程がないので、トランジスタのショート・チャネル効果を抑えることができるようにチャネル領域の不純物プロファイルを最適化できる。
【００４２】
さらに、図２（ｇ）に示すように、例えば、Ａｌ膜を全面に堆積し、ＣＭＰ法により表面を平坦化し、ゲート電極１９及びコンタクトプラグ２０を形成する。この際、サイドウォール絶縁膜１６及び層間絶縁膜１８がＣＭＰのストッパーとしての役割を果たす。
【００４３】
次に、図２（ｈ）に示すように、得られたシリコン基板１１上全面に、プラズマＴＥＯＳ法によるＳｉＯ2膜からなる層間絶縁膜２２を、約３００ｎｍ程度の膜厚で堆積し、リソグラフィ工程により形成したレジストパターン２３をマスクとして用いてＲＩＥ法により、コンタクトプラグ２０へのコンタクト孔２４及びゲート電極１９へのコンタクト孔（図示せず）を形成する。
次いで、レジストパターン２３を除去し、図２（ｉ）に示すように、いわゆるデュアルダマシン法で配線を形成する。つまり、リソグラフィ工程により、配線パターンを形成する領域に開口を有するレジストパターン２６を形成し、ＲＩＥ法により、層間絶縁膜２２に深さ０．２５μｍ程度の溝２５を形成する。
【００４４】
その後、レジストパターン２６を除去する。図２（ｊ）に示すように、コンタクト孔２４及び溝２５に、例えばＡｌ−Ｃｕ膜を高温スパッタなどでリフローして埋め込み、ＣＭＰ法で平坦化し、配線２７を形成する。
このような半導体装置の製造方法により、コンタクトプラグ２０をゲート電極１９に隣接して自己整合的に形成することができ、配線のコンタクトとゲート電極とをショートさせないように確実に分離することができ、しかも、サイドウォール絶縁膜１６の膜厚を調整することにより、所望の間隔、つまり、最小限の間隔を有して形成することができる。よって、実質的なゲート電極−コンタクト間の距離を近づけることができ、ソース／ドレイン領域における寄生抵抗を低減できるとともに、トランジスタの素子特性を向上させることができる。
【００４５】
実施の形態２
まず、実施の形態１と実質的に同様に、図３（ａ）に示すように、トレンチ素子分離層１２を有するシリコン基板１１上に、ＴａＯ2からなるゲート絶縁膜１３、ＣＶＤ−ＳｉＯ2膜からなるダミーゲートパターン１４を形成し、さらに、ｎ-型拡散領域１５ａ、シリコン窒化膜からなるサイドウォール絶縁膜１６及びｎ+型拡散領域１５ｂを形成する。
次に、図３（ｂ）に示すように、実施の形態１と実質的に同様に、シリコン基板１１上にＣＶＤ−ＳｉＯ2膜からなる層間絶縁膜１８を形成し、緻密化する。
続いて、図３（ｃ）に示すように、層間絶縁膜１８の表面をＣＭＰ法により平坦化し、ダミーゲートパターン１４の表面を露出させる。
【００４６】
次いで、図３（ｄ）に示すように、リソグラフィ工程で形成したレジストパターン２８をマスクとして用いて、サイドウォール絶縁膜１６を囲み、後の工程でコンタクトを形成する領域の層間絶縁膜１８と、ダミーゲートパターン１４とを選択的に除去する。
その後の工程は、実施の形態１と同様に行うことができる。
このような半導体装置の製造方法により、実施の形態１と同様の効果を得ることができる。
【００４７】
実施の形態３
まず、実施の形態１と同様に、トレンチ素子分離層１２を有するシリコン基板１１上にゲート絶縁膜１３を堆積する。
次いで、図４（ａ）に示すように、ゲート絶縁膜１３上にゲート電極となるポリシリコン膜３２を２００ｎｍ堆積し、ドーピングを行い、さらにダミーゲートパターン用のシリコン窒化膜を２００ｎｍ程度の膜厚に堆積し、これらをリソグラフィ工程で形成したレジストパターン（図示せず）をマスクとして用いてＲＩＥ法などによりエッチングしてポリシリコン膜３２をパターニングするとともに、後の工程でゲート電極を形成するために除去されるダミーゲートパターン３３を形成する。
【００４８】
次に、ダミーゲートパターン３３をマスクとして用いて、実施の形態１と同様に、ｎ-型拡散領域１５ａを形成する。続いて、実施の形態１と同様に、サイドウォール絶縁膜１６を形成する。その後、ダミーゲートパターン１３及び側壁膜１６をマスクとして用いて、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形成する。
次いで、図４（ｂ）に示すように、サイドウォール絶縁膜１６を囲むように、実施の形態１と同様に、ダミーコンタクトパターン１７を形成する。
続いて、図４（ｃ）に示すように、実施の形態１と同様に、全面に層間絶縁膜１８を形成し、図４（ｄ）に示すように、実施の形態１と同様に、その表面を平坦化してダミーゲートパターン３３の表面を露出させる。
【００４９】
その後、図４（ｅ）に示すように、実施の形態１と同様に、ダミーゲートパターン３３及びダミーコンタクトパターン１７を選択的に除去する。この際、ダミーゲートパターン３３下のポリシリコン膜３２は除去されずに残存する。
次いで、Ｔｉ、Ｔａ、ＴａＮ、Ｗ、ＴｉＮなどのバリアメタルを形成した後（図示せず）、図４（ｆ）に示すように、実施の形態１と同様に、例えばＡｌ膜３５を形成し、その表面を平坦化して、ポリシリコン膜３２とＡｌ膜３５とからなるゲート電極３６及びＡｌ膜３５からなるコンタクトプラグ２０を形成する。
【００５０】
その後、実施の形態１と同様に、デュアルダマシン法により、配線２７を形成する。
この半導体装置の製造方法によれば、ゲート絶縁膜１３上にはポリシリコン膜３２が存在するので、オーバーエッチされることがなく、ゲート絶縁膜１３の劣化を防止することができる。
【００５１】
実施の形態４
まず、実施の形態１と同様に、トレンチ素子分離層１２を有するシリコン基板１１上にゲート絶縁膜１３を堆積する。
次に、図５（ａ）に示すように、ゲート絶縁膜１３上にダミーゲートパターン用のシリコン窒化膜を３００ｎｍ程度の膜厚に堆積し、これをリソグラフィ工程で形成したレジストをマスクとして用いてＲＩＥ法によりエッチングし、ダミーゲートパターン１４を形成する。この際、同時に素子分離層１２上にダミーゲートパターン１４ａを形成し、後工程におけるセルフアラインのダミーコンタクトパターンを形成する領域に溝３７を形成する。
【００５２】
次に、ダミーゲートパターン１４、１４ａをマスクとして用いて、実施の形態１と同様に、ｎ-型拡散領域１５ａを形成する。続いて、実施の形態１と同様に、ダミーゲートパターン１４、１４ａの側壁にサイドウォール絶縁膜１６を形成する。その後、ダミーゲートパターン１４、１４ａ及びサイドウォール絶縁膜１６をマスクとして用いて、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形成する。
【００５３】
次いで、図５（ｂ）に示すように、溝３７を含むシリコン基板１１上に、シリコン窒化膜３８ａを膜厚４００ｎｍ程度で形成し、例えば、７５０℃程度のＮ2雰囲気下、６０分間程度のアニール処理を行い、ソース／ドレイン注入によるダメージの回復を行い、さらに１０００℃程度のＮ2雰囲気下、１０秒間程度のＲＴＡ処理を行う。
続いて、図５（ｃ）に示すように、ＣＭＰ法によってシリコン窒化膜３８ａを平坦化し、ダミーゲートパターン１４、１４ａの表面を露出させることにより、溝３７内にダミーコンタクトパターン３８を形成する。
【００５４】
次いで、図５（ｄ）に示すように、実施の形態１と同様にダミーゲートパターン１４、１４ａ及びダミーコンタクトパターン３８を選択的に除去し、実施の形態１と同様にチャネル・イオン注入を行う。
さらに、図５（ｅ）に示すように、実施の形態１と同様に、例えばＡｌ膜を全面に堆積し、ＣＭＰ法により表面を平坦化してゲート電極１９及びコンタクトプラグ２０を形成する。
【００５５】
次に、図６（ｆ）に示すように、実施の形態１と同様に、得られたシリコン基板１１上全面に層間絶縁膜２２を形成し、レジストパターン２３をマスクとして用いてコンタクト孔２４及びゲート電極１９へのコンタクト孔（図示せず）を形成する。
次いで、レジストパターン２３を除去し、図６（ｇ）に示すように、実施の形態１と同様に層間絶縁膜２２に、深さ０．２５μｍ程度の溝２５を形成し、レジストパターン２６を除去する。
【００５６】
その後、図６（ｈ）に示すように、実施の形態１と同様に、コンタクト孔２４及び溝２５に、例えばＡｌ−Ｃｕ膜を埋め込み、平坦化して配線２７を形成する。
このような半導体装置の製造方法により、実施の形態１と同様の効果を得ることができるとともに、さらに、ダミーコンタクトパターン３８を、フォトリソグラフィ工程を利用してサイドウォール絶縁膜１６を囲むようにパターニングする必要がなくなるため、フォト工程を１回省略することができ、実施の形態１よりもさら製造工程の簡略化を図ることができる。
【００５７】
実施の形態５
まず、実施の形態１と同様に、トレンチ素子分離層１２を有するシリコン基板１１上にゲート絶縁膜１３を堆積する。
次いで、図７（ａ）に示すように、実施の形態３と同様に、膜厚２００ｎｍ程度のポリシリコン膜３２及び膜厚２００ｎｍ程度のシリコン窒化膜３３を堆積し、これらをパターニングしてダミーゲートパターン３３を形成する。この際、実施の形態４と同様に、溝３７を形成する。
【００５８】
次に、ダミーゲートパターン３３をマスクとして用いて、実施の形態１と同様に、ｎ-型拡散領域１５ａを形成する。続いて、実施の形態１と同様に、サイドウォール絶縁膜１６を形成する。その後、ダミーゲートパターン１３及びサイドウォール絶縁膜１６をマスクとして用いて、実施の形態１と同様に、ｎ+型拡散領域１５ｂを形成する。
次いで、図７（ｂ）に示すように、実施の形態４と同様に、溝３７を含むシリコン基板１１上に、シリコン窒化膜３８ａを形成し、熱処理を行う。
【００５９】
続いて、図７（ｃ）に示すように、実施の形態４と同様に、シリコン窒化膜３８ａを平坦化し、ダミーゲートパターン３３、３３ａの表面を露出させることにより、溝３７内にダミーコンタクトパターン３８を形成する。
その後、図７（ｄ）に示すように、実施の形態１と同様に、ダミーゲートパターン３３、３３ａ及びダミーコンタクトパターン３８を選択的に除去する。
【００６０】
次いで、図７（ｅ）に示すように、実施の形態３と同様に、例えばＡｌ膜３５を形成し、その表面を平坦化して、ポリシリコン膜３２とＡｌ膜３５とからなるゲート電極３６及びＡｌ膜３５からなるコンタクトプラグ２０を形成する。
その後、実施の形態１と同様に、デュアルダマシン法により、配線２７を形成する。
この半導体装置の製造方法によれば、実施の形態４と同様の効果が得られるとともに、さらに、ゲート絶縁膜１３上にはポリシリコン膜３２が存在するので、オーバーエッチされることがなく、ゲート絶縁膜１３の劣化を防止することができる。
【００６１】
実施の形態６
図８（ａ）に示すように、実施の形態１及び４と同様に、トレンチ素子分離層１２を有するシリコン基板１１上に、ゲート絶縁膜１３、膜厚３００ｎｍ程度のダミーゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁膜１６を形成する。
【００６２】
次いで、図８（ｂ）に示すように、得られたシリコン基板１１上に、ダミーゲートパターン１４、１４ａを構成する膜とは異なる膜、例えば、シリコン酸化膜３９を膜厚５ｎｍ程度で形成する。ここでのシリコン酸化膜３９の膜厚は、後工程でのダミーゲートパターン１４、１４ａのエッチング法によって調整することができ、この実施の形態では、ダミーゲートパターン１４、１４ａを構成するシリコン窒化膜とシリコン酸化膜３９との選択比が約６０程度であることを想定して決定している。その後、実施の形態１又は４と同様に、熱処理を行う。
【００６３】
その後、図８（ｃ）に示すように、実施の形態１に準じて、シリコン酸化膜３９をＣＭＰ法により平坦化し、ダミーゲートパターン１４、１４ａの表面を露出させる。
次いで、図８（ｄ）に示すように、実施の形態１と同様に、ダミーゲートパターンを除去し、チャネル注入、熱処理等を行う。この際、溝３７内のシリコン酸化膜３９も完全に除去される。
【００６４】
続いて、図８（ｅ）に示すように、実施の形態１及び４と同様に、ゲート電極１９及びコンタクトプラグ２０を形成し、実施の形態１と同様に、デュアルダマシン法により、配線２７を形成する。
このような半導体装置の製造方法により、実施の形態４及び５を同様の効果を得ることができる。
【００６５】
実施の形態７
図９（ａ）に示すように、実施の形態１と実質的に同様に、シリコン基板１１上に、トレンチ素子分離層１２を形成する。
次いで、図９（ｂ）に示すように、実施の形態４と同様に、得られたシリコン基板１１上に、ダミーゲートパターン１４、１４ａ、溝３７、ｎ-型拡散領域１５ａ、ｎ+型拡散領域１５ｂ及びサイドウォール絶縁膜１６を形成する。
【００６６】
続いて、図９（ｃ）に示すように、得られたシリコン基板１１上全面に、Ｃｕ膜を形成し、ＣＭＰ法により平坦化し、ダミーゲートパターン１４、１４ａの表面を露出させることにより、コンタクトプラグ２９を形成する。その後、実施の形態１又は４と同様に熱処理を行う。
次いで、図９（ｄ）に示すように、実施の形態１と実質的に同様に、ダミーゲートパターン１４、１４ａを選択的に除去し、実施の形態１又は４と同様に、チャネル・イオン注入、熱処理等を行う。
【００６７】
続いて、図９（ｅ）に示すように、実施の形態１と実質的に同様に、得られたシリコン基板１１上全面にゲート絶縁膜２１を形成する。
ゲート絶縁膜２１上に、図１０（ｆ）に示すように、実施の形態１と同様に、例えば、Ａｌ膜を全面に堆積し、平坦化することによりゲート電極１９を形成する。
さらに、図１０（ｇ）に示すように、実施の形態１と同様に、得られたシリコン基板１１上全面に層間絶縁膜２２を堆積し、レジストパターン２３をマスクとして用いてコンタクトプラグ２９へのコンタクト孔２４及びゲート電極１９へのコンタクト孔（図示せず）を形成する。
【００６８】
次いで、レジストパターン２３を除去し、図１０（ｈ）に示すように、実施の形態１と同様に、いわゆるデュアルダマシン法で配線を形成する。つまり、レジストパターン２６を利用して溝２５を形成する。
その後、レジストパターン２６を除去する。図１０（ｉ）に示すように、実施の形態１と同様に、コンタクト孔２４及び溝２５にＡｌ−Ｃｕ膜を埋め込み、平坦化し、配線２７を形成する。
このような半導体装置の製造方法により、実施の形態１と同様の効果を得ることができる。また、ゲート絶縁膜を、ゲート電極を形成する直前に形成するため、さらにゲート絶縁膜の劣化を防止することができ、信頼性の高いゲート絶縁膜を得ることができる。
【００６９】
【発明の効果】
本発明の半導体装置の製造方法によれば、コンタクトプラグをゲート電極に対して自己整合的に形成できるため、コンタクトプラグとゲート電極とのアライメントずれに起因するショートを防止することができる。また、コンタクトプラグとゲート電極との距離は、実質的にサイドウォール絶縁膜の膜厚により制御することができるため、サイドウォール絶縁膜の膜厚を薄膜化することにより、素子の占有面積をより縮小化することができ、集積度を上げることができる。
【００７０】
また、ダミーゲートパターンの形成の前に、予め導電膜を形成する場合には、ゲート絶縁膜がプロセス中導電膜に被覆され、露出することがないため、ゲート絶縁膜の劣化をより抑制することができる。
さらに、ダミーゲートパターンを複数形成する場合には、ダミーコンタクトパターンは、ダミーゲートパターン間に形成することができるため、ダミーコンタクトパターンを形成するためのフォトリソグラフィ工程を省略することができ、より製造方法の簡略化を図ることができる。
【００７１】
さらに、ゲート絶縁膜をプロセスのより後工程とすることにより、ゲート絶縁膜の劣化をさらに防止することができ、非常に信頼性の高い半導体装置を製造することが可能となる。
また、溝を形成する前又は後にサイドウォール絶縁膜の上部を平坦化する場合には、ゲート電極とコンタクトプラグとの接触をより確実に防止することができ、ゲート電極とコンタクトプラグとのショートを回避することが可能となる。
【００７２】
さらに、高温熱工程をゲート電極の形成前に行うため、融点が低い導電材をゲート電極として用いることができるため、高速化等、素子特性の向上を図ることが可能となる。
また、ダミーゲートパターンが又はダミーゲートとダミーコンタクトパラーンとがシリコン窒化膜であり、サイドウォール絶縁膜がシリコン酸化膜である場合には、溝を形成する際に、ダミーゲートパターンを容易に選択的に除去することができ、半導体装置を簡便に製造することが可能となる。
【００７３】
さらに、ゲート電極とコンタクトプラグとの間に、サイドウォール絶縁膜とゲート絶縁膜とを配置し、ゲート電極の上面をコンタクトプラグの上面と同一高さとする場合には、ゲート電極とコンタクトプラグとの平坦性が保たれるため、後工程のメタル形成工程のプロセスマージン、特にフォトマージンを確保することができる。
さらに、本発明の半導体装置によれば、最小面積で確実に素子内又は素子間のショートを防止することができ、さらにゲート絶縁膜の劣化が抑制された信頼性の高い半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明における半導体装置の製造方法の第１の実施形態を示す概略工程断面図である。
【図２】本発明における半導体装置の製造方法の第１の実施形態を示す概略工程断面図である。
【図３】本発明における半導体装置の製造方法の第２の実施形態を示す概略工程断面図である。
【図４】本発明における半導体装置の製造方法の第３の実施形態を示す概略工程断面図である。
【図５】本発明における半導体装置の製造方法の第４の実施形態を示す概略工程断面図である。
【図６】本発明における半導体装置の製造方法の第５の実施形態を示す概略工程断面図である。
【図７】本発明における半導体装置の製造方法の第５の実施形態を示す概略工程断面図である。
【図８】本発明における半導体装置の製造方法の第６の実施形態を示す概略工程断面図である。
【図９】本発明における半導体装置の製造方法の第７の実施形態を示す概略工程断面図である。
【図１０】本発明における半導体装置の製造方法の第７の実施形態を示す概略工程断面図である。
【図１１】従来の半導体装置の製造方法を示す概略工程断面図である。
【図１２】従来の半導体装置の製造方法を示す概略工程断面図である。
【符号の説明】
１１ シリコン基板（半導体基板）
１２ トレンチ素子分離層
１３、２１ ゲート絶縁膜
１４、１４ａ、３３、３３ａ ダミーゲートパターン
１５ａ ｎ-型拡散領域
１５ｂ ｎ+型拡散領域
１６ サイドウォール絶縁膜
１７、３８ ダミーコンタクトパターン
１８ 層間絶縁膜
１９、３６ ゲート電極
２０、２９ コンタクトプラグ
２２ 層間絶縁膜
２３、２６、２８ レジストパターン
２４ コンタクト孔
２５、３７ 溝
２７ 配線
３２ ポリシリコン膜
３５ Ａｌ膜
３８ａ シリコン窒化膜
３９ シリコン酸化膜
Claims (5)
- （ａ）半導体基板上にゲート絶縁膜を介してダミーゲートパターンを形成する工程と、（ｂ）該ダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する工程と、（ｃ）少なくともコンタクトプラグ形成領域に前記ダミーゲートパターンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の前記半導体基板上に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパターンと、前記コンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを同時に除去して前記層間絶縁膜に溝を形成する工程と、（ｆ）導電材を、溝を含む半導体基板上全面に形成し、導電材の表面を、層間絶縁膜が露出するまで平坦化して、導電材を溝内に埋め込んでゲート電極とコンタクトプラグとを形成する工程を順次、独立して実施することを特徴とする半導体装置の製造方法。
- （ａ’）半導体基板上にゲート絶縁膜を介して所定形状の導電膜と、該導電膜上にダミーゲートパターンとを形成する工程と、（ｂ’）該導電膜及びダミーゲートパターンの側壁にサイドウォール絶縁膜を形成する工程と、（ｃ）少なくともコンタクトプラグ形成領域に前記ダミーゲートパターンと同一材料の膜を形成する工程と、（ｄ）該ダミーゲートパターンと同一材料の膜の周囲の前記半導体基板上に層間絶縁膜を形成する工程と、（ｅ）ダミーゲートパターンと、前記コンタクト形成領域上に配置されるダミーゲートパターンと同一材料の膜とを同時に除去して前記層間絶縁膜に溝を形成する工程と、（ｆ’）導電材を、溝を含む半導体基板上全面に形成し、層間絶縁膜が露出するまで平坦化して、該溝内に導電材を埋め込んで、コンタクトプラグと、前記導電膜及び導電材からなるゲート電極とを形成する工程を順次、独立して実施することを特徴とする半導体装置の製造方法。
- 溝を形成する前に、サイドウォール絶縁膜の上部を平坦化する請求項１または２に記載の方法。
- 導電材が、金属又は高融点金属である請求項１〜３のいずれか１つに記載の方法。
- ダミーゲートパターンがシリコン窒化膜であり、サイドウォール絶縁膜がシリコン酸化膜である請求項１〜４のいずれか１つに記載の方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368661A JP3669919B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体装置の製造方法 |
| US09/986,059 US20020068394A1 (en) | 2000-12-04 | 2001-11-07 | Semiconductor device and fabrication process therefor |
| TW090127686A TW512534B (en) | 2000-12-04 | 2001-11-07 | Semiconductor device and the manufacturing method thereof |
| DE60132748T DE60132748T2 (de) | 2000-12-04 | 2001-11-14 | Herstellungsverfahren für ein Halbleiterbauelement unter Benutzung eines Dummy-Gates |
| EP01127063A EP1211716B1 (en) | 2000-12-04 | 2001-11-14 | Fabrication process for semiconductor device using a dummy gate |
| KR10-2001-0074548A KR100465380B1 (ko) | 2000-12-04 | 2001-11-28 | 반도체 장치 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000368661A JP3669919B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170953A JP2002170953A (ja) | 2002-06-14 |
| JP3669919B2 true JP3669919B2 (ja) | 2005-07-13 |
Family
ID=18838836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000368661A Expired - Fee Related JP3669919B2 (ja) | 2000-12-04 | 2000-12-04 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20020068394A1 (ja) |
| EP (1) | EP1211716B1 (ja) |
| JP (1) | JP3669919B2 (ja) |
| KR (1) | KR100465380B1 (ja) |
| DE (1) | DE60132748T2 (ja) |
| TW (1) | TW512534B (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408414B1 (ko) * | 2001-06-20 | 2003-12-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| TWI288443B (en) | 2002-05-17 | 2007-10-11 | Semiconductor Energy Lab | SiN film, semiconductor device, and the manufacturing method thereof |
| US6787836B2 (en) * | 2002-08-21 | 2004-09-07 | International Business Machines Corporation | Integrated metal-insulator-metal capacitor and metal gate transistor |
| US7494894B2 (en) * | 2002-08-29 | 2009-02-24 | Micron Technology, Inc. | Protection in integrated circuits |
| US7652359B2 (en) * | 2002-12-27 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Article having display device |
| JP4178240B2 (ja) * | 2003-10-28 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100670400B1 (ko) * | 2003-12-31 | 2007-01-16 | 동부일렉트로닉스 주식회사 | 듀얼 다마신 게이트를 구비한 반도체 소자 및 그 제조 방법 |
| US7521368B2 (en) * | 2004-05-07 | 2009-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7138323B2 (en) * | 2004-07-28 | 2006-11-21 | Intel Corporation | Planarizing a semiconductor structure to form replacement metal gates |
| JP3948472B2 (ja) | 2004-11-09 | 2007-07-25 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| CN100413031C (zh) * | 2006-02-24 | 2008-08-20 | 北京大学 | 金属栅/高k栅介质制备工艺及双金属栅cmos的制备方法 |
| KR100787942B1 (ko) | 2006-07-24 | 2007-12-24 | 삼성전자주식회사 | 선택 라인을 공유하는 엑스아이피 플래시 메모리 장치 |
| KR101393308B1 (ko) * | 2008-01-30 | 2014-05-12 | 삼성전자주식회사 | 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법 |
| WO2009128133A1 (ja) * | 2008-04-14 | 2009-10-22 | 富士通株式会社 | 反強誘電体ゲートトランジスタおよびその製造方法、不揮発性メモリ素子 |
| US8367508B2 (en) * | 2010-04-09 | 2013-02-05 | International Business Machines Corporation | Self-aligned contacts for field effect transistor devices |
| CN102237311B (zh) * | 2010-04-21 | 2015-06-17 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
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| KR20120097713A (ko) | 2011-02-25 | 2012-09-05 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
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| US9461143B2 (en) | 2012-09-19 | 2016-10-04 | Intel Corporation | Gate contact structure over active gate and method to fabricate same |
| US20150333162A1 (en) * | 2014-05-16 | 2015-11-19 | Globalfoundries Inc. | Methods of forming nanowire devices with metal-insulator-semiconductor source/drain contacts and the resulting devices |
| CN105529304B (zh) * | 2014-09-30 | 2019-06-18 | 联华电子股份有限公司 | 半导体装置与其制造方法 |
| KR102173638B1 (ko) * | 2014-10-01 | 2020-11-04 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| CN106531684B (zh) * | 2015-09-11 | 2019-07-16 | 中国科学院微电子研究所 | 一种形成自对准接触部的方法 |
| CN108987362B (zh) | 2017-05-31 | 2020-10-16 | 华邦电子股份有限公司 | 内连线结构、其制造方法与半导体结构 |
| TWI659500B (zh) * | 2017-05-31 | 2019-05-11 | 華邦電子股份有限公司 | 內連線結構、其製造方法與半導體結構 |
| US10186599B1 (en) * | 2017-07-20 | 2019-01-22 | International Business Machines Corporation | Forming self-aligned contact with spacer first |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804846A (en) * | 1996-05-28 | 1998-09-08 | Harris Corporation | Process for forming a self-aligned raised source/drain MOS device and device therefrom |
| JPH10189966A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6262451B1 (en) * | 1997-03-13 | 2001-07-17 | Motorola, Inc. | Electrode structure for transistors, non-volatile memories and the like |
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3530026B2 (ja) * | 1997-06-30 | 2004-05-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5960270A (en) * | 1997-08-11 | 1999-09-28 | Motorola, Inc. | Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions |
| US6093967A (en) * | 1997-12-17 | 2000-07-25 | Advanced Micro Devices, Inc. | Self-aligned silicide contacts formed from deposited silicon |
| TW514992B (en) * | 1999-12-17 | 2002-12-21 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| KR20010064326A (ko) * | 1999-12-29 | 2001-07-09 | 박종섭 | 반도체장치의 모스트랜지스터 제조방법 |
| KR20020002069A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체 소자의 제조방법 |
| US6376885B1 (en) * | 2000-09-25 | 2002-04-23 | Vanguard International Semiconductor Corp. | Semiconductor structure with metal silicide and method for fabricated the structure |
| US6465334B1 (en) * | 2000-10-05 | 2002-10-15 | Advanced Micro Devices, Inc. | Enhanced electroless deposition of dielectric precursor materials for use in in-laid gate MOS transistors |
-
2000
- 2000-12-04 JP JP2000368661A patent/JP3669919B2/ja not_active Expired - Fee Related
-
2001
- 2001-11-07 TW TW090127686A patent/TW512534B/zh not_active IP Right Cessation
- 2001-11-07 US US09/986,059 patent/US20020068394A1/en not_active Abandoned
- 2001-11-14 EP EP01127063A patent/EP1211716B1/en not_active Expired - Lifetime
- 2001-11-14 DE DE60132748T patent/DE60132748T2/de not_active Expired - Lifetime
- 2001-11-28 KR KR10-2001-0074548A patent/KR100465380B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1211716B1 (en) | 2008-02-13 |
| JP2002170953A (ja) | 2002-06-14 |
| KR20020043444A (ko) | 2002-06-10 |
| KR100465380B1 (ko) | 2005-01-13 |
| DE60132748D1 (de) | 2008-03-27 |
| EP1211716A2 (en) | 2002-06-05 |
| TW512534B (en) | 2002-12-01 |
| US20020068394A1 (en) | 2002-06-06 |
| DE60132748T2 (de) | 2009-02-05 |
| EP1211716A3 (en) | 2005-06-22 |
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| US20030203568A1 (en) | Semiconductor device manufacturing method and semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080422 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |