JPH1187701A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電気特性が優れた低抵抗ゲートを有する半導
体装置を実現できるようにする。 【解決手段】 ｐ型シリコンからなる半導体基板１１の
上には、ＬＯＣＯＳ膜等からなる素子分離１２が形成さ
れ、該素子分離１２に囲まれた素子形成領域には、シリ
コン酸化膜からなり、厚さが６ｎｍのゲート絶縁膜１３
が形成されている。ゲート絶縁膜１３の上には、膜厚が
１００ｎｍでヒ素等からなるｎ型不純物がドープされた
ポリシリコンからなる下部ゲート電極１４と、銅等の金
属膜からなり、下部ゲート電極１４の上の上部ゲート電
極１９Ａと、窒化チタン等の高融点金属化合物からな
り、上部ゲート電極１９Ａの側面及び底面を覆うバリア
層１８Ａとからなるゲート電極２０が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低抵抗の微細ゲー
ト電極を有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴの高速化を図るためには、
ソース・ドレイン及びゲート電極の低抵抗化が必須であ
る。低抵抗化の方法として、ソース・ドレイン及びゲー
ト電極の上面に金属シリサイド層を自己整合的に形成す
るサリサイドプロセスや、ポリシリコン、バリアメタル
及び高融点金属が順次積層されてなるゲート電極を形成
するポリメタルプロセスが開発されている。

【０００３】以下、従来のポリメタル構造のゲート電極
を有する半導体装置について図面を参照しながら説明す
る。

【０００４】図１２は従来のポリメタル構造のゲート電
極を有するｎ型ＭＯＳＦＥＴの断面構成を示している。
図１２に示すように、シリコンからなる半導体基板１０
１には、絶縁酸化膜からなる素子分離１０２が形成され
ており、半導体基板１０１における素子形成領域には、
ゲート酸化膜１０３が形成されている。該ゲート酸化膜
１０３の上にはポリシリコン１０４ａ、窒化チタンから
なるバリアメタル１０４ｂ及びタングステンからなる高
融点金属膜１０４ｃが順次積層されてなるゲート電極１
０４が形成され、該ゲート電極１０４のゲート長方向側
の両側壁にはシリコン酸化膜等からなるサイドウォール
１０５が形成されている。また、半導体基板１０１にお
けるゲート長方向側の領域には、ヒ素等からなる不純物
イオンが注入されてなり、ゲート電極１０４の両側壁及
びサイドウォール１０５をそれぞれ用いて自己整合的に
形成されたＬＤＤ構造を有するソース・ドレイン拡散層
１０６が形成されている。

【０００５】近年の半導体装置における高集積化及び高
速化に対する技術進展に伴って、ＭＯＳＦＥＴの構造も
一層微細化されつつある。さらに、微細化に加えて、ロ
ジックとＤＲＡＭとの混載を実現する半導体製造技術が
重要視されている。これらの微細化及び混載化にあた
り、微細な線幅においてもゲート電極の抵抗が増大しな
いことが要求されると共に、金属又は金属シリサイド膜
の熱による凝集に起因するゲート電極の高抵抗化を避け
るため、ゲート電極形成後におこなわれる熱処理をより
低温化することが必要となる。

【０００６】しかしながら、サリサイドプロセスを用い
た場合には、金属シリサイド層の抵抗が線幅の減少と共
に急激に増大するという問題を有している。さらに、７
００℃以上の熱処理によって抵抗値が大きく増大すると
いう問題をも有している。

【０００７】一方、ポリメタルプロセスを用いた場合に
は、約９００℃の熱処理により高融点金属膜１０４ｃが
はがれてしまうという問題を有している。

【０００８】さらに、微細化が進むにつれ、半導体基板
上において狭いピッチでゲート電極が配置される領域に
おいては、サイドウォール１０５形成前のＬＤＤ注入
が、ゲート電極１０４に遮られて、不純物イオンがゲー
ト電極１０４の下部にまで十分に注入されず、ＭＯＳＦ
ＥＴの特性が劣化するという問題が発生しうる。また、
このような狭いピッチでゲート電極１０４が配列される
半導体基板上においては、素子形成後の層間絶縁膜が素
子の細部にまで十分に充填されないという問題も発生し
うる。

【０００９】以下、特開平８−３７２９６号公報に開示
され、ゲート電極材料に対する耐高温性の要求に応えた
従来の埋め込みゲート電極を有する半導体装置の製造方
法について図面を参照しながら説明する。まず、図１３
（ａ）に示すように、ｐ型シリコンからなる半導体基板
１１１の上に、ＬＰ−ＣＶＤ法を用いて、例えば、基板
と異なる導電型を有するリン等のｎ型不純物を含む第１
のＰＳＧ膜１１２を堆積した後、図１３（ｂ）に示すよ
うに、半導体基板１１１の上における第１のＰＳＧ膜１
１２の上にゲート電極形成用の開口部１１３ａを有する
レジストパターン１１３を形成する。

【００１０】次に、図１３（ｃ）に示すように、レジス
トパターン１１３をマスクとしてＰＳＧ膜１１３に対し
て異方性ドライエッチングを行なって、第１のＰＳＧ膜
１１２にゲート電極形成用の開口部１１２ａを形成した
後、レジストパターン１１３を除去する。

【００１１】次に、図１３（ｄ）に示すように、ＬＰ−
ＣＶＤ法を用いて、第１のＰＳＧ膜１１２よりもリンの
濃度が小さい第２のＰＳＧ膜１１４Ａを半導体基板１１
１の上に全面にわたって堆積した後、図１３（ｅ）に示
すように、第２のＰＳＧ膜１１４Ａにドライエッチバッ
クを行なって、第１のＰＳＧ膜１１２の開口部１１２ａ
の壁面にＰＳＧからなるスペーサ用絶縁膜１１４Ｂを形
成する。

【００１２】次に、図１３（ｆ）に示すように、熱酸化
法を用いて、半導体基板を所定温度で加熱することによ
り、半導体基板１１１における第１のＰＳＧ膜１１２の
開口部１１２ａの底面にゲート酸化膜１１５を形成す
る。その後、図１３（ｇ）に示すように、熱拡散法を用
いて、半導体基板を所定温度で加熱することにより、半
導体基板１１１と第１のＰＳＧ膜１１２及びスペーサ用
絶縁膜１１４Ｂとの各界面にＰＳＧ膜からのリンが拡散
されて、ソース・ドレイン領域１１１ａを形成する。こ
こで、ソース・ドレイン領域１１１ａは、半導体基板１
１１の上部における第１のＰＳＧ膜１１２の下側の領域
はｎ⁺ 層となり、半導体基板１１１の上部におけるスペ
ーサ用絶縁膜１１４Ｂの下側の領域はｎ^- 層となって、
該ｎ⁺ 層及びｎ^- 層からなるＬＤＤ構造が形成される。

【００１３】次に、図１３（ｈ）に示すように、例え
ば、タングステンからなる低抵抗膜１１６Ａを半導体基
板１１１の上に全面にわたって堆積した後、図１３
（ｉ）に示すように、ＣＭＰ法を用いて、低抵抗膜１１
６Ａ、第１のＰＳＧ膜１１２及びスペーサ用絶縁膜１１
４Ｂに対して基板上に所定の膜厚を残すように研磨する
ことにより、タングステンからなる埋め込みゲート電極
１１６Ｂを形成する。

【００１４】

【発明が解決しようとする課題】しかしながら、前記従
来の埋め込みゲート電極を有する半導体装置の製造方法
は、半導体基板１１１の上面における第１のＰＳＧ膜１
１２のゲート電極形成領域用の開口部１１２ａが、ゲー
ト酸化膜１１５が形成される前に、図１３（ｃ）に示す
開口部形成工程及び図１３（ｅ）に示すスペーサ用絶縁
膜形成工程における各ドライエッチ処理にさらされる。
このドライエッチ工程において、半導体基板１１１の上
面における開口部１１２ａ、すなわちチャネル形成領域
に界面準位が生じてしまい、デバイスの信頼性を大きく
損なうおそれがあるという問題を有している。

【００１５】また、図１３（ｇ）に示す熱酸化法による
ソース・ドレイン形成工程において、半導体基板１１１
の上部における、ドライエッチのダメージをうけた開口
部１１２ａ近傍では、ダメージに起因して不純物の拡散
が速くなるので、所望のドレイン構造を制御性よく得る
ことが困難であるという問題を有している。

【００１６】本発明は、前記従来の問題を解決し、電気
特性が優れた低抵抗ゲートを有する半導体装置を実現で
きるようにすることを目的とする。

【００１７】

【課題を解決するための手段】本発明に係る第１の半導
体装置は、半導体基板の上に形成されたゲート電極を備
え、該ゲート電極は、下側から順次形成された下部ゲー
ト電極、バリア層及び上部ゲート電極を有し、下部ゲー
ト電極はポリシリコンからなり、上部ゲート電極は金属
からなり、バリア層は、高融点金属を含む導体膜からな
り、上部ゲート電極の側面及び底面を覆うように形成さ
れている。

【００１８】第１の半導体装置によると、ゲート電極
が、下側から順次形成された下部ゲート電極、バリア層
及び上部ゲート電極を有しており、下部ゲート電極がポ
リシリコンからなり、上部ゲート電極が金属からなり、
バリア層が、高融点金属を含む導体膜からなり、上部ゲ
ート電極の側面及び底面を覆うように形成されている。
このため、上部ゲート電極が金属からなるので、ゲート
電極の抵抗値を低減できる。さらに、上部ゲート電極の
側面及び底面が高融点金属を含む導体膜からなるバリア
層に覆われているため、上部ゲート電極を構成する金属
原子が該上部ゲート電極から下部ゲート電極に拡散する
ことを防止できると共に、下部ゲート電極に含まれる不
純物イオンが該下部ゲート電極から上部ゲート電極に拡
散することを防止できる。

【００１９】第１の半導体装置は、半導体基板における
ゲート電極の両側にそれぞれ形成されたソース領域及び
ドレイン領域と、ソース領域及びドレイン領域の各上面
に形成された金属シリサイド層とをさらに備えているこ
とが好ましい。

【００２０】第１の半導体装置は、半導体基板における
ゲート電極の両側にそれぞれ形成されたソース領域及び
ドレイン領域と、ソース領域及びドレイン領域とそれぞ
れ電気的に接続するコンタクトとをさらに備え、ゲート
電極における上部ゲート電極の側面と、ソース領域側の
コンタクト又はドレイン領域側のコンタクトの側面とは
バリア層を介して密着して形成されていることが好まし
い。

【００２１】本発明に係る第２の半導体装置は、半導体
基板の上に互いに間隔をおいて形成された複数の下部ゲ
ート電極と、複数の下部ゲート電極の上にまたがるよう
に形成されたバリア層と、バリア層の上に形成された１
つの上部ゲート電極とを備え、下部ゲート電極はポリシ
リコンからなり、上部ゲート電極は金属からなり、バリ
ア層は、高融点金属を含む導体膜からなり、上部ゲート
電極の側面及び底面を覆うように形成されている。

【００２２】第２の半導体装置によると、第１の半導体
装置の効果に加えて、１つの上部ゲート電極が、半導体
基板の上に互いに間隔をおいて設けられた複数の下部ゲ
ート電極の上にバリア層を介して形成されているため、
１つの上部ゲート電極が複数の下部ゲート電極と電気的
に接続されるので、該上部ゲート電極を互いに異なる素
子同士を接続する配線として用いることができる。

【００２３】本発明に係る第１の半導体装置の製造方法
は、半導体基板の上に、ゲート絶縁膜とポリシリコンか
らなる下部ゲート電極とを順次形成する工程と、半導体
基板における下部ゲート電極のゲート長方向側にソース
領域及びドレイン領域をそれぞれ形成する工程と、半導
体基板の上に全面にわたって平坦化された層間絶縁膜を
堆積する工程と、層間絶縁膜における下部ゲート電極の
上方の領域に対して異方性エッチングを行なって下部ゲ
ート電極の上面を露出させることにより、層間絶縁膜に
おける下部ゲート電極の上に開口部を形成する工程と、
層間絶縁膜における開口部の壁面及び底面に全面にわた
って高融点金属を含む導体膜からなるバリア層を形成す
る工程と、開口部におけるバリア層の上に金属を充填す
ることにより、該金属からなる上部ゲート電極を形成す
る工程とを備えている。

【００２４】第１の半導体装置の製造方法によると、ま
ず、半導体基板上にゲート絶縁膜とポリシリコンからな
る下部ゲート電極とを順次形成した後、半導体基板にお
ける下部ゲート電極のゲート長方向側にソース領域及び
ドレイン領域をそれぞれ形成する。次に、半導体基板の
上に平坦化された層間絶縁膜を堆積した後、該層間絶縁
膜における下部ゲート電極の上方の領域に対して異方性
エッチングを行なって下部ゲート電極の上面を露出させ
ることにより、層間絶縁膜における下部ゲート電極の上
に開口部を形成する。次に、該開口部の壁面及び底面に
高融点金属膜等からなるバリア層を形成した後、該バリ
ア層の上に金属を充填することにより、該金属からなる
上部ゲート電極を形成する。従って、金属からなる上部
ゲート電極を形成する前に、ゲート絶縁膜、下部ゲート
電極、ソース領域及びドレイン領域が既に形成されてい
るため、半導体基板におけるゲート絶縁膜の下側の領
域、すなわちチャネル形成領域は、エッチングにさらさ
れることがないので、ダメージを被ることがない。ま
た、上部ゲート電極は、ソース領域及びドレイン領域の
アニール処理にさらされることがないので、高熱による
はがれが生じることがない。

【００２５】さらに、上部ゲート電極は、チタンや窒化
チタン等の高融点金属を含む導体膜からなるバリア層に
よって側面及び底面が覆われているため、上部ゲート電
極を構成する金属原子が該上部ゲート電極から下部ゲー
ト電極のポリシリコンと反応することを防止できると共
に、下部ゲート電極に含まれる不純物イオンが該下部ゲ
ート電極から上部ゲート電極に拡散することを防止でき
る。

【００２６】さらに、下部ゲート電極形成後に層間絶縁
膜を堆積しているため、上部ゲート電極を含めた本願の
ゲート電極が従来のゲート電極と比べて高さが同程度で
あるならば、層間絶縁膜堆積時のアスペクト比が小さく
なるので、該層間絶縁膜は基板上の細部にわたって確実
に充填される。

【００２７】本発明に係る第２の半導体装置の製造方法
は、シリコンからなる半導体基板の上に、ゲート絶縁膜
とポリシリコンからなる下部ゲート電極とを順次形成す
る工程と、半導体基板における下部ゲート電極のゲート
長方向側にソース領域及びドレイン領域をそれぞれ形成
する工程と、半導体基板の上に全面にわたって金属膜を
堆積した後、該半導体基板に対して所定温度でアニール
を行なうことにより、ソース領域及びドレイン領域の上
面並びに下部ゲート電極の上面に金属膜がシリサイド化
されてなる金属シリサイド層を選択的に形成する工程
と、半導体基板の上に全面にわたって平坦化された層間
絶縁膜を堆積する工程と、層間絶縁膜における下部ゲー
ト電極の上方の領域に対して異方性エッチングを行なっ
て金属シリサイド層における下部ゲート電極の上側部分
を露出させることにより、層間絶縁膜における下部ゲー
ト電極の上に開口部を形成する工程と、開口部に露出す
る金属シリサイド層に対してエッチングを行なって下部
ゲート電極の上面を露出させる工程と、層間絶縁膜にお
ける開口部の壁面及び底面に全面にわたって高融点金属
を含む導体膜からなるバリア層を形成する工程と、開口
部におけるバリア層の上に金属を充填することにより、
該金属からなる上部ゲート電極を形成する工程とを備え
ている。

【００２８】第２の半導体装置の製造方法によると、ま
ず、シリコンからなる半導体基板上にゲート絶縁膜とポ
リシリコンからなる下部ゲート電極とを順次形成した
後、半導体基板における下部ゲート電極のゲート長方向
側にソース領域及びドレイン領域をそれぞれ形成する。
この後、半導体基板の上に全面にわたって金属膜を堆積
し、該半導体基板にアニールを行なって、ソース領域及
びドレイン領域の上面並びに下部ゲート電極の上面に金
属シリサイド層を選択的に形成する。つぎに、半導体基
板の上に平坦化された層間絶縁膜を堆積した後、該層間
絶縁膜における下部ゲート電極の上方の領域に対して異
方性エッチングを行なって金属シリサイド層における下
部ゲート電極の上側部分を露出させることにより、層間
絶縁膜における下部ゲート電極の上に上部ゲート電極形
成領域となる開口部を形成し、さらに、該開口部に露出
する金属シリサイド層に対してエッチングを行なって下
部ゲート電極の上面を露出させる。次に、該開口部の壁
面及び底面に高融点金属膜等からなるバリア層を形成し
た後、該バリア層の上に金属を充填することにより、該
金属からなる上部ゲート電極を形成する。従って、第１
の半導体装置の特徴に加えて、半導体基板におけるソー
ス領域及びドレイン領域の上面に金属シリサイド層を形
成しているため、ソース・ドレイン領域の上面が低抵抗
となる。さらに、下部ゲート電極の上面に形成された金
属シリサイド層を除去しているため、該金属シリサイド
層の層厚はソース・ドレイン領域の深さに合わせて最適
化できる。

【００２９】本発明に係る第３の半導体装置の製造方法
は、半導体基板の上に、ゲート絶縁膜とポリシリコンか
らなる下部ゲート電極とを順次形成する工程と、下部ゲ
ート電極の上に、高融点金属を含む導体膜からなるバリ
ア層を形成する工程と、半導体基板における下部ゲート
電極のゲート長方向側にソース領域及びドレイン領域を
それぞれ形成する工程と、半導体基板の上に全面にわた
って平坦化された層間絶縁膜を堆積する工程と、層間絶
縁膜における下部ゲート電極の上方の領域に対して異方
性エッチングを行なってバリア層の上面を露出させるこ
とにより、層間絶縁膜におけるバリア層の上に開口部を
形成する工程と、層間絶縁膜における開口部に金属を充
填することにより、該金属からなる上部ゲート電極を形
成する工程とを備えている。

【００３０】第３の半導体装置の製造方法によると、ま
ず、半導体基板の上にゲート絶縁膜とポリシリコンから
なる下部ゲート電極と高融点金属を含む導体膜からなる
バリア層とを順次形成した後、半導体基板における下部
ゲート電極のゲート長方向側にソース領域及びドレイン
領域をそれぞれ形成する。次に、半導体基板の上に平坦
化された層間絶縁膜を堆積した後、該層間絶縁膜におけ
る下部ゲート電極の上方の領域に対して異方性エッチン
グを行なってバリア層の上面を露出させることにより、
層間絶縁膜におけるバリア層の上に開口部を形成し、該
開口部に金属を充填することにより該金属からなる上部
ゲート電極を形成する。従って、金属からなる上部ゲー
ト電極を形成する前に、ゲート絶縁膜、下部ゲート電
極、バリア層、ソース領域及びドレイン領域が既に形成
されているため、半導体基板におけるゲート絶縁膜の下
側の領域、すなわちチャネル形成領域は、エッチングに
さらされることがないので、ダメージを被ることがな
い。また、上部ゲート電極は、ソース領域及びドレイン
領域のアニール処理にさらされることがないので、高熱
によるはがれが生じることがない。

【００３１】さらに、上部ゲート電極は、チタンや窒化
チタン等の高融点金属を含む導体膜からなるバリア層に
よって底面が覆われているため、上部ゲート電極を構成
する金属原子が該上部ゲート電極から下部ゲート電極に
拡散することを防止できると共に、下部ゲート電極に含
まれる不純物イオンが該下部ゲート電極から上部ゲート
電極に拡散することを防止できる。

【００３２】さらに、下部ゲート電極形成後に層間絶縁
膜を堆積しているため、上部ゲート電極を含めた本願の
ゲート電極が従来のゲート電極と比べて高さが同程度で
あるならば、層間絶縁膜堆積時のアスペクト比が小さく
なるので、該層間絶縁膜は基板上の細部にわたって確実
に充填される。

【００３３】

【発明の実施の形態】

（第１の実施形態）本発明の第１の実施形態について図
面を参照しながら説明する。

【００３４】図１は本発明の第１の実施形態に係る半導
体装置の断面構成を示している。図１に示すように、ｐ
型シリコンからなる半導体基板１１の上には、ＬＯＣＯ
Ｓ膜等からなる素子分離１２が形成され、該素子分離１
２に囲まれた素子形成領域には、シリコン酸化（ＳｉＯ
₂ ）膜からなり、厚さが約６ｎｍのゲート絶縁膜１３が
形成されている。ゲート絶縁膜１３の上には、膜厚が１
００ｎｍでヒ素等からなるｎ型不純物がドープされたポ
リシリコンからなる下部ゲート電極１４と、銅等の金属
膜からなり、下部ゲート電極１４の上の上部ゲート電極
１９Ａと、窒化チタン（ＴｉＮ）等の高融点金属化合物
からなり、上部ゲート電極１９Ａの側面及び底面を覆う
バリア層１８Ａとからなるゲート電極２０が形成されて
いる。

【００３５】下部ゲート電極１４のゲート長方向側の両
側壁にはシリコン酸化膜等の絶縁膜からなるサイドウォ
ール１５が形成されており、半導体基板１１におけるゲ
ート長方向側の領域には、下部ゲート電極１４のゲート
長方向側の側壁とサイドウォール１５の側壁とを用いて
形成されたＬＤＤ構造を有するソース・ドレイン領域１
１ａがそれぞれ形成されている。

【００３６】半導体基板１１の上面からゲート電極２０
の上面までの間には第１の層間絶縁膜１６が堆積し、該
第１の層間絶縁膜１６の上には第２の層間絶縁膜２１が
堆積しており、これら第１の層間絶縁膜１６及び第２の
層間絶縁膜２１におけるソース・ドレイン領域１１ａの
上の領域にはコンタクト２２がそれぞれ形成されてい
る。

【００３７】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。

【００３８】図２及び図３は本発明の第１の実施形態に
係る半導体装置の製造方法の工程順の断面構成を示して
いる。まず、図２（ａ）に示すように、ｐ型シリコンか
らなる半導体基板１１の所定領域にＬＯＣＯＳ膜等から
なる素子分離１２を形成した後、半導体基板１１の上に
全面に、厚さが６ｎｍのシリコン酸化膜（図示せず）と
厚さが１００ｎｍのポリシリコン膜（図示せず）とを順
次堆積し、続いて、該ポリシリコン膜に対してヒ素等か
らなるｎ型不純物イオンを注入する。次に、シリコン酸
化膜及びポリシリコン膜におけるゲート電極形成領域に
対してパターニングを行なうことにより、シリコン酸化
膜からなるゲート絶縁膜１３及びポリシリコン膜からな
る下部ゲート電極１４を形成する。その後、該下部ゲー
ト電極１４をマスクとして半導体基板１１の上面にヒ素
等からなるｎ型不純物イオンを注入エネルギーが２０ｋ
ｅＶ程度で注入することにより、低濃度のｎ型拡散層を
形成する。続いて、半導体基板１１の上に全面にわたっ
てシリコン酸化膜等からなる絶縁膜（図示せず）を堆積
し、該絶縁膜に対して異方性エッチングを行なうことに
より、下部ゲート電極１４のゲート長方向側の両側壁に
絶縁膜からなるサイドウォール１５を形成した後、下部
ゲート電極１４及びサイドウォール１５をマスクとし
て、半導体基板１１の上面にヒ素等からなるｎ型不純物
イオンを注入エネルギーが３０ｋｅＶ程度で注入し、注
入された不純物イオンを活性化させるためのアニール処
理を施すことにより、ＬＤＤ構造を有するソース・ドレ
イン領域１１ａを形成する。

【００３９】次に、図２（ｂ）に示すように、ＣＶＤ法
を用いて、半導体基板１１の上に全面にわたって、シリ
コン酸化膜等からなり、膜厚が２００ｎｍ程度の第１の
層間絶縁膜１６を堆積した後、図２（ｃ）に示すよう
に、例えば、ＣＭＰ法を用いて第１の層間絶縁膜１６の
上面を平坦化する。続いて、平坦化された第１の層間絶
縁膜１６の上に、ゲート電極形成領域に開口部１７ａを
有するレジストパターン１７を形成する。ここで、該レ
ジストパターン１７には、下部ゲート電極１４のパター
ニングの際に用いたマスクと同一のマスクを用い、レジ
ストの極性を下部ゲート電極１４の場合と反転させれば
よい。

【００４０】次に、図２（ｄ）に示すように、レジスト
パターン１７をマスクとして第１の層間絶縁膜１６に対
して異方性エッチングを行なって下部ゲート電極１４の
上面を露出させることにより、第１の層間絶縁膜１６に
おける下部ゲート電極１４の直上に上部ゲート電極形成
領域となる開口部１６ａを形成する。

【００４１】次に、図３（ａ）に示すように、ＣＶＤ法
を用いて、半導体基板１１の上に全面にわたって窒化チ
タン等の高融点金属化合物からなり、膜厚が５ｎｍ〜１
０ｎｍ程度の導体膜１８Ｂを堆積した後、スパッタ法を
用いて、該導体膜１８Ｂの上に全面にわたって、銅から
なり、膜厚が８０ｎｍ程度の金属膜１９Ｂを堆積し、半
導体基板１１に対して、温度が約４００℃の加熱処理を
施して、金属膜１９Ｂを第１の層間絶縁膜１６における
開口部１６ａに充填する。続いて、図３（ｂ）に示すよ
うに、例えば、ＣＭＰ法を用いて、金属膜１９Ｂ及び導
体膜１８Ｂに対して第１の層間絶縁膜１６の上面が露出
するまで研磨を行なう。これにより、第１の層間絶縁膜
１６における開口部１６ａの壁面及び底面には導体膜１
８Ｂからなるバリア層１８Ａと該バリア層に側面及び底
面が覆われた金属膜１９Ｂからなる上部ゲート電極１９
Ａとが形成される。

【００４２】次に、図３（ｃ）に示すように、ＣＶＤ法
を用いて、半導体基板１１の上に全面にわたってシリコ
ン酸化膜等からなり、膜厚が２００ｎｍ〜３００ｎｍの
第２の層間絶縁膜２１を堆積した後、該第２の層間絶縁
膜２１及び第１の層間絶縁膜１６における各ソース・ド
レイン領域１１ａの上方の領域に対してドライエッチン
グを行なって、各ソース・ドレイン領域１１ａとそれぞ
れ電気的に接続するコンタクトホールを形成し、該コン
タクトホールにタングステン等の金属を充填して各コン
タクト２２を形成する。

【００４３】このように、本実施形態によると、第１の
層間絶縁膜１６及び第２の層間絶縁膜２１の形成時に平
坦化のための熱処理を行なわず、また、ソース・ドレイ
ン領域１１ａのアニール処理の後に上部ゲート電極１９
Ａを形成するため、該上部ゲート電極１９Ａは、高温に
さらされないので、下部ゲート電極１４からはがれるこ
とがない。

【００４４】さらに、上部ゲート電極１９Ａは、その側
面及び底面を窒化チタン等の高融点金属化合物からなる
バリア層１８Ａにより覆われているため、銅やアルミニ
ウムのように耐熱性にすぐれないが極めて抵抗値が低い
金属をその材料に用いることができるので、微細化され
たＭＯＳＦＥＴとして高速化を図ることができる。その
上、バリア層１８Ａが下部ゲート電極１４と上部ゲート
電極１９Ａとの密着性を向上させるため、上部ゲート電
極１９Ａ形成後に熱処理にさらされたとしても、はがれ
にくくなる。

【００４５】また、該バリア層１８Ａは、銅等の熱拡散
しやすい金属を用いた場合であっても第１の層間絶縁膜
１６に金属原子が熱拡散するのを抑制するため、ポリシ
リコンからなる下部ゲート電極１４と金属からなる上部
ゲート電極１９Ａとの熱反応に起因する高抵抗化を抑制
できると共に、ポリシリコンからなる下部ゲート電極１
４から不純物イオンが上部ゲート電極１９Ａに熱拡散す
ることによりしきい値電圧が変動することを抑制できる
ため、製造されるＭＯＳＦＥＴに対して所望の電気特性
を期待できる。

【００４６】また、バリア層１８Ａ及び上部ゲート電極
１９Ａは、半導体基板１１の上にゲート絶縁膜１３及び
下部ゲート電極１４を介して形成されるため、半導体基
板１１におけるゲート絶縁膜１３の下側のチャネル形成
領域は、エッチングによるダメージを受けないので、Ｍ
ＯＳＦＥＴの電気特性が劣化しない。

【００４７】また、高さ方向の寸法が小さい下部ゲート
電極１４の側壁を用いてＬＤＤ構造を形成するため、半
導体基板１１上にゲート電極２０が狭いピッチで配置さ
れた場合であっても、半導体基板１１におけるゲート電
極２０下部にまで不純物イオンが確実に注入されると共
に、ＭＯＳＦＥＴの特性劣化を抑制できる。

【００４８】また、高さ方向の寸法が小さい下部ゲート
電極１４を形成した後に、第１の層間絶縁膜１６を堆積
するため、半導体基板１１上にゲート電極２０が狭いピ
ッチで配置された場合であっても、アスペクト比が大き
くならないので、第１の層間絶縁膜１６は細部にわたっ
て確実に埋め込まれることになる。

【００４９】なお、上部ゲート電極１９Ａ形成用の金属
膜１９Ｂを堆積するのにスパッタ法を用いたが、これに
限らず、ＣＶＤ法やめっき法であってもよい。

【００５０】また、金属膜１９Ｂの上面を平坦化するの
にＣＭＰ法を用いたが、これに限らず、全面エッチバッ
クであってもよい。

【００５１】また、上部ゲート電極１９Ａ用の金属膜１
９Ｂに銅を用いたが、これに限らず、アルミニウム，タ
ングステン，モリブデン又はチタンシリサイド（ＴｉＳ
ｉ₂）等を用いてもよい。

【００５２】また、バリア層１８Ａに窒化チタンからな
る高融点金属化合物を用いたが、チタン又はチタンタン
グステン（ＴｉＷ）のように高融点金属又はその合金で
あってもよい。

【００５３】（第１の実施形態の第１変形例）以下、本
発明の第１の実施形態の第１変形例について図面を参照
しながら説明する。図４は第１の実施形態の第１変形例
に係る半導体装置の断面構成を示している。図４におい
て、図１に示した構成部材と同一の構成部材には同一の
符号を付すことにより説明を省略する。図４に示すよう
に、銅等の低抵抗金属からなる上部ゲート電極１９Ｃ
は、その側面が一方のソース・ドレイン領域１１ａと接
続された一方のコンタクト２２の上部ゲート電極１９Ｃ
側の側面とバリア層１８Ａを介して電気的に接続される
ように形成されている。

【００５４】これにより、上部ゲート電極１９Ｃとコン
タクト２２とが電気的に接続されるため、上部ゲート電
極１９Ｃを素子内におけるローカル配線として機能させ
られるので、新たな配線を設ける必要がなくなり、その
結果、高集積化が容易となる。

【００５５】なお、製造方法の一例としては、バリア層
１８Ａ及び上部ゲート電極１９Ａを形成する前に、第１
の層間絶縁膜１６におけるソース・ドレイン領域１１ａ
の上の領域にタングステン等からなるコンタクト２２を
形成しておき、その後、第１の層間絶縁膜１６におけ
る、下部ゲート電極１４の上面及び上部ゲート電極１９
Ａと接続する側のコンタクト２２の側面を共に露出させ
る開口部を形成し、第１の実施形態と同様にして、導体
膜１８Ｂ及び金属膜１９Ｂを堆積すればよい。

【００５６】（第１の実施形態の第２変形例）以下、本
発明の第１の実施形態の第２変形例について図面を参照
しながら説明する。図５は第１の実施形態の第２変形例
に係る半導体装置であって、複数の素子が集積化された
半導体装置の断面構成を示している。図５において、図
１に示した構成部材と同一の構成部材には同一の符号を
付すことにより説明を省略する。図５に示すように、銅
等の低抵抗金属からなる上部ゲート電極１９Ｄは、互い
に隣接する下部ゲート電極１４同士を接続するように一
体に形成されている。

【００５７】これにより、１つの上部ゲート電極１９Ｄ
がバリア層１８Ａを介して複数の下部ゲート電極１４と
電気的に接続されるため、集積化する際に、上部ゲート
電極１９Ｄが互いに異なる素子同士を接続する配線とし
て機能させられるので、新たな配線を設ける必要がなく
なり、その結果、高集積化が容易となる。

【００５８】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００５９】図６は本発明の第２の実施形態に係る半導
体装置の断面構成を示している。図６において、図１に
示した構成部材と同一の構成部材には同一の符号を付す
ことにより説明を省略する。図６に示すように、半導体
基板１１の上面における各ソース・ドレイン領域１１ａ
には、膜厚が約６０ｎｍの金属シリサイド層としての、
例えば、コバルトシリサイド層がそれぞれ形成されてい
る。これにより、ポリシリコンからなる下部ゲート電極
１４と、金属からなり、下部ゲート電極１４の上の上部
ゲート電極１９Ａと、窒化チタンからなり、上部ゲート
電極１９Ａの側面及び底面を覆うバリア層１８Ａとから
なるゲート電極２０を備えているため、ゲート電極２０
の抵抗が低減されるだけでなく、各ソース・ドレイン領
域１１ａの上面に形成され、ｎ型シリコンよりも抵抗値
が小さいコバルトシリサイド層２３をも備えているた
め、各コンタクト２２と各ソース・ドレイン領域１１ａ
との抵抗が低減される。その結果、微細化されたＭＯＳ
ＦＥＴの動作をさらに高速化できる。

【００６０】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。

【００６１】図７及び図８は本発明の第２の実施形態に
係る半導体装置の製造方法の工程順の断面構成を示して
いる。まず、図７（ａ）に示すように、ｐ型シリコンか
らなる半導体基板１１の所定領域にＬＯＣＯＳ膜等から
なる素子分離１２を形成した後、半導体基板１１の上に
全面に、厚さが６ｎｍのシリコン酸化膜（図示せず）と
厚さが１００ｎｍのポリシリコン膜（図示せず）とを順
次堆積し、続いて、該ポリシリコン膜に対してヒ素等か
らなるｎ型不純物イオンを注入する。次に、シリコン酸
化膜及びポリシリコン膜におけるゲート電極形成領域に
対してパターニングを行なうことにより、シリコン酸化
膜からなるゲート絶縁膜１３及びポリシリコン膜からな
る下部ゲート電極１４を形成する。その後、該下部ゲー
ト電極１４をマスクとして半導体基板１１の上面にヒ素
等からなるｎ型不純物イオンを注入エネルギーが２０ｋ
ｅＶ程度で注入することにより、低濃度のｎ型拡散層を
形成する。続いて、半導体基板１１の上に全面にわたっ
てシリコン酸化膜等からなる絶縁膜（図示せず）を堆積
し、該絶縁膜に対して異方性エッチングを行なうことに
より、下部ゲート電極１４のゲート長方向側の両側壁に
絶縁膜からなるサイドウォール１５を形成した後、下部
ゲート電極１４及びサイドウォール１５をマスクとし
て、半導体基板１１の上面にヒ素等からなるｎ型不純物
イオンを注入エネルギーが３０ｋｅＶ程度で注入し、注
入された不純物イオンを活性化させるためのアニール処
理を施すことにより、ＬＤＤ構造を有するソース・ドレ
イン領域１１ａを形成する。その後、半導体基板１１の
上に全面にわたってチタンからなる金属膜（図示せず）
を堆積し、温度が７５０℃の熱処理を行なうことによ
り、チタンとシリコンとが直接接している領域、すなわ
ち、半導体基板１１の上面における各ソース・ドレイン
領域１１ａと下部ゲート電極１４の上面とにコバルトシ
リサイド層２３を選択的に形成する。

【００６２】次に、図７（ｂ）に示すように、ＣＶＤ法
を用いて、半導体基板１１の上に全面にわたって、シリ
コン酸化膜等からなり、膜厚が２００ｎｍ程度の第１の
層間絶縁膜１６を堆積した後、図７（ｃ）に示すよう
に、例えば、ＣＭＰ法を用いて第１の層間絶縁膜１６の
上面を平坦化する。続いて、平坦化された第１の層間絶
縁膜１６の上に、ゲート電極形成領域に開口部１７ａを
有するレジストパターン１７を形成する。ここで、該レ
ジストパターン１７には、下部ゲート電極１４のパター
ニングの際に用いたマスクと同一のマスクを用い、レジ
ストの極性を下部ゲート電極１４の場合と反転させれば
よい。

【００６３】次に、図７（ｄ）に示すように、レジスト
パターン１７をマスクとして第１の層間絶縁膜１６に対
して異方性エッチングを行なって下部ゲート電極１４の
上のコバルトシリサイド層２３の上面を露出させること
により、第１の層間絶縁膜１６における下部ゲート電極
１４の直上に上部ゲート電極形成領域となる開口部１６
ａを形成する。その後、第１の層間絶縁膜１６における
開口部１６ａの底面、すなわち、下部ゲート電極１４の
上のコバルトシリサイド層２３に対してウエットエッチ
ングを行なって、該コバルトシリサイド層２３を除去す
る。

【００６４】次に、図８（ａ）に示すように、ＣＶＤ法
を用いて、半導体基板１１の上に全面にわたって窒化チ
タン等の高融点金属化合物からなり、膜厚が５ｎｍ〜１
０ｎｍ程度の導体膜１８Ｂを堆積した後、スパッタ法を
用いて、該導体膜１８Ｂの上に全面に、銅からなり、膜
厚が８０ｎｍ程度の金属膜１９Ｂを堆積し、半導体基板
１１に対して、温度が約４００℃の加熱処理を施して、
金属膜１９Ｂを第１の層間絶縁膜１６における開口部１
６ａに充填する。続いて、図８（ｂ）に示すように、例
えば、ＣＭＰ法を用いて、金属膜１９Ｂ及び導体膜１８
Ｂに対して第１の層間絶縁膜１６の上面が露出するまで
研磨を行なう。これにより、第１の層間絶縁膜１６にお
ける開口部１６ａの壁面及び底面には導体膜１８Ｂから
なるバリア層１８Ａと該バリア層に側面及び底面が覆わ
れた金属膜１９Ｂからなる上部ゲート電極１９Ａとが形
成される。

【００６５】次に、図８（ｃ）に示すように、ＣＶＤ法
を用いて、半導体基板１１の上に全面にわたってシリコ
ン酸化膜等からなり、膜厚が２００ｎｍ〜３００ｎｍの
第２の層間絶縁膜２１を堆積した後、該第２の層間絶縁
膜２１及び第１の層間絶縁膜１６における各ソース・ド
レイン領域１１ａの上方の領域に対してドライエッチン
グを行なって、各ソース・ドレイン領域１１ａとそれぞ
れ電気的に接続するコンタクトホールを形成し、該コン
タクトホールにタングステン等の金属を充填して各コン
タクト２２を形成する。

【００６６】このように、本実施形態によると、第１の
実施形態と同様の効果を得られる上に、半導体基板１１
における各ソース・ドレイン領域１１ａの上面に、ｎ型
シリコンよりも抵抗値が小さいコバルトシリサイド層２
３を形成するため、各コンタクト２２と各ソース・ドレ
イン領域１１ａとの抵抗が低減されるので、高速動作を
可能とする。

【００６７】また、従来のサリサイドプロセスにおいて
は、ゲート電極の上面にも半導体基板の上面におけるソ
ース・ドレイン領域と同一の工程でシリサイド化を行な
っているため、ゲート電極の低抵抗化とソース・ドレイ
ン領域における浅接合化とを同時に満足させるプロセス
マージンが極めて小さかった。すなわち、ポリシリコン
からなるゲート電極の低抵抗化には、金属シリサイド層
の膜厚を厚くすることが必須であり、一方、拡散領域か
らなるソース・ドレイン領域が破壊されることのないよ
う該領域を維持するためには、ソース・ドレイン領域上
に形成される金属シリサイド層の層厚を薄くすることが
必須となるからである。

【００６８】しかしながら、本実施形態においては、下
部ゲート電極１４の上面に形成されたコバルトシリサイ
ド層２３を除去しているため、ソース・ドレイン領域上
に形成されるコバルトシリサイド層２３の膜厚を最適化
することができる。

【００６９】なお、上部ゲート電極１９Ａ形成用の金属
膜１９Ｂを堆積するのにスパッタ法を用いたが、これに
限らず、ＣＶＤ法やめっき法であってもよい。

【００７０】また、金属膜１９Ｂの上面を平坦化するの
にＣＭＰ法を用いたが、これに限らず、全面エッチバッ
クであってもよい。

【００７１】また、上部ゲート電極１９Ａ用の金属膜１
９Ｂに銅を用いたが、これに限らず、アルミニウム，タ
ングステン，モリブデン又はチタンシリサイド等を用い
てもよい。

【００７２】また、バリア層１８Ａに窒化チタンからな
る高融点金属化合物を用いたが、チタン又はチタンタン
グステンのように高融点金属又はその合金であってもよ
い。

【００７３】なお、本実施形態においても、バリア層１
８Ａを介した上部ゲート電極１９Ａの側面と一方のコン
タクト２２の側面とが接続されるように形成されてもよ
く、また、互いに隣接する下部ゲート電極１４同士が直
接接続されるように一体に形成されていてもよい。

【００７４】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００７５】図９は本発明の第２の実施形態に係る半導
体装置の断面構成を示している。図９に示すように、ｐ
型シリコンからなる半導体基板３１の上には、ＬＯＣＯ
Ｓ膜等からなる素子分離３２が形成され、該素子分離３
２に囲まれた素子形成領域には、シリコン酸化膜からな
り、厚さが約６ｎｍのゲート絶縁膜３３Ａが形成されて
いる。ゲート絶縁膜３３Ａの上には、膜厚が１００ｎｍ
でヒ素等からなるｎ型不純物がドープされたポリシリコ
ンからなる下部ゲート電極３４Ａと、銅等の金属膜から
なり、下部ゲート電極３４Ａの上の上部ゲート電極３９
Ａと、窒化チタン等の高融点金属化合物からなり、下部
ゲート電極３４Ａと上部ゲート電極３９Ａとの間に挟ま
れたバリア層３５Ａとからなるゲート電極４０が形成さ
れている。

【００７６】下部ゲート電極３４Ａのゲート長方向側の
両側壁にはシリコン酸化膜等の絶縁膜からなるサイドウ
ォール３６が形成されており、半導体基板３１における
ゲート長方向側の各領域には、下部ゲート電極３４Ａの
ゲート長方向側の各側壁とサイドウォール３６の各側壁
とを用いて形成されたＬＤＤ構造を有するソース・ドレ
イン領域３１ａがそれぞれ形成されている。

【００７７】半導体基板３１の上面からゲート電極４０
の上面までの間には第１の層間絶縁膜３７が堆積し、該
第１の層間絶縁膜３７の上には第２の層間絶縁膜４１が
堆積しており、これら第１の層間絶縁膜３７及び第２の
層間絶縁膜４１におけるソース・ドレイン領域３１ａの
上の領域にはコンタクト４２がそれぞれ形成されてい
る。

【００７８】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。

【００７９】図１０及び図１１は本発明の第３の実施形
態に係る半導体装置の製造方法の工程順の断面構成を示
している。まず、図１０（ａ）に示すように、ｐ型シリ
コンからなる半導体基板３１の所定領域にＬＯＣＯＳ膜
等からなる素子分離３２を形成した後、半導体基板３１
の上に全面に、厚さが６ｎｍのシリコン酸化膜３３Ｂと
厚さが１００ｎｍのポリシリコン膜３４Ｂとを順次堆積
し、該ポリシリコン膜３４Ｂに対してヒ素等からなるｎ
型不純物イオンを注入する。続いて、ＣＶＤ法を用い
て、ポリシリコン膜３４Ｂの上に、窒化チタン等の高融
点金属化合物からなり、厚さが５ｎｍ〜１０ｎｍ程度の
導体膜３５Ｂを堆積する。

【００８０】次に、図１０（ｂ）に示すように、シリコ
ン酸化膜３３Ｂ、ポリシリコン膜３４Ｂ及び導体膜３５
Ｂにおけるゲート電極形成領域に対してパターニングを
行なうことにより、シリコン酸化膜３３Ｂからなるゲー
ト絶縁膜３３Ａ、ポリシリコン膜３４Ｂからなる下部ゲ
ート電極３４Ａ及び導体膜３５Ｂからなるバリア層３５
Ａを形成する。その後、該下部ゲート電極３４Ａをマス
クとして半導体基板３１の上面にヒ素等からなるｎ型不
純物イオンを注入エネルギーが２０ｋｅＶ程度で注入す
ることにより、低濃度のｎ型拡散層を形成する。続い
て、半導体基板３１の上に全面にわたってシリコン酸化
膜等からなる絶縁膜（図示せず）を堆積し、該絶縁膜に
対して異方性エッチングを行なうことにより、下部ゲー
ト電極３４Ａのゲート長方向側の両側壁に絶縁膜からな
るサイドウォール３６を形成した後、下部ゲート電極３
４Ａ及びサイドウォール３６をマスクとして、半導体基
板３１の上面にヒ素等からなるｎ型不純物イオンを注入
エネルギーが３０ｋｅＶ程度で注入し、注入された不純
物イオンを活性化させるためのアニール処理を施すこと
により、ＬＤＤ構造を有するソース・ドレイン領域３１
ａを形成する。

【００８１】次に、図１０（ｃ）に示すように、ＣＶＤ
法を用いて、半導体基板３１の上に全面にわたって、シ
リコン酸化膜等からなり、膜厚が２００ｎｍ程度の第１
の層間絶縁膜３７を堆積した後、図１０（ｄ）に示すよ
うに、例えば、ＣＭＰ法を用いて第１の層間絶縁膜３７
の上面を平坦化する。続いて、平坦化された第１の層間
絶縁膜３７の上に、ゲート電極形成領域に開口部３８ａ
を有するレジストパターン３８を形成する。ここで、該
レジストパターン３８には、下部ゲート電極３４Ａのパ
ターニングの際に用いたマスクと同一のマスクを用い、
レジストの極性を下部ゲート電極３４Ａの場合と反転さ
せればよい。

【００８２】次に、図１１（ａ）に示すように、レジス
トパターン３８をマスクとして第１の層間絶縁膜３７に
対して異方性エッチングを行なって下部ゲート電極３４
Ａの上のバリア層３５Ａの上面を露出させることによ
り、第１の層間絶縁膜３７における下部ゲート電極３４
Ａの直上に上部ゲート電極形成領域となる開口部３７ａ
を形成する。

【００８３】次に、図１１（ｂ）に示すように、スパッ
タ法を用いて、半導体基板３１の上に全面にわたって銅
からなり、膜厚が８０ｎｍ程度の金属膜３９Ｂを堆積
し、半導体基板３１に対して、温度が約４００℃の加熱
処理を施して、金属膜３９Ｂを第１の層間絶縁膜３７に
おける開口部３７ａに充填する。続いて、図１１（ｃ）
に示すように、例えば、ＣＭＰ法を用いて、金属膜３９
Ｂに対して第１の層間絶縁膜３７の上面が露出するまで
研磨を行なう。これにより、第１の層間絶縁膜３７にお
ける開口部３７ａには金属膜３９Ｂからなる上部ゲート
電極３９Ａが形成される。

【００８４】次に、図１１（ｄ）に示すように、ＣＶＤ
法を用いて、半導体基板３１の上に全面にわたってシリ
コン酸化膜等からなり、膜厚が２００ｎｍ〜３００ｎｍ
の第２の層間絶縁膜４１を堆積した後、該第２の層間絶
縁膜４１及び第１の層間絶縁膜３７における各ソース・
ドレイン領域３１ａの上方の領域に対してドライエッチ
ングを行なって、各ソース・ドレイン領域３１ａとそれ
ぞれ電気的に接続するコンタクトホールを形成し、該コ
ンタクトホールにタングステン等の金属を充填して各コ
ンタクト４２を形成する。

【００８５】このように、本実施形態によると、第１の
層間絶縁膜３７及び第２の層間絶縁膜４１の形成時に平
坦化のための熱処理を行なわず、また、ソース・ドレイ
ン領域３１ａのアニール処理の後に上部ゲート電極３９
Ａを形成するため、該上部ゲート電極３９Ａは、高温に
さらされないので、下部ゲート電極３４Ａからはがれる
ことがない。

【００８６】さらに、上部ゲート電極３９Ａは、その底
面を窒化チタン等の高融点金属化合物からなるバリア層
３５Ａにより覆われているため、銅やアルミニウムのよ
うに耐熱性にすぐれないが極めて抵抗値が低い金属をそ
の材料に用いることができるので、微細化されたＭＯＳ
ＦＥＴとして高速化を図ることができる。その上、バリ
ア層３５Ａが下部ゲート電極３４Ａと上部ゲート電極３
９Ａとの密着性を向上させるため、上部ゲート電極３９
Ａ形成後に熱処理にさらされたとしても、はがれにくく
なる。

【００８７】また、該バリア層３５Ａは、銅等の熱拡散
しやすい金属を用いた場合であっても第１の層間絶縁膜
３７に金属原子が熱拡散するのを抑制するため、ポリシ
リコンからなる下部ゲート電極３４Ａと金属からなる上
部ゲート電極３９Ａとの熱反応に起因する高抵抗化を抑
制できると共に、ポリシリコンからなる下部ゲート電極
３４Ａから不純物イオンが上部ゲート電極３９Ａに熱拡
散することによりしきい値電圧が変動することを抑制で
きるため、製造されるＭＯＳＦＥＴに対して所望の電気
特性を期待できる。

【００８８】また、バリア層３５Ａ及び上部ゲート電極
３９Ａは、半導体基板３１の上にゲート絶縁膜３３Ａ及
び下部ゲート電極３４Ａを介して形成されるため、半導
体基板３１におけるゲート絶縁膜３３Ａの下側のチャネ
ル形成領域は、エッチングによるダメージを受けないの
で、ＭＯＳＦＥＴの電気特性が劣化しない。

【００８９】また、高さ方向の寸法が小さい下部ゲート
電極３４Ａの側壁を用いてＬＤＤ構造を形成するため、
半導体基板３１上にゲート電極４０が狭いピッチで配置
された場合であっても、半導体基板３１におけるゲート
電極４０下部にまで不純物イオンが確実に注入されると
共に、ＭＯＳＦＥＴの特性劣化を抑制できる。

【００９０】また、高さ方向の寸法が小さい下部ゲート
電極３４Ａを形成した後に、第１の層間絶縁膜３７を堆
積するため、半導体基板３１上にゲート電極４０が狭い
ピッチで配置された場合であっても、アスペクト比が大
きくならないので、第１の層間絶縁膜３７は細部にわた
って確実に埋め込まれることになる。

【００９１】なお、上部ゲート電極３９Ａ形成用の金属
膜３９Ｂを堆積するのにスパッタ法を用いたが、これに
限らず、ＣＶＤ法やめっき法であってもよく、また、露
出したバリア層３５Ａの上面に対してタングステンやア
ルミニウムを選択成長させてもよい。

【００９２】また、金属膜３９Ｂの上面を平坦化するの
にＣＭＰ法を用いたが、これに限らず、全面エッチバッ
クであってもよい。

【００９３】また、上部ゲート電極３９Ａ用の金属膜３
９Ｂに銅を用いたが、これに限らず、アルミニウム，タ
ングステン，モリブデン又はチタンシリサイド等を用い
てもよい。

【００９４】また、バリア層３５Ａに窒化チタンからな
る高融点金属化合物を用いたが、チタン又はチタンタン
グステンのように高融点金属又はその合金であってもよ
い。

【００９５】なお、本実施形態においても、必要があれ
ば、バリア層３５Ａを介した上部ゲート電極３９Ａの側
面と一方のコンタクト４２の側面とが接続されるように
形成されていてもよく、また、互いに隣接する下部ゲー
ト電極３４Ａ同士が直接接続されるように一体に形成さ
れていてもよい。

【００９６】

【発明の効果】本発明に係る第１の半導体装置による
と、ゲート電極が、下側から順次形成された下部ゲート
電極、バリア層及び上部ゲート電極を有しており、下部
ゲート電極がポリシリコンからなり、上部ゲート電極が
金属からなり、バリア層が、高融点金属を含む導体膜か
らなり、上部ゲート電極の側面及び底面を覆うように形
成されている。このため、上部ゲート電極が金属からな
るので、ゲート電極の抵抗値を低減でき、従って、高集
積化されても動作の高速化を実現できる。

【００９７】さらに、上部ゲート電極はその側面及び底
面が高融点金属を含む導体膜からなるバリア層に覆われ
ているため、上部ゲート電極を構成する金属原子が該上
部ゲート電極から下部ゲート電極に拡散することを防止
できると共に、下部ゲート電極に含まれる不純物イオン
が該下部ゲート電極から上部ゲート電極に拡散すること
を防止できる。このため、製造中に熱処理が加えられた
場合であっても、下部ゲート電極と上部ゲート電極とが
熱反応により高抵抗となるのを防ぐことができる。

【００９８】第１の半導体装置が、半導体基板における
ゲート電極の両側にそれぞれ形成されたソース領域及び
ドレイン領域と、ソース領域及びドレイン領域の各上面
に形成された金属シリサイド層とをさらに備えている
と、ソース領域及びドレイン領域と電気的に接続される
コンタクトとの抵抗が低減するため、さらに高速動作が
可能となる。

【００９９】第１の半導体装置が、半導体基板における
ゲート電極の両側にそれぞれ形成されたソース領域及び
ドレイン領域と、ソース領域及びドレイン領域とそれぞ
れ電気的に接続するコンタクトとをさらに備え、ゲート
電極における上部ゲート電極の側面と、ソース領域側の
コンタクト又はドレイン領域側のコンタクトの側面とは
バリア層を介して密着して形成されていると、上部ゲー
ト電極とソース領域側又はドレイン領域側のコンタクト
とが電気的に接続されるため、上部ゲート電極を素子内
におけるローカル配線として用いることができるので、
新たなローカル配線を設ける必要がなくなり、その結
果、高集積化が容易となる。

【０１００】本発明に係る第２の半導体装置によると、
第１の半導体装置の効果が得られる上に、１つの上部ゲ
ート電極がバリア層を介して複数の下部ゲート電極と電
気的に接続されるため、該上部ゲート電極を互いに異な
る素子同士を接続する配線として用いることができるの
で、新たな配線を設ける必要がなくなり、その結果、高
集積化が容易となる。

【０１０１】本発明に係る第１の半導体装置の製造方法
によると、金属からなる上部ゲート電極を形成する前
に、ゲート絶縁膜、下部ゲート電極、ソース領域及びド
レイン領域が既に形成されているため、半導体基板にお
けるゲート絶縁膜の下側のチャネル形成領域は、エッチ
ングにさらされることがないので、ダメージを被ること
がない。また、上部ゲート電極は、ソース領域及びドレ
イン領域のアニール処理にさらされることがないので、
高熱によるはがれが生じることがない。さらに、上部ゲ
ート電極は、チタンや窒化チタン等の高融点金属を含む
導体膜からなるバリア層によって側面及び底面が覆われ
ているため、上部ゲート電極を構成する金属原子が該上
部ゲート電極から下部ゲート電極に拡散することを防止
できると共に、下部ゲート電極に含まれる不純物イオン
が該下部ゲート電極から上部ゲート電極に拡散すること
を防止できる。さらに、下部ゲート電極形成後に層間絶
縁膜を堆積しているため、上部ゲート電極を含めた本願
のゲート電極が従来のゲート電極と比べて高さが同程度
であるならば、層間絶縁膜堆積時のアスペクト比が小さ
くなるので、該層間絶縁膜は基板上の細部にわたって確
実に充填される。従って、半導体装置の電気特性を劣化
させることなく、ゲート電極の低抵抗化を実現すること
ができる。

【０１０２】本発明に係る第２の半導体装置の製造方法
によると、第１の半導体装置の製造方法の効果が得られ
る上に、半導体基板におけるソース領域及びドレイン領
域の上面に金属シリサイド層を形成しているため、ソー
ス・ドレイン領域が低抵抗となる。さらに、下部ゲート
電極の上面に形成された金属シリサイド層を除去してい
るため、該金属シリサイド層の層厚は、ソース・ドレイ
ン領域の深さに合わせて最適化できる。これにより、ゲ
ート電極とソース・ドレイン領域とがそれぞれ最適化さ
れた低抵抗化を実現できる。

【０１０３】本発明に係る第３の半導体装置の製造方法
によると、金属からなる上部ゲート電極を形成する前
に、ゲート絶縁膜、下部ゲート電極、バリア層、ソース
領域及びドレイン領域が既に形成されているため、半導
体基板におけるゲート絶縁膜の下側のチャネル形成領域
は、エッチングにさらされることがないので、ダメージ
を被ることがない。また、上部ゲート電極は、ソース領
域及びドレイン領域のアニール処理にさらされることが
ないので、高熱によるはがれが生じることがない。さら
に、上部ゲート電極は、チタンや窒化チタン等の高融点
金属を含む導体膜からなるバリア層によって底面が覆わ
れているため、上部ゲート電極を構成する金属原子が該
上部ゲート電極から下部ゲート電極に拡散することを防
止できると共に、下部ゲート電極に含まれる不純物イオ
ンが該下部ゲート電極から上部ゲート電極に拡散するこ
とを防止できる。さらに、下部ゲート電極形成後に層間
絶縁膜を堆積しているため、上部ゲート電極を含めた本
願のゲート電極が従来のゲート電極と比べて高さが同程
度であるならば、層間絶縁膜堆積時のアスペクト比が小
さくなるので、該層間絶縁膜は基板上の細部にわたって
確実に充填される。従って、半導体装置の電気特性を劣
化させることなく、ゲート電極の低抵抗化を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。

【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示す工程順断面図である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示す工程順断面図である。

【図４】本発明の第１の実施形態の第１変形例に係る半
導体装置を示す構成断面図である。

【図５】本発明の第１の実施形態の第２変形例に係る半
導体装置を示す構成断面図である。

【図６】本発明の第２の実施形態に係る半導体装置を示
す構成断面図である。

【図７】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順断面図である。

【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示す工程順断面図である。

【図９】本発明の第３の実施形態に係る半導体装置を示
す構成断面図である。

【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体装置の製造方法を示す工程順断面図である。

【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体装置の製造方法を示す工程順断面図である。

【図１２】従来のポリメタル構造のゲート電極を有する
ｎ型ＭＯＳＦＥＴを示す構成断面図である。

【図１３】従来の埋め込みゲート電極を有するｎ型ＭＯ
ＳＦＥＴを示す構成断面図である。

【符号の説明】

１１ 半導体基板 １１ａ ソース・ドレイン領域 １２ 素子分離 １３ ゲート絶縁膜 １４ 下部ゲート電極 １５ サイドウォール １６ 第１の層間絶縁膜 １６ａ 開口部（上部ゲート電極形成領域） １７ レジストパターン １７ａ 開口部 １８Ａ バリア層 １８Ｂ 同体膜 １９Ａ 上部ゲート電極 １９Ｂ 金属膜 １９Ｃ 上部ゲート電極 １９Ｄ 上部ゲート電極 ２０ ゲート電極 ２１ 第２の層間絶縁膜 ２２ コンタクト ２３ コバルトシリサイド層（金属シリサイド層） ３１ 半導体基板 ３２ 素子分離 ３３Ａ ゲート絶縁膜 ３３Ｂ シリコン酸化膜 ３４Ａ 下部ゲート電極 ３４Ｂ ポリシリコン膜 ３５Ａ バリア層 ３５Ｂ 導体膜 ３６ サイドウォール ３７ 第１の層間絶縁膜 ３７ａ 開口部（上部ゲート電極形成領域） ３８ レジストパターン ３８ａ 開口部 ３９Ａ 上部ゲート電極 ３９Ｂ 金属膜 ４０ ゲート電極 ４１ 第２の層間絶縁膜 ４２ コンタクト

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上に形成されたゲート電極
   を備え、 前記ゲート電極は、下側から順次形成された下部ゲート
   電極、バリア層及び上部ゲート電極からなるゲート電極
   を有し、 前記下部ゲート電極はポリシリコンからなり、 前記上部ゲート電極は金属からなり、 前記バリア層は、高融点金属を含む導体膜からなり、前
   記上部ゲート電極の側面及び底面を覆うように形成され
   ていることを特徴とする半導体装置。
2. 【請求項２】 前記半導体基板における前記ゲート電極
   の両側にそれぞれ形成されたソース領域及びドレイン領
   域と、 前記ソース領域及びドレイン領域の各上面に形成された
   金属シリサイド層とをさらに備えていることを特徴とす
   る請求項１に記載の半導体装置。
3. 【請求項３】 前記半導体基板における前記ゲート電極
   の両側にそれぞれ形成されたソース領域及びドレイン領
   域と、 前記ソース領域及びドレイン領域とそれぞれ電気的に接
   続するコンタクトとをさらに備え、 前記ゲート電極における前記上部ゲート電極の側面と、
   前記ソース領域側のコンタクト又は前記ドレイン領域側
   のコンタクトの側面とは前記バリア層を介して密着して
   形成されていることを特徴とする請求項１に記載の半導
   体装置。
4. 【請求項４】 半導体基板の上に互いに間隔をおいて形
   成された複数の下部ゲート電極と、 前記複数の下部ゲート電極の上にまたがるように形成さ
   れたバリア層と、 前記バリア層の上に形成された１つの上部ゲート電極と
   を備え、 前記下部ゲート電極はポリシリコンからなり、 前記上部ゲート電極は金属からなり、 前記バリア層は、高融点金属を含む導体膜からなり、前
   記上部ゲート電極の側面及び底面を覆うように形成され
   ていることを特徴とする半導体装置。
5. 【請求項５】 半導体基板の上に、ゲート絶縁膜とポリ
   シリコンからなる下部ゲート電極とを順次形成する工程
   と、 前記半導体基板における前記下部ゲート電極のゲート長
   方向側にソース領域及びドレイン領域をそれぞれ形成す
   る工程と、 前記半導体基板の上に全面にわたって平坦化された層間
   絶縁膜を堆積する工程と、 前記層間絶縁膜における前記下部ゲート電極の上方の領
   域に対して異方性エッチングを行なって前記下部ゲート
   電極の上面を露出させることにより、前記層間絶縁膜に
   おける前記下部ゲート電極の上に開口部を形成する工程
   と、 前記層間絶縁膜における前記開口部の壁面及び底面に全
   面にわたって高融点金属を含む導体膜からなるバリア層
   を形成する工程と、 前記開口部における前記バリア層の上に金属を充填する
   ことにより、該金属からなる上部ゲート電極を形成する
   工程とを備えていることを特徴とする半導体装置の製造
   方法。
6. 【請求項６】 シリコンからなる半導体基板の上に、ゲ
   ート絶縁膜とポリシリコンからなる下部ゲート電極とを
   順次形成する工程と、 前記半導体基板における前記下部ゲート電極のゲート長
   方向側にソース領域及びドレイン領域をそれぞれ形成す
   る工程と、 前記半導体基板の上に全面にわたって金属膜を堆積した
   後、該半導体基板に対して所定温度でアニールを行なう
   ことにより、前記ソース領域及び前記ドレイン領域の各
   上面並びに前記下部ゲート電極の上面に前記金属膜がシ
   リサイド化されてなる金属シリサイド層を選択的に形成
   する工程と、 前記半導体基板の上に全面にわたって平坦化された層間
   絶縁膜を堆積する工程と、 前記層間絶縁膜における前記下部ゲート電極の上方の領
   域に対して異方性エッチングを行なって前記金属シリサ
   イド層における前記下部ゲート電極の上側部分を露出さ
   せることにより、前記層間絶縁膜における前記下部ゲー
   ト電極の上に開口部を形成する工程と、 前記開口部に露出する金属シリサイド層に対してエッチ
   ングを行なって前記下部ゲート電極の上面を露出させる
   工程と、 前記層間絶縁膜における前記開口部の壁面及び底面に全
   面にわたって高融点金属を含む導体膜からなるバリア層
   を形成する工程と、 前記開口部における前記バリア層の上に金属を充填する
   ことにより、該金属からなる上部ゲート電極を形成する
   工程とを備えていることを特徴とする半導体装置の製造
   方法。
7. 【請求項７】 半導体基板の上に、ゲート絶縁膜とポリ
   シリコンからなる下部ゲート電極とを順次形成する工程
   と、 前記下部ゲート電極の上に、高融点金属を含む導体膜か
   らなるバリア層を形成する工程と、 前記半導体基板における前記下部ゲート電極のゲート長
   方向側にソース領域及びドレイン領域をそれぞれ形成す
   る工程と、 前記半導体基板の上に全面にわたって平坦化された層間
   絶縁膜を堆積する工程と、 前記層間絶縁膜における前記下部ゲート電極の上方の領
   域に対して異方性エッチングを行なって前記バリア層の
   上面を露出させることにより、前記層間絶縁膜における
   前記バリア層の上に開口部を形成する工程と、 前記層間絶縁膜における前記開口部に金属を充填するこ
   とにより、該金属からなる上部ゲート電極を形成する工
   程とを備えていることを特徴とする半導体装置の製造方
   法。