KR980011938A - 금속실리사이드를 형성하도록 반응되는 순차적으로 증착된 금속층에 폴리실리콘 구조물을 노출시키기 위해 재료의 평탄화된층을 사용하는 자기 정렬 폴리사이드 제조방법 - Google Patents

금속실리사이드를 형성하도록 반응되는 순차적으로 증착된 금속층에 폴리실리콘 구조물을 노출시키기 위해 재료의 평탄화된층을 사용하는 자기 정렬 폴리사이드 제조방법 Download PDF

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Abstract

게이트와 상호접속선과 같은 폴리실리콘 구조물 상에 금속 실리사이드층을 형성하는 과정은 폴리실리콘 구조물 상에 절연재층을 형성하고, 절연재층이 대체적으로 평탄화될 때까지 절연재층을 제거하여서 폴리실리콘 구조물 상의 절연재의 두께가 소정의 두께 범위내에 있도록 하며, 폴리실리콘 구조물의 부분이 노출될 때까지 절연재의 평탄화된 층을 에칭하며, 결과의 구조물 상에 금속층을 증착하며, 폴리 실리콘 구조물을 금속층과 반응시켜서금속실리사이드 층을 형성함으로서 단순하게 된다.

Description

금속실리사이드를 형성하도록 반응되는 순차적으로 증착된 금속층에 폴리실리콘 구조물을 노출시키기 위해 재료의 평탄화된 층을 사용하는 자기 정렬 폴리사이드 제조방법
본 발명은 폴리사이드 프로세스에 관한 것으로, 특히, 금속 실리사이드를 형성하도록 반응되는 연속적으로 증착되는 금속층에 폴리사이드 구조를 노출시키기 위해 재료의 평탄화된 층을 사용하는 자기 정렬 폴리사이드 프로세스에 관한 것이다.
반도체 소자의 집적도의 증가와 함께, MOS 트랜지스터의 게이트와, 바이폴라 트랜지스터의 에미터와, MOS 및 바이폴라 트랜지스터의 국부 상호접속 영역 및, 이러한 소자들을 함께 접속하는 접속선과 같은 이러한 소자들의 전기전도 구조의 시트 저항율은 이러한 소자가 동작할 수 있는 속도를 제한하기 시작하고 있다.
폴리실리콘 게이트의 시트 저항율과 종래의 매립 채널 CMOS 소자의 상호접속선을 감소시키기 위한 하나의 잘 알려진 기술을 폴리실리콘 게이트와 상호접속선에 걸쳐 금속 실리사이드의 층을 형성하는 것이다. 결과적인 게이트와 폴리사이드 구조로 알려진 상호접속 구조는 폴리실리콘의 잘 알려진 특징에 더하여 금속 실리사이드의 더 낮은 저항율을 제공한다.
도 1a-1b는 전체적인 매립 체널 CMOS 프로세스의 일부로서 표준 폴리실리콘 프로세스를 도시하는 횡단면도를 도시한다. 도 1a에 도시된 바와 같이, 프로세스는 반대 전도형의 옅게 도핑된 기판(10) 내의 웰 영역(12)과, 일련의 필드 산화물 영역 FOX과, 게이트 산화물(14)의 영역 및 폴리실리콘(폴리)의 층(16) (채널스탑 및 스래시 홀드 주입에 더하여)을 종래식으로 형성하는 것으로 시작한다.
폴리층(16)의 종래의 n+도핑에 이어서, 폴리사이드 프로세스는 텅스텐 실리사이드(WSi2)(18)의 상부층의 증착으로 시작한다. 이후에, 게이트/선 마스크(20)는 표준 포토리소그라피 기술을 사용한 텅스텐 실리사이드(18)의 층위에 형성되고 패터닝된다.
마스크(20)가 형성되면, 도 1b에 도시된 바와 같이, 실리사이드(18)의 마스크되지 않은 영역과 폴리(16)의 상부 영역은 그 후에 에칭되어 폴리실리콘 게이트(22)와 상호접속선(24)을 형성한다. 그러므로, 종래의 CMOS 트랜지스터에서, 폴리사이드 구조는 도핑된 폴리실리콘의 층위에 텅스텐 실리사이드의 층을 단순히 증착시킴으로서 형성될 수 있다.
폴리사이드 구조로서 형성되든지 그렇지 않든지, 종래의 매립 채널 CMOS 소자의 하나의 단점은 NMOS 및 PMOS 트랜지스터 모두의 폴리 게이트는 동일한 n형 재료로 짙게 도핑된다는 것이다. NMOS 트랜지스터에 대해서는 이상적이지만, n 형 게이트는 PMOS 트랜지스터에서 낮은 슬래시홀드 전압을 얻는 것을 어렵게 한다.
그러므로, PMOS 트랜지스터의 성능을 최적화하기 위해 "표면-채널" CMOS 소자로 불리는 더욱 최신의 소자가 개발되었다. 표면-채널 CMOS 소자에서, NMOS 트랜지스터의 폴리시리콘 게이트는 n형 재료로 도핑되는 반면, PMOS 트랜지스터의 폴리실리콘 게이트는 p형 재료로 도핑된다.
그러나, 표면-채널 CMOS 소자에서, NMOS 트랜지스터의 n 형 게이트는 n 형 또는 p 형 상호접속선중의 하나에 의해 PMOS 트랜지스터의 p 형 게이트에 접속될 때, n형 또는 p형 상호접속선이 p형 또는 n형 게이트와 각각 만나는 지점에서 p-n 접합이 형성된다.
그러므로, 폴리실리콘 게이트와 상호접속선의 시트 저항율을 감소시키는 것은 물론, p-n 접합을 피하기 위해, 표면 채널 CMOS 소자는 폴리실리콘 또는 등가의 구조를 사용하여 NMOS 및 PMOS 소자 사이에 전기접속을 제공하는 것이 필요하다.
표면-채널 CMOS 소자를 폴리실리콘 구조로 형성하기 위한 하나의 프로세스는 단순히 n형 재료로 NMOS 영역내의 폴리층을 도핑하고, p 형 재료로 PMOS 영역내의 폴리층을 도핑하는 것이다. 이러한 접근법에서, 폴리사이드 구조는 그 후에 n형 및 p형 도핑된 폴리실리콘 층의 상부에 텅스텐 실리사이드의 층을 단순히 증착시킴으로서 형성될 수 있다.
도 2a-2c는 전체적인 표면-채널 CMOS 소자를 폴리실리콘 구조로 형성하기 위한 하나의 프로세스는 단순히 n형 재료로 NMOS 영역내의 폴리층을 도핑하고, p형 재료로 PMOS 영역내의 폴리층을 도핑하는 것이다. 이러한 접근법에서, 폴리사이드 구조는 그 후에 n형 및 p 형 도핑된 기판(30) 내의 웰 영역(32)과, 일련의 필드 산화물 명역 FOX과, 게이트 산화물(34)의 영역 및, 폴리실리콘(폴리) 의 층(36)을 종래식으로형성하는 것으로 시작한다.
폴리층(36)의 종래식 형성에 이어서, NMOS 영역내의 폴리층(36)의 n+ 도핑으로부터 PMOS 영역내의 폴리층(36)을 보호하기 위해 PMOS 영역상부에 n 주입 마스크(38)가 형성된다. 이에 이어서, 마스크되지 않은 영역은 n형 재료로 도핑된다.
NMOS 영역내의 폴리층(36)이 n형 재료로 도핑된 후에, n-주입 마스크(38)는 제거되고, 프로세스는 PMOS 영역내의 폴리층(36)의 p+ 도핑으로부터 NMOS 영역내의 폴리층(36)을 보호하는 p주입 마스크(미도시)로 반복된다.
다음으로, 도 2b에 도시된 바와 같이, 텅스텐 실리사이드(WSi2)(40)는 폴리층(36)의 상부에 증착되고, 게이트/선 마스크(42)의 형성과 패터닝이 이어진다. 그후에, 도 2c에 도시된 바와 같이, 텅스텐 실리사이드(40)의 마스크되지 않은 영역과 폴리(36)의 상부 영역은 에칭되어 소자의 폴리실리콘 게이트와 상호접속선을 형성한다.
그러므로, 종래의 매립-채널 CMOS 소자에서, 표면-채널 폴리사이드 구조는 또한 도핑된 폴리실리콘 층의 상부에 텅스텐 실리사이드의 층을 단순히 증착시킴으로써 형성될 수 있다. 그러나, 매립-채널 CMOS 소자와는 다르게, 표면-채널 CMOS 소자를 형성하기 위한 상기 설명된 프로세스는 폴리층(36)을 도핑하는 종래의 매립-채널 CMOS 프로세스후에 부가적인 두 개의 마스킹 단계를 필요로 한다.
상기 설명된 표면-채널 프로세스의 또다른 단점을 고온 프로세싱 단계가 금속 실리사이드층의 형성후에 통상적으로 사용된다는 것이다. 이러한 고온 익스커션(excursion)은 하나의 형태의 폴리가 다른 형태의 폴리, 즉, p+ 폴리에서 n+ 폴리까지 이동하는 p형 이온에 의해 도핑되는 카운터가 될 수 있도록 금속 실리사이드를 경유하여 n+ 폴리 및 p+ 폴리사이드의 도팬트 상호확산을 차례로 유도할 수 있다.
그러므로, 고온 제한에 더하여 두 개의 부가적인 마스킹 단계를 사용하는 데에 있어서의 부가적인 비용과 복잡성 때문에, 이러한 프로세스는 표면-채널 CMOS 소자를 형성하는 바람직한 접근법이 아니다.
부가적으로, 매립 채널 CMOS 소자이든지 표면-패널 CMOS 소자이든지, 폴리사이드 구조를 형성하기 위해 증착된 금속 실리사이드를 사용하는 경우의 하나의단점은 증착된 금속 실리사이드가 얇은 조각으로 갈라지는 성향 즉, 상부의 폴리층으로부터 벗겨지는 성향이 있다는 것이다. 이러한 갈라짐은 결과적으로 폴리사이드 구조상에 위치되는 스트레스를 발생시키고, 금속 실리사이드층의 증착에 앞선 세척 단계동안 폴리실리콘의 표면으로부터 모든 나머지 산화물을 제거하는 것을 어렵게 하는 것으로 알려져 있다.
소오스 및 드레인 영역은 물론, 게이트 및 상호 접속선 상부에 실리사이드를 형성하는데에 흔히 사용되는 또다른 접근법은 자기 정렬 실리사이드 또는 살리사이드로 알려진 프로세스이다. 살리사이드 프로세스에서, 실리사이드는 소오스 및 드레인 영역의 형성후에 형성된다. 결과적으로, 소오스 및 드레인 영역을 형성하기 위해 사용되는 것과 동일한 주입 단계가 사용되어 폴리실리콘 게이트를 도핑할 수 있다.
도 3a-3e는 전체적인 표면-채널 CMOS 프로세스의 일부인 종래의 살리사이드 프로세스를 도시한 단면도를 도시한다. 도 3a에 도시된 바와 같이, 프로세스는 반대 전도형의 옅게 도핑된 기판(50) 내의 웰 영역(52)과, 일련의 필드 산화물 영역 FOX과, 게이트 산화물(54)의 영역 및 폴리실리콘(폴리)의 층(56)을 종래식으로 형성하는 것으로 시작한다.
폴리층(56)의 종래식 형성에 이어서, 게이트/선 마스크(58)는 폴리실리콘(56)의 층상부에 형성되고 패터닝된다. 다음으로, 폴리(56)의 마스크되지 않은 영역은 에칭되어 NMOS 소자를 위한 폴리실리콘 게이트(60) 및 상호 접속선(62)과, PMOS 소자를 위한 폴리실리콘 게이트(64) 및 상호접속선(66)을 형성한다.
이에 이어서, 도 3b에 도시된 바와 같이, 마스크(58)는 제거되고 n주입마스크(68)는 PMOS 영역상부에 형성되어 PMOS 영역을 보호한다. 마스크(68)가 적소에 있으면, NMOS 영역에는 다시 n형 재료가 주입되어 폴리실리콘 게이트(66)와, 상호접속선(64) 및, 소오스 및 드레인 영역(70 및 72)을 짙게 도핑한다. 이러한 단계는 잘 알려진 LDD 구조를 형성한다.
다음으로, n 주입 마스크(79)는제거되고, 이 프로세스는 폴리 게이트(62) 와, 상호접속선(68) 및, 소오스 및 드레인 영역(74 및 76)의 짙은 p+ 도핑동안 NMOS 영역을 보호하는 p주입 마스크(미도시) 로 반복된다.
이에 이어서, 도 3d에 도시된 바와 같이, 내화성 금속(80)의 층이 소자 상부에 형성된다. 다음으로, 도 3e에 도시된 바와 같이, 내화성 금속(80)의 층은 반응하여 폴리실리콘 게이트(62/66)와, 상호접속선(64/68)과, 소오스 영역(70/74) 및, 드레인 영역(72/76) 상부에 금속 실리사이드(82)의 층을 형성한다. 금속(80)의 층은 산화물 스페이서(78) 또는 필드 산화물 영역 FOX와 크게 반응하지 않는다.
금속 실리사이드(82)의 층이 형성된 후에, 반응되지 않은 금속층(80)은 선택적인 에칭으로 제거된다. 살리사이드 프로세스는 자기 정렬되어 어떤 마스킹 단계도 필요없이 게이트(62/66)와, 상호 접속선(64/68)과, 소오스 영역(70/74) 및, 드레인 영역(72/76) 상부에 금속 실리사이드(82) 의 층을 형성한다. 금속(80)의 층은 산화물 스페이서(78) 또는 필드 산화물 영역 FOX와 크게 반응하지 않는다.
그러나, 종래의 살리사이드 프로세스의 하나의 제한은 금속층이 산화물 스페이서와 크게 반응하지 않더라도, 실리사이드의 엷은 흔적은 선택적 에칭후에 산화물 스페이서상에 남을 수 있다는 것이다. 이러한 흔적은 차례로 실리사이드의 흔적이 소오스 또는 드레인 영역에 게이트를 쇼트시키는 "브리징"으로 알려진 상태를 만들 수 있다.
부가적으로, 도 3D 및 3E에 도시된 바와 같이, 금속 실리사이드는 하부 실리콘과 금속층의 반응에 의해 형성되기 때문에, 살리사이드 프로세스는 반응시에 실리콘의 일부를 소비한다. 결과적으로 살리사이드 프로세스는 차례로 접합 누설을 유도할 수 있는 평탄한 더 얕은 접합 깊이 (CMOS 소자는 통상적으로 얕은 접합 깊이를 사용한다. )로 귀결된다.
종래의 살리사이드 프로세스의 또다른 제한은 실리사이드로된 상호 접속선의 폭은 거의 0.25 미크론 이하로 떨어지고, 실리사이드로된 폴리실리콘선의 시트 저항율은 증가한다는 것이다. 시트 저항율의 이러한 증가는 왜곡된 실리사이드 형태(소위 "스마일링" 살리사이드 구조)와 얇은 실리사이드와, 더 작은 그레인 크기 및, 불완전한 단계 변형과 같은 여러 매커니즘에 의해 초래되는 것으로 알려져 있다.
그러므로, 결과적으로, 상기 주지된 제한을 감소시키거나, 제한하는 종래의 표면-채널 CMOS 소자의 폴리실리콘 게이트와 상호 접속선 상부에 금속 실리사이드의 층을 형성하기 위한 방법이 필요하다.
제 1a-1b도는 전체 매립 채널 CMOS 제조 방법의 일부로서 표준 폴리사이드 제조 방법을 설명하는 단면도.
제 2a-2c도는 전체 표면 채널 CMOS 제조 방법의 일부로서 폴리사이드 제조 방법을 설명하는 단면도.
제 3a-3e도는 전체 표면 채널 CMOS 제조 방법의 일부로서 종래의 실리사이드 제조 방법을 설명하는 단면도.
제 4a-4c도는 본 발명에 따른 첫번째 다른 제조 방법을 설명하는 단면도.
제 6a-6e도는 표면 채널 CMOS 제조 방법에 적용되는 본 발명의 자기 정렬 폴리사이드 제조 방법을 설명하는 단면도.
제 7도는 제 6a-6e도에 도시된 제조 방법의 첫 번째 제조 방법을 설명한 단면도.
제 8도는 제 6a-6e도에 도시된 제조 방법의 두 번째 다른 제조 방법을 설명한 단면도.
제 9도는 매립 채널 CMOS 제조 방법에 적용되는 본 발명의 자기 제조 방법을 설명하는 단면도.
제 10a-10d도는 증속(enhanced) 매립 채널 CMOS 제조 방법에 적용되는 본 발명의 자기 정렬 방법을 설명하는 단면도.
제 11a-11d도는 본 발명의 제조 방법에서 LOCOS 형성 필드 산화물을 사용하기 위한 제 1 접근법을 설명하는 단면도.
제 12a-12c도는 본 발명의 제조 방법에서 LOCOS 형성 필드 산화물을 사용하기 위한 제 2 접근법을 설명하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 30, 50 : 기판 12, 32, 52 : 웰 영역
16 : 폴리실리콘 14, 34, 54 : 게이트 산화물
18, 40, 82 : 실리사이드 62, 66 : 폴리실리콘 게이트
본 발명은 종래의 폴리사이드 및 살리사이드 제조 방법에 존재하는 제한을 감소시키거나 제거하는, 표면 채널 CMOS 소자 등의 반도체 소자의 일부로서 형성된 구조물상의 금속 실리사이드층을 형성하는 자기 정렬 방법을 제공한다.
본 발명에서는, 먼저 반도체 소자상에 절연 재료층을 형성하여 절연 재료층에 의해 구조물을 피복한다. 다음, 절연 재료층이 실질적으로 평탄해질 때까지 절연 재료층을 제거하여 구조물의 표면을 노출시킨다. 그 후, 절연 재료층과 구조물의 노출된 표면상에 금속층을 증착한다. 그 후, 금속층은 구조물과 반응하여 구조물상에 금속 실리사이드층과 절연 재료층상에 반응하지 않은 금속층을 형성한다. 반응하지 않은 금속층은 절연 재료층으로부터 제거되고, 종래의 후단 공정으로 이어진다.
이하, 첨부된 도면을 참조하여 본 발명의 원리가 사용된 실시예를 설명하므로써 본 발명의 특징 및 이점은 좀더 명백해질 것이다.
도 4a 내지 4c는 본 발명에 따른 자기 정열 폴리사이드방법을 표시한 단면도이다. 도 4a에 나타낸 바와 같이, 본 발명의 방법은 전기적인 전도 폴리실리콘 구조물(110)을 포함한 반도체 소자(100)의 종래 형태로 개시한다. 예를 들어, 구조물(110)은 MOS 트랜지스터의 게이트, 바이폴러 트랜지스터의 에미터, MOS 또는 바이폴러 트랜지스터의 국부 내부접속 재료 (즉, 도프된 영역 및 접촉 플러그 사이에 접촉이 용이하도록 소오스 영역과 같은 도프된 영역에 형성된 재료), 또는 반도체 사이의 내부 접속선을 나타낼 수 있다.
소자(100) 및 구조물(110)이 형성되는 경우, 본 발명의 방법은 구조물(110)이 절연 재료층(112)으로 커버된 소자(100)에 대해, 산화물, 질화물, 또는 산화물/질화물 화합물과 같은 절연 재료층(112)을 증착하는 것을 개시한다. 도 4b 에 나타낸 바와 같이, 절연 재료층(112)은 절연 재료층(112)이 거의 평면이 될 때까지 리플로우(reflow) 또는 레지스트 에치 백(resist etch back)과 같은, 화학적 기계적인 연마(CMP) 또는 다른 기술에 의해서 제거되고, 기판(110)의 상면은 노출된다. (절연 재료층(112)의 낮은 점이 기판(110)의 상면보다 낮으면, 기판(110)의 상면부는 표면이 거의 평면이 되도록 제거되는 것이 요구될 수도 있다.)
다음으로, 티타늄, 코발트, 텅스텐 또는 니켈과 같은 금속층(114)은 절연 재료층(112) 및 기판(110)의 노출된 상면에 증착된다. 이후에, 도 4c에 나타낸 바와 같이, 금속층(114)은 빠른 열처리(RTP)(rapid themal process)를 이용하여 금속 실리사이드층(116)을 형성하도록 니트로겐 환경에 노출된 폴리 실리콘과 반응된다.
이점에서, 금속 실리사이드층(116)은 소위 C49 위상으로 불려지는 C49 위상내에 있다. 금속층(114)은 절연 재료 (112) 층에 형성되지만, 절연 재료(112) 층과 충분히 반응하지는 않는다.(비록 금속 질화묵 박층이 니트로겐 환경에 기인하는 금속(114) 층에 형성되도라도), 금속 실리사이드 층(116)이 형성된 후에, 반응하지 않은(금속 질화물 박층을 포함한) 금속층(114)은 1 : 1 : 5 의 비율로 NH4OH+H2O2+H2O2와 같은 에칭 화학물을 이용한 선택적 에지로 제거된다.
다음으로, 금속 실리사이드층(116)은 제 2RTP 단계에서 소자(100)를 노출시킴으로서 더욱 결정화된다. 이점에서, 금속 실리사이드층(116)은 소위 C54 로 불리는 C54 내 또는 저 고유저항 위상내에 있다. 다음으로, 방법인 종래 백 엔드 (back-end) 공정단계로 연속된다.
도 5a 내지 5c는 본 발명에 따른 제 1 선택적 방법을 표시한 단면도를 나타낸 도면이다. 도 5a에 나타낸 바와 같이, 또한, 절연 재료층(112)은 구조물(100)의 측벽부가 노출될 수 있도록 하는 평탄화 단계를 후속으로 하여 에칭될 수 있다.
도 5b에 나타낸 바와 같이, 구조물(100)의 측벽부가 노출된 경우, 금속층(114)은 절연 재료층(112) 및 노출된 구조물(110)의 상면과 측벽면에 증착된다. 이후에, 방법은 도 5c에 나타낸 소자를 제조하기 위해 상술한 바와 같이 연속된다.
본 발명의 제 2 선택적 방법에서, 절연 재료층(112)이 거의 평탄화 될때까지 절연 재료층(112)을 제거하기 보다, 기판(110)의 상면이 노출되고, 제거 단계는 기판(110)에 대한 절연 재료층의 두께가 소정의 두께 범위내에 있는 경우 종결되고, 절연 재료층(112)은 거의 평탄화된다.
이후에, 절연재료층은 기판(110)의 표면이 노출될 때까지 에칭된다. 다음에, 방법은 금속층(114)의 증착으로 상술한 바와 마찬가지로 연속된다.
본 발명의 제 3 선택적 방법에서, 구조물(110)을 노출하기 위해 절연 재료층(112)을 평탄화 및 에칭하기 보다, 절연 재료층(112)이 마스크되어 구조물(110)을 노출시키도록 에칭될 수 있따. 이후에, 금속층(114)이 증착되고 그 후 금속 실리사이드층(116)을 형성하도록 반응된다. 상술한 바와 같이, 그후, 반응하지 않은 금속은 선택적 에칭으로 제거될 수 있다. 그러나, 이 방법은 자기 정열이 아니며 부가된 마스킹 단계가 요구된다.
본 발명의 제 4 선택적 방법에서, 절연 재료층(112) 및 기판(110)의 노출된 표면에 금속층(114)을 증착하기보다, 텅스텐층은 화학기상 성장법(CVD)에 의해서 선택적으로 증착될 수 있다. CVD 방법으로, 텅스텐층은 기판(110)의 노출된 표면에만 형성된다. 금속층(114)의 화학 기상 성장을 후속으로 하여, 방법은 종래 백엔드 처리 단계로 연속된다.
본 발명의 방법으로부터 특정한 이점이 있는 하나의 방법은 표면 채널 CMOS 소자를 형성하는 방법이다. 도 6a 내지 6e는 표면 채널 CMOS 소자를 형성하는 방법을 적용한 본 발명을 표시한 단면도이다.
도 6a 에 나타낸 바와 같이, 표면 채널 방법은 엷게 도프된 p형 기판에 형성된 n 우물 영역, 트렌치(trench) 필드 산화물 영역(FOX), 일연의 게이트 산화물(154) 영역, n+및 p-폴리실리콘 게이트 156/158, n-및 p+폴리실리콘 내부 접속선(160 내지 162), n-/n-및 p+/p-소오스 영역(164/166), n-/n-및 p+/p-드레인 영역(168/170), 및 (채널 정지 및 문턱 주입을 따라) 산화물 스페이서(172)를 포함한 표면 채널 CMOS 구조물(200)의 종래 형태로 개시한다.
CMOS 구조물(200)이 형성된 경우, 절연 재료(산화물, 질화물 또는 산화물/질화물 화합물) 층(112)은 게이트(156/158), 내부 접속선(160/162), 스페이서(172), 기판(150)의 노출된 영역, 필드 산화물 영역(FOX)에 증착된다.
이후에, 도 6b에 도시한 바와 같이, 절연 재료층(112)은 거의 평탄화 될때까지 (CMP 또는 다른 동등한 기술에 의해서) 제거되고, 폴리실리콘 게이트(156/158)의 상면은 노출된다. (폴리실리콘 게이트(156/158)의 상면이 노출되는 경우, 필드 산화물 영역(FOX) 게이트 산화물 영역(154)의 형성시 상부 방향으로 적은 양이 성장되기 때문에 절연 재료 박층(112)은 내부 접속선(160/162)의 상면상에 거의 50 내지 80Å의 두께로 잔존한다.)
다음으로, 도 6c에 도시한 바와 같이, 절연 재료층(112) 및 산화물 스페이서(172)는 게이트(156 내지 158)의 상면 및 측벽면의 일부와 내부 접속선(160/162) 양측 모두를 노출시키도록 선택적으로 에칭된다.
도 6d에 도시한 바와 같이, 폴리실리콘 게이트(156/158) 및 내부 접속선(160/162)이 노출된 경우, 표면 채널 방법은 절연 재료층(112) 및 게이트(156/158)와 내부접속선(160/162)의 노출된 상면 및 측벽면에 대해 거의 200 내지 1000Å의 두께로 금속층(114)(티타늄, 코발트, 텅스텐, 또는 니켈)의 증착으로 연속된다.
이후에, 도 6e에 도시한 바와 같이, 금속층(114)은 60초 동안 거의 650 내지 750℃의 빠른 열처리(RTP)를 이용하여 금속 실리사이드층(116)을 형성하도록 니트로겐 환경에서 노출된 폴리실리콘과 반응된다.
(상술한 바와 같이, 이점에서, 금속 실리사이드층(116)은 소위 C49위상으로 불리우는 C49 내에 있다.)
그러나 금속층(114)은 산화물 스페이서(172) 또는 절연재료층(112)과 충분히 반응하지 않는다(비록 금속 질화물 박층이 니트로겐 환경에 기인하는 금속층(114)에 형성되더라도). 금속 실리사이드층(116)이 형성된 후에, 반응하지 않은 (금속 질화물 박층을 포함한)금속층(114)은 1 : 1 : 5의 비율로 NH4OH+H2O2+H2O2와 같은 에칭 화학물을 이용한 선택적 에지로 제거된다.
다음으로, 금속 실리사이드층(116)은 10 내지 60초 동안 거의 800 내지 850℃인 제 2 RTP단계에서 구조물을 노출시킴으로서 더욱 결정화된다. (이점에서 상술한 바와 같이, 금속 실리사이드 층은 소위 C54로 불리우는 C54 낸에 있거나 또는 저 저항 위상내에 있다.) 이후에, 방법은 종래의 백엔드 처리단계로 연속된다.
도 6a 내지 6e 에 관련하여 서술된 방법에 첨부하여, 선택적인 수는 본 발명의 취지내에서 실행될 수도 있다. 예를 들어, 도 7에 도시한 바와 같이, 선택 에지는 내부 접속선(160/162)의 상면이 노출된 후에 중단될 수 있다.
게다가, 도 8에 나타낸 바와 같이, 절연 재료층의 화학적 기계적 연마는 게이트(156/158) 및 내부 접속선(160/162)의 상면이 노출될 때까지 연속할 수 있다. 그후, 도 8에 표시한 방법은 게이트(156/158) 및 내부 접속선(160/162)의 측벽면의 일부를 노출시키기 위해 선택 에칭을 이용하여 연속될 수 있다.
더욱이, 상술한 바와 같이, 제거(CMP 평탄화) 단계는 게이트(156/158) 및 내부 접속선(160/162)에 절연층의 두께가 소정의 두께 범위 내에 있으며, 절연재 층(112)이 대체적으로 평탄화될 때 종결될 수 있다.
상기 소정의 두께는 0보다 약간 큰, 화학적-기계적 폴리싱 후 남는 수 옹스트롬에서 수천 옹스트롬의 범위이다.
또한, 상술된 바와 같이, 금속층(114)을 증착하기보다는 텅스텐층이 화학 기상 증착법(CVD)에 의해 선택적으로 증착될 수도 있다. 이러한 CVD 프로세스에 의해, 텅스텐층은 게이트의 노출된 상부와 측벽면들(156/158) 및 상호접속 라인들(160/162) 상에만 증착될 수 있다.
CVD 프로세스의 장점은 텅스텐층이 텅스텐 실리사이드층보다 낮은 쉬트 저항을 갖는다는 것이다. (비록 저항은 텅스텐 실리사이드층보다 높을지라도) 따라서, 실리사이드층을 형성하는데 위에서 사용된 2개의 열적이 프로세스 단계들이 제거될 수 있다.
따라서, 설명되는 자기정렬 폴리사이드 프로세스는 표면 채널 CMOS 소자의 게이트 및 상호접속 라인과 같은 폴리실리콘 구조상에 금속 실리사이드층을 형성한다. 본 발명의 폴리사이드 프로세스는 어떠한 마스킹 단계도 구조물상에 실리사이드층을 형성하기 위해 요구되지 않는다는 점에서 자기정렬이다.
도 2a - 도 2c 를 참조하여 설명되는 폴리사이드 프로세스보다 2개 적은 마스킹 단계를 사용하는 것에 부가하여, 본 발명에서 금속 실리사이드층(116)은 고온단계 이후에 형성된다. 그 결과, 도판트 층간확산(interdiffusion)의 문제가 거의 제거된다. 또한, 금속 실리사이드층(116)과 폴리실리콘을 반응시킴에 의해 형성되기 때문에, 증착된 금속 실리사이드층에서 일어나는 얇은 조각으로 갈라지는 문제도 또한 크게 감소한다.
도 3a - 도3e에 설명되는 종래의 실리사이드 CMOS 프로세스를 참조하면, 소오스 및 드레인 영역들이 표면 채널 프로세스에서 실리사이드화 되지 않기 때문에, 소오스 및 드레인 영역에 있는 어떤 실리콘도 금속 실리사이드의 형성동안에 소모되지 않는다. 그 결과, 실리사이드화된 소오스 및 드레인 영역들에서 발생하는 접합 누출의 문제도 또한 제거된다 (비록 보다 높은 저항을 비용으로 치루지만). 게다가, 소오스 및 드레인 영역들이 실리사이드화되지않기 때문에, 브리징(bridging) 의 문제도 또한 제거된다.
또한, 도 5a 및 6c 에서 도시된 바와 같이, 상호접속 라인들과 같은 구조물들의 측벽의 일부분을 노출시킴으로써, 폭이 대략 0.25미크론 이하인 실리사이드화된 영역들에서 일어나는 쉬트 저항이 증가되는 문제도 거의 감소된다. 왜냐하면, 실리사이드화된 표면이 더 이상 상부면으로만 제한되지 않기 때문이다.
표면 채널 CMOS 구조물에 부가하여, 본 발명은 또한 매립 채널 CMOS 구조물에 사용될 수도 있다.
도 9는 텅스텐 실리사이드 증착단계가 생략된 것을 제외하고 종래대로 만들어진 매립 체널 구조(300)을 도시한다. (도 1a 참조). 따라서, 도 9에 도시된 바와 같이, 스페이서 및 소오스/드레인 영역들이 만들어진 이후에, 본 발명의 프로세스는 상술된 바와 같이 절연 재료의 층(112)을 먼저 증착함으로써 시작된다. 그 다음에, 상기 프로세스는 상술된 바와 같이 계속된다.
게다가, 종래의 매립 채널 프로세스는 보다 개선하여 본 발명의 관점에서 보다 간단한 제조 프로세스를 획득할 수 있다. 도 10a - 도 10d는 개선된 매립 채널 CMOS 프로세스의 일부로써 본 발명의 폴리사이드 프로세스를 예시하는 단면도를 나타낸다.
도 10a 에 도시된 바와 같이, 개선된 매립 채널 프로세스는 가볍게 도핑된 p 형 기판(150) 에 형성되는 n 웰 영역 (152), 트렌치된 필드 산화물 영역 (FOX), 일련의 게이트 산화물 영역 (154), 폴리실리콘 게이트 (156/158), 폴리실리콘 상호접속 라인 (160/162), n+/n-및 p+/p-소오스 영역 (164/166), n+/n-및 p+/p-드레인 영역 (168/170) 및 산화물 스페이서(172) (채널 스톱과 문턱주입을 따라)을 포함하는 매립 채널 CMOS 구조물 (400)의 형성으로 시작한다.
CMOS 구조물 (400)은 폴리층(16) (도 1a참조)과 같은 폴리층이 패터닝과 에칭되기 이전에 도핑 또는 실리사이드의 중첩층으로 덮이지 않는다는 면에서 종래의 매립 채널 소자와 다르다.
일단 CMOS 구조물 (400) 이 형성되면, 본 발명의 매립 채널 프로세스는 상술된 단계, 즉, 절연 물질의 증착, 절연 물질의 평탄화 및 측벽들을 노출시키기 위한 절연 물질의 선택적인 에치백(etchback)을 행하여 수행되는 평탄화와 에칭의 정도에 의존하는, 도 10b, 도 10c 에 도시된 구조물을 형성한다.
도 10b, 도 10c 및 도 10d에 도시된 바와 같이, 폴리실리콘 게이트(156/158) 및 상호접속 라인(160/162) 이 이러한 단계에서 다시 노출된다. 따라서, 본 발명에 따르면, 폴리실리콘 게이트(156/158) 및 상호접속 라인(160/162) 은, 비소와 같은 n형 물질이 게이트(156/158) 및 상호접속 라인(160/162)에 주입됨으로써 또는, 선택적으로는, 게이트(156/158) 및 상호접속 라인(160/162)에 POCl3 확산을 가함으로써 다음으로 도핑된다.
그 다음에, 상기 프로세스는 금속의 중첩층에 대한 증착과 함께 상술된 바와 같이 계속된다.
상술된 매립 채널 프로세스의 장점들 중의 하나는, 도핑되지 않은 폴리실리콘의 보다 작은 그레인 크기와 보다 낮은 반사율 때문에 폴리실리콘이 도핑되지 않는 경우에, 폴리층 (16)(도 1a 참조) 과 같은 폴리실리콘층을 패터닝하고 에칭하기가 보다 쉽다는 것이다. 따라서, 도 10a - 도 10d 를 참조하여 설명한 것과 같이, 게이트가 형성된 후에 폴리실리콘을 도핑함으로써, 게이트를 형성하는 데 요구되는 제조 단계들을 보다 잘 제어할 수 있게 된다.
게다가, 도핑된 폴리실리콘은 도핑되지 않은 폴리실리콘보다 빨리 산화된다. 따라서, 폴리실리콘 게이트와 상호접속 라인들은 스페이서(172)의 형성으로 이끄는 처리 단계 동안 보다 덜 산화된다. 또한, 게이트와 상호 접속 라인의 도핑은 n 형 물질을 절연 물질층(112)의 상부 영역의 일부분으로 주입하고, 그것은 차례로 게터링 사이트(gettering site)로써 작용한다. 그 결과, 게터링 사이트를 형성하기 위해 인으로 도핑된 산화물층을 증착하는 백 엔드(back-end) 처리 단계가 제거될 수 있다.
또한, 비록 본 발명의 프로세스가 트렌치된 필드 산화물 영역(FOX)을 참조하여 설명되었지만, 본 발명은 또한 실리콘의 국소적 산화(local oxidation of silicon : LOCOS) 에 의해 형성된 필드 산화물 영역에도 적용한다.
도 11a - 도 11b 는 본 발명의 프로세스를 LOCOS 로 형성된 필드 산화물 영역에 적용하는 제 1 접근법을 예시하는 단면도를 나타낸다. 도 11a 에 도시된 바와 같이, 종래의 LOCOS 프로세스는 기판(540)의 상부면상에서 연장하는 필드 산화물 영역(FOX)은 표준적인 CMP 또는 다른 평탄화 기술을 사용하여 평탄화된다.
일단 필드 산화물 영역(FOX)이 평탄화되면, 종래의 단계가 적용되어 하층 구조물을 형성한다. 따라서, 트렌치된 필드 산화물 영역과 비교하여, 이러한 접근법이 갖는 유일한 중요한 차이점은 LOCOS로 형성된 필드 산화물 영역의 과도한 측면 침식이다.
도 12a - 도 12c 는 본 발명의 프로세스를 LOCOS 로 형성된 필드 산화물 영역에 적용하는 제 2 접근법을 예시하는 단면도를 나타낸다. 도 6b에 대응하는 도 12a에 도시된 바와 같이, LOCOS 로 형성된 필드 산화물 영역이 사용되는 경우, 초기 평탄화 단계는 필드 산화물 영역(FOX)의 단차의 높이 때문에 상호접속 라인(160)의 상부면에서 중단된다.
따라서, 도 6c에 대응하는 도 12b에 도시된 바와 같이, 선택적인 에칭은 게이트(156/158) 의 측벽의 일부분만을 노출시키는 반면에 상호접속 라인(160) 의 측벽에 커다란 부분을 노출시킬 수 있다.
선택적인 프로세스에서는, 게이트 (156/158) 와 상호접속 라인(160) 에 걸쳐 금속 실리사이드층을 형성하기 보다는, 금속 실리사이드층을 상호접속 라인(160) 상에만 형성할 수도 있다. 아날로그 트랜지스터의 퍼포먼스는 실리사이드의 중첩층의 존재에 민감하다. 그 결과, 선택적인 프로세스는 실리사이트층을 상호접속 라인상에 형성되게 하고, 그럼으로써 아날로그 트랜지스터의 퍼포먼스를 변경함이 없이 라인의 쉬트 저항을 감소시킨다.
따라서, 도 12a에 도시된 평탄화 단계를 따르거나 또는 상호접속 라인(160)의 면들을 노출시키는 에치백(etch back)을 따르면, 금속층(114)은 절연 물질층(112) 및 노출된 상호접속 라인(160)상에만 증착될 수 있다.
도 12c 에 도시된 바와 같이, 또다른 선택적인 접근법에서는, 게이트 (156/158) 및 상호접속 라인 (160) 의 양쪽 상부면이 노출될 때까지 화학적-기계적인 절연 물질층 (112) 의 폴리싱이 계속된다. 그리고 선택적으로, 도 12c 에 예시된 프로세스가 선택적인 에칭을 행함으로써 계속되어 게이트 (156/158) 및 상호접속 라인 (160) 의 측벽면의 일부분을 또한 노출시킨다.
여기서 설명된 본 발명의 실시예에 대한 다양한 선택적인 것들이 본 발명을 실행할때 사용될 수 있음을 알아야 한다. 예를 들어, 비록 본 발명이 n 웰 CMOS 프로세스를 참조하여 설명되었지만, 본 발명은 p 웰 및 트윈 웰 CMOS 프로세스에도 동등하게 적용된다. 게다가, 본 발명은 표면 채널 및 매립 채널 CMOS 프로세스들로 제한되지 않고, 메모리 셀 프로세스 뿐만 아니라 종래의 NMOS 및 PMOS 프로세스들에도 적용된다.
또한, 비록 게이트(156/158) 및 상호접속 라인(160/162) 과 같은 구조물들이 폴리실리콘으로 형성되는 것으로 설명되었지만, 아몰포스 실리콘 또는 다결정 실리콘 게르마늄도 사용될 수 있다. 따라서, 다음의 청구항들이 본 발명의 범위를 정의하고 이들 청구항과 이와 동등한 것들의 범위에 속하는 방법 및 구조물들을 포함할 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면, 종래의 폴리사이드 및 살리사이드 제조 방법에 존재하는 제한을 감소시키거나 제거하는, 표면 채널 CMOS 소자 등의 반도체 소자의 일부로서 형성된 구조물상의 금속 실리사이드층을 형성하는 자기 정렬 방법을 제공한다.

Claims (71)

  1. 반도체 소자의 부분으로서 형성된 구조물 상에 금속 실리사이드의 층을 형성하는 방법에 있어서, 구조물이 절연재의 층으로 도포되도록 반도체 소자 상에 절연재 층을 형성하는 단계와, 절연재 층이 대체적으로 평면이 되며 구조물의 표면이 노출될 때까지 절연재 층을 제거하는 단계와, 구조물의 노출된 표면과 절연재 층상에 금속층을 증착하는 단계와, 구조물을 금속층과 반응하여서, 구조물 상에 금속 실리사이드 층과 절연재 층상에 반응하지 않은 금속의 층을 형성하는 단계와, 절연재 층으로부터 반응되지 않은 금속층을 제거하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 구조물이 MOS 트랜지스터의 게이트를 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 상기 게이트는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  4. 제 2항에 있어서, 금속층은 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  5. 제 2항에 있어서, 절연재층은 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  6. 제 1항에 있어서, 구조물은 바이폴라 트랜지스터의 에미터를 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서, 상기 에미터는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  8. 제 6항에 있어서, 상기 금속층은 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  9. 제 6항에 있어서, 절연재층은 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  10. 제 1항에 있어서, 구조물이 상호접속부를 구비하는 것을 특징으로 하는 방법.
  11. 제 10항에 있어서, 상호접속부가 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  12. 제 10항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택 되는 것을 특징으로 하는 방법.
  13. 제 10항에 있어서, 절연재층은 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  14. 제 1항에 있어서, 구조물의 측벽부가 노출될 때까지 절연재의 평탄화된 층을 에칭하는 단계를 또한 구비하는 것을 특징으로 하는 방법.
  15. 반도체 소자의 부분으로서 형성된 구조물 상에 금속 실리사이드 층을 형성하는 방법에 있어서, 반도체 소자 상에 절연재층을 형성하여 구조물이 절연재막층으로 도포되는 단계와, 상기 절연재층이 대체적으로 평탄화될때까지 금속재의 층을 제거하여서 구조물 상의 절연재 층의 두께가 소정의 두께 범위 내에 있게 하는 단계와, 구조물의 부분이 노출될 때까지 절연재의 평탄화된 층을 에칭하는 단계와, 상기 절연재층과 노출된 구조물상에 금속층을 증착하는 단계와, 상기 구조물을 금속층과 반응하여 구조물 상에 금속 실리사이드 층과 절연재층 상에 반응되지 않은 금속읓을 형성하는 단계와, 절연재 층으로부터 반응되지 않은 금속층을 제거하는 단계를 구비하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서, 상기 구조물이 MOS 트랜지스터의 게이트를 포함하는 것을 특징으로 하는 방법.
  17. 제 16항에 있어서, 상기 게이트가 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  18. 제 16항에 있어서, 상기 금속층은 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  19. 제 16항에 있어서, 상기 절연재층은 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  20. 제 15항에 있어서, 상기 구조물은 상호 접속부를 구비하는 것을 특징으로 하는 방법.
  21. 제 20항에 있어서, 상기 에미터는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  22. 제 20항에 있어서, 상기 금속층은 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  23. 제 20항에 있어서, 상기 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  24. 제 15항에 있어서, 상기 구조물은 상호접속부를 구비하는 것을 특징으로 하는 방법.
  25. 제 24항에 있어서, 상기 상호접속선은 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  26. 제 24항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  27. 제 24항에 있어서, 상기 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  28. 반도체 소자의 부분으로서 형성된 구조물 상에 금속 실리사이드의 층을 형성하는 방법에 있어서, 반도체 소자상에 절연재층을 형성하여서 구조물이 상기 절연재 층으로 도포되는 단계와, 절연재층이 대체적으로 평탄화될 때까지 절연재층을 제거하여서 구조물의 표면이 노출되게 하는 단계와, 상기 구조물 상에 금속층을 선택적으로 화학기상증착하는 단계를 구비하는 것을 특징으로 하는 방법.
  29. 제 28항에 있어서, 상기 구조물은 MOS 트랜지스터의 게이트를 포함하는 것을 특징으로 하는 방법.
  30. 제 29항에 있어서, 게이트는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  31. 제 29항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  32. 제 29항에 있어서, 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  33. 제 28항에 있어서, 상기 구조물이 바이폴라 트랜지스터의 에미터를 포함하는 것을 특징으로 하는 방법.
  34. 제 33항에 있어서, 상기 에미터는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  35. 제 33항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  36. 제 33항에 있어서, 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  37. 제 28항에 있어서, 상기 구조물은 상호접속부를 구비하는 것을 특징으로 하는 방법.
  38. 제 37항에 있어서, 상기 상호접속부는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  39. 제 37항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  40. 제 37항에 있어서, 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  41. 제 1 도전형태의 기판에 형성된 반도체 소자상에 폴리사이드를 형성하는 방법에 있어서, 다수의 액티브 소자 영역과, 다수의 액티브 소자 영역을 고립하는 기판 상에 형성된 필드 산화 영역과, 도핑된 영역 쌍이 각각의 액티브 소자 영역내에 형성되도록, 상기 기판상에 형성된 다수의 공간 분리 도핑 영역으로서, 도핑 영역은 다수의 기판 채널 영역을 한정하여서 액티브 소자 영역 내의 도핑된 영역의 각각의 쌍이 대응하는 기판 채널 영역을 한정하는 다수의 기판 채널 영역 상에 형성된 다수의 게이트 산화 영역과, 각각의 게이트가 대응하는 게이트 산화 영역 상에 형성된 다수의 게이트 산화 영역과, 각각의 게이트가 대응하는 게이트 산화 영역 상에 형성되도록 다수의 게이트 산화 영역상에 형성되었으며, 게이트 각각이 측벽을 갖는 다수의 게이트와, 필드 산화영역상에 형성되었으며, 측벽을 갖는 상호접속선과, 게이트의 측벽과 상호접속선의 측벽 상에 형성된 다수의 스페이서로구성된 소자와, 필드산화 영역, 기판 게이트, 산호접속선 및 스페이서 상에 두께를 가지고 절연재층을 증착하는 단계와, 절연재층이 대체적으로 평탄화되고 게이트의 표면이 노출될 때까지 절연재층을 제거하는 단계와, 게이트와 산호접속선 양자의 표면이 노출될 때까지 절연재층을 에칭하는 단계와, 절연재층, 게이트, 스페이서 및 산호접속선 상에 금속층을 증착하는 단계와, 게이트와 산호접속선과 금속층을 반응하여서 게이트와 산호접속선 상에 금속 실리사이드층을 형성하고 절연재층과 스페이서층 상에 반응되지 않은 층을 형성하는 단계와, 절연재층과 스페이서로부터 반응되지 않은 금속층을 제거하여서, 게이트와 산호접속선 상에 금속 실리사이드 층을 남겨두는 단계를 구비하는 방법을 구비하는 것을 특징으로 하는 방법.
  42. 제 41항에 있어서, 게이트의 제 1의 수가 제 1 도전형태를 갖도록 도핑되며, 게이트의 제 2 수가 제 2도전형태를 갖도록 도핑되는 것을 특징으로 하는 방법.
  43. 제 42항에 있어서, 상기 게이트는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  44. 제 42항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  45. 제 42항에 있어서, 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  46. 제 42항에 있어서, 상기 필드 산화 영역이 트랜치된 필드 산화 영역을 구비하는 것을 특징으로 하는 방법.
  47. 제 42항에 있어서, 에칭 단계가 상호접속선의 측벽의 부분에 노출되는 것을 특징으로 하는 방법.
  48. 제 41항에 있어서, 상기 게이트가 단일 도전 형태를 갖는 것을 특징으로 하는 방법.
  49. 제 48항에 있어서, 게이트는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  50. 제 48항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  51. 제 48항에 있어서, 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  52. 제 48항에 있어서, 상기 필드 산화 영역이 트랜치된 필드 산화 영역을 포함하는 것을 특징으로 하는 방법.
  53. 상기 제 48항에 있어서, 상기 에칭 단계가 상호접속선의 측벽부를 노출시키는 것을 특징으로 하는 방법.
  54. 제 48항에 있어서, 금속층을 도핑하는 단계 전에 게이트와 상호접속선을 도핑하는 단계를 또한 구비하는 것을 특징으로 하는 방법.
  55. 제 1 도전형태의 기판에 형성된 반도체 소자상에 폴리사이드를 형성하는 방법에 있어서, 다수의 액티브 소자 영역과, 다수의 액티브 소자 영역을 고립하는 기판 상에 형성된 필드 산화 영역과, 도핑된 영역 쌍이 각각의 액티브 소자 영역내에 형성되도록, 상기 기판상에 형성된 다수의 공간 분리 도핑 영역으로서, 도핑 영역은 다수의 기판 채널 영역을 한정하여서 액티브 소자 영역 내의 도핑된 영역의 각각의 쌍이 대응하는 기판 채널 영역을 한정하는 다수의 공간 분리 도핑 영역과, 각각의 게이트 산화 영역이 대응하는 기판 채널 영역 상에 형성되도록 다수의 기판 채널 영역상에 형성된 다수의 게이트 산화 영역과, 각각의 게이트가 대응하는 게이트 산화 영역 상에 형성되도록 다수의 게이트 산화 영역상에 형성된 다수의 게이트와, 필드 산화 영역상에 형성되었으며, 측벽을 갖는 상호접속선과, 게이트의 측벽과 상호접속선의 측벽 상에 형성된 다수의 스페이서로 구성된 소자와, 필드산화 영역, 기판 게이트, 산호접속선 및 스페이서 상에 두께를 가지고 절연재층을 증착하는 단계와, 절연재층이 대체적으로 평탄화되고 게이트의 상부면과 산호접속선이 노출될 때까지 절연재층, 게이트의 일부분 및 게이트의 측벽 상에 형성된 스페이서의 일부분을 제거하는 단계와, 절연재층, 스페이서, 게이트 및 산호접속선 상에 금속층을 증착하는 단계와, 게이트와 산호접속선과 금속층을 반응하여서 게이트와 산호접속선 상에 금속 실리사이드층을 형성하고 절연재층과 스페이서층 상에 반응되지 않은 층을 형성하는 단계와, 반응되지 않은 금속층을 제거하여서, 게이트와 산호접속선 상에 금속 실리사이드 층을 남겨두는 단계를 구비하는 방법을 구비하는 것을 특징으로 하는 방법.
  56. 제 55항에 있어서, 절연재층과 스페이서를 에칭하여서 게이트의 측벽과 산호접속선을 노출시키는 단계를 또한 구비하는 것을 특징으로 하는 방법.
  57. 제 1 도전형태의 기판에 형성된 반도체 소자 상에 폴리사이드를 형성하는 방법에 있어서, 다수의 액티브 소자 영역과, 다수의 액티브 소자 영역을 고립하는 기판 상에 형성된 필드 산화 영역과, 도핑된 영역 쌍이 각각의 액티브 소자 영역내에 형성되도록, 상기 기판상에 형성된 다수의 공간 분리 도핑 영역으로서, 도핑 영역은 다수의 기판 채널 영역을 한정하여서 액티브 소자 영역 내의 도핑된 영역의 각각의 쌍이 대응하는 기판 채널 영역을 한정하는 다수의 공간 분리 도핑 영역과, 각각의 게이트 산화 영역이 대응하는 기판 채널 영역 상에 형성되도록 다수의 기판 채널 영역상에 형성된 다수의 게이트 산화 영역과, 각각의 게이트가 대응하는 게이트 산화 영역 상에 형성되도록 다수의 게이트 산화 영역 상에 형성되며, 각각이 측벽을 갖는 다수의 게이트와, 필드 산화 영역상에 형성되었으며, 측벽을 갖는 상호접속선과, 게이트의 측벽과 상호접속선의 측벽 상에 형성된 다수의 스페이서로 구성된 소자와, 필드산화 영역, 기판 게이트, 산호접속선 및 스페이서 상에 두께를 갖는 절연재층을 증착하는 단계와, 절연재층이 대체적으로 평탄화될 때까지 절연재층이 제거되어서, 절연재층의 두께가 소정의 두께 영역 내에 있게 하는 단계와, 게이트와 상호접속선 양자의 표면이 노출될 때까지 절연재층을 에칭하는 단계와, 절연재층, 스페이서, 게이트 및 산호접속선 상에 금속층을 증착하는 단계와, 게이트와 산호접속선과 금속층을 반응하여서 게이트와 산호접속선 상에 금속 실리사이드층을 형성하며, 절연재층과 스페이서층 상에 반응되지 않은 층을 형성하는 단계와, 반응되지 않은 금속층을 제거하여서, 게이트와 산호접속선 상에 금속 실리사이드 층을 남겨두는 단계를 구비하는 방법을 구비하는 것을 특징으로 하는 방법.
  58. 제 57항에 있어서, 게이트의 제 1 수는 제 1 도전형태를 갖도록 도핑되며, 게이트의 제 2수는 제 2 도전형태를 갖도록 도핑되는 것을 특징으로 하는 방법.
  59. 제 58항에 있어서, 상기 게이트는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  60. 제 58항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  61. 제 58항에 있어서, 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  62. 제 58항에 있어서, 상기 필드 산화 영역이 트랜치된 필드 산화영역을 구비하는 것을 특징으로 하는 방법.
  63. 제 58항에 있어서, 에칭단계가 산호접속선의 측벽의 부분을 노출시키는 것을 특징으로 하는 방법.
  64. 제 58항에 있어서, 상기 게이트가 단일 도전형태를 갖는 것을 특징으로 하는 방법.
  65. 제 64항에 있어서, 게이트는 폴리실리콘, 아몰포스 실리콘, 및 다결정실리콘 게르마늄으로 구성된 군으로 부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  66. 제 64항에 있어서, 금속층이 텅스텐, 티타늄, 니켈 및 코발트로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  67. 제 64항에 있어서, 절연재층이 산화, 질화 및 산화/질화 합성물로 구성된 군으로부터 선택되는 것을 특징으로 하는 방법.
  68. 제 64항에 있어서, 상기 필드 산화 영역이 트랜치된 필드 산화영역을 구비하는 것을 특징으로 하는 방법.
  69. 제 64항에 있어서, 에칭단계가 산호접속선의 측벽의 부분을 노출시키는 것을 특징으로 하는 방법.
  70. 제 64항에 있어서, 금속층을 도핑하는 단계 전에 게이트와 상호접속선을 도핑하는 단계를 또한 구비하는 것을 특징으로 하는 방법.
  71. 제 1 도전형태의 기판에 형성된 반도체 소자 상에 폴리사이드를 형성하는 방법에 있어서, 기판 상에 형성된 공간 분리 도핑 영역으로서, 도핑 영역이 기판 채널 영역을 한정하는 공간 분리 도핑 영역과, 기판 채널 영역상에 형성된 게이트 산화 영역과, 게이트 산화 영역상에 형성되며, 측벽을 갖는 게이트와, 게이트의 측벽상에 형성된 스페이서를 구비하는 소자와, 기판, 게이트, 스페이서 상에 두께를 갖는 절연재 층을 증착하는 단계와, 절연재층이 대체적으로 평면이 될 때까지 절연재층을 제거하여서, 게이트 상의 절연재층의 두께가 소정의 두께 영역을 갖도록 하는 단계와, 게이트의 표면이 노출될 때까지 절연재층을 엣칭하는 단계와, 절연재층과 게이트 상에 금속층을 증착하는 단계와, 게이트를 금속층과 반응하여서 게이트 상에 금속 실리사이드층과 절연재층 상에 반응되지 않는 층을 형성하는 단계와, 절연재층으로부터 반응되지 않은 층을 제거하여서, 게이트 상에 금속 실리사이드 층을 남겨두는 단계를 구비하는 방법을 구비하는 것을 특징으로 하는 방법.
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