DE19728140A1 - Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur - Google Patents

Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur

Info

Publication number
DE19728140A1
DE19728140A1 DE19728140A DE19728140A DE19728140A1 DE 19728140 A1 DE19728140 A1 DE 19728140A1 DE 19728140 A DE19728140 A DE 19728140A DE 19728140 A DE19728140 A DE 19728140A DE 19728140 A1 DE19728140 A1 DE 19728140A1
Authority
DE
Germany
Prior art keywords
layer
insulating layer
over
gates
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19728140A
Other languages
English (en)
Other versions
DE19728140C2 (de
Inventor
Dah-Bin Kao
John Pierce
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of DE19728140A1 publication Critical patent/DE19728140A1/de
Application granted granted Critical
Publication of DE19728140C2 publication Critical patent/DE19728140C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur nach dem Ober­ begriff des Anspruchs 1.
Infolge vergrößerter Dichte bei Halbleitereinrichtungen be­ ginnt der Schichtwiderstand der elektrisch leitenden Strukturen dieser Einrichtungen, wie etwa der Gates von MOS-Transistoren, den Emittern von bipolaren Transistoren, den lokalen Verbindungsbereichen von MOS- und Bipolar-Transistoren und der Verbindungsleitungen, die diese Einrich­ tungen miteinander verbinden, die Geschwindigkeit, mit denen diese Ein­ richtungen arbeiten können, zu begrenzen.
Eine bekannte Technik zur Reduzierung des Flächenwiderstandes von Polysilicium-Gates und Verbindungsleitungen einer konventionellen CMOS-Einrichtung mit vergrabenem Kanal besteht darin, eine Schicht aus Metall-Silicid über den Polysilicium-Gates und den Verbindungsleitungen auszubilden. Die resultierenden Gate- und Verbindungsstrukturen, die als Silicid-Polysiliciumstrukturen bekannt sind, führen zu einem verminder­ ten Widerstand eines Metall-Silicids zusammen mit den wohlbekannten Ei­ genschaften von Polysilicium.
Fig. 10A, 10B illustrieren im Schnitt einen Standardprozeß zur Herstellung einer Silicid-Schicht als Teil eines CMOS-Verfahrens mit vergrabenem Kanal. Hierbei wird zunächst ein Wannenbereich 12 in einem leicht dotierten Substrat 10 von entgegengesetztem Leitfähigkeitstyp, eine Reihe von Feldoxidbereichen FOX, Gate-Oxidbereichen 14 und eine Schicht aus Polysilicium 16 (zusammen mit Kanalsperrbereichen und Schwellenimplantierungen) ausgebildet.
Nachfolgend zur üblichen n+-Dotierung der Polysiliciumschicht 16 wird darüber eine Schicht aus Wolfram-Silicid (WSi₂) 18 ausgebil­ det. Danach wird eine Gate/Leitungsmaske 20 ausgebildet und über der Schicht 18 aus Wolfram-Silicid photolithographisch bemustert.
Wenn die Maske 20 ausgebildet ist, wie in Fig. 10B dargestellt ist, werden die nicht maskierten Bereiche der Silicid-Schicht 18 und die darunterliegenden Bereiche der Polysiliciumschicht 16 geätzt, um Poly­ silicium-Gates 22 und Verbindungsleitungen 24 zu bilden. Silicid/Poly­ silicium-Strukturen können daher durch einfaches Aufbringen einer Schicht aus Wolfram-Silicid über einer Schicht von dotiertem Polysili­ cium bei CMOS-Einrichtungen ausgebildet werden.
Ein Nachteil besteht jedoch darin, daß die Polysilicium-Gates sowohl von NMOS- als auch von PMOS-Transistoren mit dem gleichen n-lei­ tenden Material stark dotiert sind. Obwohl dies für einen NMOS-Transis­ tor ideal ist, bereitet ein n-Gate Schwierigkeiten, um eine niedrige Schwerwertspannung in einem PMOS-Transistor zu erreichen.
Um daher das Verhalten des PMOS-Transistors zu optimieren, ist es bekannt, Oberflächenkanal-CMOS-Einrichtungen herzustellen. Hierbei werden die Polysilicium-Gates der NMOS-Transistoren mit einem Material vom n-Typ dotiert, während die Polysilicium-Gates der PMOS-Transistoren mit einem Material vom p-Typ dotiert werden.
Wenn jedoch bei Oberflächenkanal-CMOS-Einrichtungen das n-Gate eines NMOS-Transistors mit dem p-Gate eines PMOS-Transistors durch eine Verbindungsleitung entweder vom n- oder vom p-Typ zu verbinden ist, wird eine p-n-Sperrschicht an der Stelle ausgebildet, wo die Verbindungslei­ tung vom n- oder p-Typ das Gate vom p- bzw. n-Typ trifft.
Um daher diese p-n-Sperrschicht zu vermeiden, als auch den Schichtwiderstand der Polysilicium-Gates und -verbindungsleitungen zu reduzieren, erfordern Oberflächenkanal-CMOS-Einrichtungen die Verwen­ dung einer Silicid/Polysilicium-Struktur oder äquivalente Strukturen, um eine elektrische Verbindung zwischen NMOS- und PMOS-Einrichtungen zu liefern.
Eine Methode zur Ausbildung von Oberflächenkanal-CMOS-Einrich­ tungen mit Silicid/Polysilicium-Strukturen besteht im einfachen Dotieren der Polysiliciumschicht in dem NMOS-Bereich mit einem Material vom n-Typ und der Polysiliciumschicht in dem PMOS-Bereich mit einer Material vom p-Typ. Hierdurch können Silicid/Polysilicium-Strukturen ausgebildet werden, die durch einfaches Aufbringen einer Schicht aus Wolfram-Silicid über der Polysiliciumschicht, die n- oder p-dotiert ist, ausgebildet werden.
Gemäß Fig. 11A beginnt dies mit der Ausbildung eines Wannen­ bereichs 32 in einem gering dotierten Substrat 30 von entgegengesetztem Leitfähigkeitstyp, einer Reihe von Feldoxidbereichen (FOX), Gate-Oxid­ bereichen 34 und einer Polysiliciumschicht 36.
Nachfolgend hierzu wird eine n-Implantierungsmaske 38 über den PMOS-Bereichen ausgebildet, um die Polysiliciumschicht 36 in den PMOS- Bereichen gegenüber dem n+-Dotieren der Polysiliciumschicht 36 in den NMOS-Bereichen zu schützen. Nachfolgend hierzu werden die unmaskier­ ten Bereiche mit einem Material vom n-Typ dotiert.
Nachdem die Polysiliciumschicht 36 in den NMOS-Bereichen mit einem Material vom n-Typ dotiert wurde, wird die n-Implantierungsmaske 38 entfernt und das Verfahren mit einer p-Implantierungsmaske (nicht dargestellt) wiederholt, die die Polysiliciumschicht 36 in den NMOS-Be­ reichen gegenüber dem p+-Dotieren der Polysiliciumschicht 36 in den PMOS-Bereichen schützt.
Danach wird gemäß Fig. 11B eine Schicht aus Wolfram-Silicid 40 über der Polysiliciumschicht 36 aufgebracht, gefolgt von der Ausbildung und Bemusterung einer Gate/Leitermaske 42. Hiernach wird entsprechend Fig. 11C der unmaskierte Bereich der Schicht 40 und die darunterliegen­ den Bereiche der Polysiliciumschicht 36 geätzt, um die Polysilicium- Gates und Verbindungsleiter der Einrichtung auszubilden.
Auf diese Weise lassen sich ebenfalls Oberflächenkanal- Silicid/Polysilicium-Strukturen durch einfaches Aufbringen einer Wolf­ ram-Silicid-Schicht über einer dotierten Polysiliciumschicht bilden. Jedoch erfordert dies entgegen CMOS-Einrichtungen mit vergrabenem Kanal zwei zusätzliche Maskierungsschritte, um die Polysiliciumschicht 36 zu dotieren.
Ein weiterer Nachteil der Herstellung einer Oberflächenkanal- CMOS-Einrichtung besteht darin, daß Hochtemperaturbearbeitungsschritte typischerweise nach der Ausbildung der Metall-Silicid-Schicht verwendet werden. Dies kann zu Interdiffusionen zwischen den n+- und den p+­ dotierten Polysiliciumbereichen über das Metall-Silicid führen, so daß ein Typ von Polysilicium durch den anderen Typ des Polysiliciums gegen­ dotiert werden kann, d. h. Ionen vom p-Typ bewegen sich vom p+-Polysili­ cium zum n+-Polysilicium.
Daher ist diese Methode neben ihrer Aufwendigkeit infolge Ver­ wendung von zwei zusätzlichen Maskierungsschritten zusammen mit den Beschränkungen aufgrund der Hochtemperaturschritte zur Ausbildung von Oberflächenkanal-CMOS-Strukturen nicht bevorzugt.
Zusätzlich besteht ein Nachteil in bezug auf das Aufbringen von Metall-Silicid zur Bildung der Silicid/Polysilicium-Strukturen, ob es sich nun um CMOS-Einrichtungen mit vergrabenem oder Oberflächenkanal handelt, darin, daß aufgebrachtes Metall-Silicid eine Tendenz zum Ablö­ sen aufweist, d. h. eine Tendenz, sich von der darunterliegenden Poly­ siliciumschicht abzuschälen. Man nimmt an, daß dies als Ergebnis der auf die Silicid/Polysilicium-Struktur ausgeübten Spannung und aufgrund dessen auftritt, daß es nicht gelingt, daß sämtliches Restoxid von der Oberfläche des Polysiliciums während des Reinigungsschrittes vor der Aufbringung der Metall-Silicid-Schicht auftritt.
Ein weiterer Weg, der gewöhnlich beschritten wird, um Silicid über den Gates und Verbindungsleitern als auch den Source- und Drainbe­ reichen auszubilden, besteht in der Ausbildung von selbstausgerichtetem Silicid oder Salicid. Bei der Salicid-Methode wird das Silicid nach Aus­ bildung der Source- und Drainbereiche gebildet. Als Ergebnis hiervon kann der gleiche Implantierungsschritt verwendet werden, um die Poly­ silicium-Gates zu dotieren, wie er zur Bildung der Source- und Drainbe­ reiche verwendet wird.
Gemäß Fig. 12A beginnt dies mit der Bildung eines Wannenbe­ reichs 52 in einem leicht dotierten Substrat 50 vom entgegengesetzten Leitfähigkeitstyp, einer Reihe von Feldoxidregionen (FOX), Gate-Oxidbe­ reichen 54 und einer Polysiliciumschicht 56.
Nachfolgend wird eine Gate/Leiter-Maske 58 über der Polysili­ ciumschicht 56 ausgebildet und bemustert. Als nächstes werden die unmas­ kierten Bereiche der Polysiliciumschicht 56 geätzt, um Polysilicium- Gates 60 und Verbindungsleiter 62 für die NMOS-Struktur und Polysili­ cium-Gates 64 und Verbindungsleiter 66 für die PMOS-Struktur zu bilden.
Gemäß Fig. 12B wird danach die Maske 58 entfernt und eine n-Implantierungsmaske 68 über den PMOS-Bereichen ausgebildet, um diese zu schützen. Danach werden die NMOS-Bereiche mit einem Material vom n-Typ implantiert, um die Polysilicium-Gates 62 und Verbindungsleitungen 64 leicht zu dotieren und die Source- und Drainbereiche 70 und 72 vom n-Typ zu bilden. (Eine Schicht aus Opfer-Oxid wird typischerweise über den exponierten Bereichen des Substrats 50 vor dem Implantieren ausge­ bildet.)
Nachfolgend hierzu wird die n-Implantierungsmaske 68 entfernt und der Vorgang mit einer p-Implantierungsmaske (nicht dargestellt) wie­ derholt, der die NMOS-Bereiche während des p-Dotierens der Polysilicium- Gates 66 und der Verbindungsleiter 68 sowie der Ausbildung der Source- und Drainbereiche 74 und 76 vom p-Typ zu schützen.
Gemäß Fig. 12C wird eine Oxidschicht über der Einrichtung ausgebildet und dann anisotrop geätzt, um Oxidabstandsringe 78 längs der Seitenwände der Polysilicium-Gates 62/66 und der Verbindungsleiter 64/68 auszubilden. Nachfolgend hierzu wird eine zweite n--Implantierungsmaske 79 ausgebildet, um die PMOS-Bereiche zu schützen. Danach werden die NMOS-Bereiche wiederum mit einem Material vom n-Typ dotiert, um die Po­ lysilicium-Gates 62, Verbindungsleiter 64 und die Source- und Drainbe­ reiche 70 und 72 stark zu dotieren. Dieser Schritt bildet die wohlbe­ kannten LDD-Strukturen.
Danach wird die n-Implantierungsmaske 79 entfernt und der Vorgang mit einer p-Implantierungsmaske (nicht dargestellt) wiederholt, die die NMOS-Bereiche während des starken p+-Dotierens der Polysilici­ um-Gates 66, Verbindungsleiter 68 und der Source- und Drainbereiche 74 und 76 schützt.
Nachfolgend hierzu wird gemäß Fig. 12D eine Schicht aus schwerschmelzendem Metall 80 über der Struktur ausgebildet. Anschließend läßt man gemäß Fig. 12E die Schicht aus schwerschmelzendem Metall 80 reagieren, um eine Schicht aus Metall-Silicid 82 über den Polysilici­ um-Gates 62/66, Verbindungsleitern 64/68, Sourcebereichen 70/74 und Drainbereichen 72/76 auszubilden. Die Metallschicht 80 reagiert nicht signifikant mit den Oxidabstandsringen 78 oder Feldoxidbereichen FOX.
Nachdem die Metall-Silicid-Schicht 82 ausgebildet ist, wird die unreagierte Metallschicht 80 mit einer selektiven Ätzung entfernt. Die Salicid-Methode ist selbstjustierend insofern, daß keine Maskie­ rungsschritte erforderlich sind, um die Schicht aus Metall-Silicid über den Gates 62/66, Verbindungsleitern 64/68, Sourcebereichen 70/74 und Drainbereichen 72/76 auszubilden.
Eine Beschränkung der Salicid-Methode besteht jedoch darin, daß, obwohl die Metallschicht nicht signifikant mit den Oxidabstands­ ringen reagiert, schwache Silicidspuren an den Oxidabstandsringen nach dem selektiven Atzen verbleiben können. Diese Spuren können ein soge­ nanntes "bridging" hervorrufen, bei dem Silicidspuren das Gate mit Source- oder Drainbereichen kurzschließen.
Da das Metall-Silicid durch Reaktion einer Metallschicht mit dem darunter befindlichen Silicium gebildet wird, verbraucht diese Methode einen Teil des Siliciums während der Reaktion. Hierdurch ergeben sich noch geringere Sperrschichttiefen (CMOS-Einrichtungen verwenden typischerweise geringe Sperrschichttiefen), die ihrerseits zu Übergangs­ kriechströmen führen können.
Eine weitere Begrenzung besteht darin, daß die Breite der silicidierten Verbindungsleiter unter etwa 0,25 µm fällt, wodurch der Schichtwiderstand der silicidierten Polysiliciumleiter ansteigt. Dieser Anstieg im Schichtwiderstand wird möglicherweise durch verschiedene Effekte, wie durch gestörte Silicidformen (das sogenannte "smiling" von Silicid-Strukturen), verdünnenden Siliciden, geringeren Korngrößen und einer unvollständigen Phasentransformation bewirkt werden.
Aufgabe der Erfindung ist es daher, ein Verfahren der eingangs genannten Art zu schaffen, das die oben genannten Nachteile reduziert oder eliminiert.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
Fig. 1A-1C zeigen im Schnitt Schritte einer Ausführungsform des Verfahrens.
Fig. 2A-2C zeigen im Schnitt eine erste alternative Ausfüh­ rungsform des Verfahrens.
Fig. 3A-3E zeigen im Schnitt die Anwendung des Verfahrens zur Herstellung einer Oberflächenkanal-CMOS-Struktur.
Fig. 4 zeigt eine erste alternative Ausführungsform zu der in den Fig. 3A-3E dargestellten.
Fig. 5 zeigt im Schnitt eine zweite alternative Ausführungs­ form zu derjenigen der Fig. 3A-3E.
Fig. 6 zeigt das Verfahren bei der Herstellung einer CMOS- Struktur mit vergrabenem Kanal.
Fig. 7A-7D illustrieren das Verfahren zur Herstellung einer verbesserten CMOS-Struktur mit vergrabenem Kanal.
Fig. 8A-8B zeigen das Verfahren im Zusammenhang mit LOCOS-aus­ gebildeten Feldoxidregionen.
Fig. 9A-9C zeigen eine weitere Ausführungsform unter Verwen­ dung von LOCOS-ausgebildeten Feldoxidbereichen.
Fig. 10A-10B zeigen ein Standardverfahren zur Herstellung einer Silicid-Polysilicium-Struktur zur Herstellung einer CMOS-Struktur mit vergrabenem Kanal.
Fig. 11A-11C illustrieren derartiges im Zusammenhang mit einer Oberflächenkanal-CMOS-Struktur.
Fig. 12A-12E illustrieren eine konventionelle Salicid-Methode zur Herstellung einer Oberflächenkanal-CMOS-Struktur.
Gemäß Fig. 1A beginnt man mit einer konventionellen Ausbildung einer Halbleitereinrichtung 100, die eine elektrisch leitende Polysi­ licium-Struktur 110 umfaßt. Die Polysilicium-Struktur 110 kann bei­ spielsweise das Gate eines MOS-Transistors, den Emitter eines Bipolar- Transistors, das lokale Verbindungsmaterial eines MOS- oder Bipolar- Transistors (beispielsweise das Material, das über einen dotierten Be­ reich, etwa einem Sourcebereich, gebildet wird, um den Kontakt zwischen dem dotierten Bereich und einem Kontaktstecker zu erleichtern), oder der Verbindungsleitung zwischen Halbleitereinrichtungen darstellen.
Wenn die Halbleitereinrichtung 100 und die Polysilicium-Struk­ tur 110 ausgebildet sind, beginnt das Aufbringen einer Schicht aus Iso­ lationsmaterial 110, etwa einem Oxid, Nitrid oder einer Oxid-/Nitrid-Zu­ sammensetzung über der Halbleitereinrichtung 100, so daß die Polysili­ cium-Struktur 110 durch die Schicht 112 aus Isolationsmaterial bedeckt ist.
Hiernach wird gemäß Fig. 1B die Schicht 112 aus Isolations­ material durch chemisch-mechanisches Polieren (CMP) oder äquivalente Maßnahmen, wie Rückfluß- oder Lackätzen, entfernt, bis die Schicht 112 im wesentlichen planar und die Oberseite der Polysilicium-Struktur frei­ gelegt ist. (Wenn die niedrige Stelle der Schicht 112 niedriger als die Oberseite der Polysilicium-Struktur 110 ist, kann ein Teil der Oberseite hiervon entfernt werden, um eine im wesentlichen planare Oberfläche zu erhalten.)
Danach wird eine Metall-Schicht 114, etwa aus Titan, Kobalt, Wolfram oder Nickel, über der Schicht 112 und der freigelegten Ober­ fläche der Polysilicium-Struktur 110 aufgebracht. Hiernach läßt man entsprechend Fig. 4C die Metallschicht 114 mit dem freigelegten Poly­ silicium in einer Stickstoffumgebung reagieren, um eine Metall-Sili­ cid-Schicht 116 unter Verwendung eines schnellen thermischen Prozesses (RTP) zu bilden.
An dieser Stelle befindet sich die Metall-Silicid-Schicht 116 in der so genannten C49-Phase. Die Metallschicht 114, die über der Iso­ lierschicht 112 ausgebildet ist, reagiert jedoch nicht signifikant mit der Isolierschicht 112 (obwohl eine dünne Metall-Nitrid-Schicht über der Metallschicht 114 aufgrund der Stickstoffumgebung ausgebildet wird). Nach Ausbildung der Metall-Silicid-Schicht 116 wird die unreagierte Me­ tallschicht 114 (die die dünne Metall-Nitrid-Schicht umfaßt) durch ein selektives Ätzen unter Verwendung eines Ätzchemismus, wie von NH₄OH+H₂O₂+H₂O in einem Verhältnis von 1 : 1 : 5, entfernt.
Die Metall-Silicid-Schicht 116 wird dadurch weiter kristalli­ siert, daß die Halbleitereinrichtung 100 einem zweiten RTP-Schritt aus­ gesetzt wird. An dieser Stelle befindet sich die Metall-Silicid-Schicht 116 in der sogenannten C54- oder niederresistiven Phase. Danach werden die üblichen Nachfolgeverarbeitungsschritte ausgeführt.
Gemäß Fig. 2A kann die Isolierschicht 112 nach dem Planari­ sierungsschritt geätzt werden, so daß ein Teil der Seitenwände der Po­ lysilicium-Struktur 110 freigelegt wird. Gemäß Fig. 2B wird die Metall­ schicht 114 über der Isolierschicht 112 sowie der freigelegten Oberseite und den freigelegten Seitenbereichen der Polysilicium-Struktur 110 auf­ gebracht. Hiernach wird, wie vorstehend beschrieben, verfahren, um die in Fig. 2C dargestellte Halbleitereinrichtung zu erhalten.
Gemäß einer weiteren Ausführungsform wird anstelle des Entfer­ nens der Isolierschicht 112, bis diese im wesentlichen planar und die Oberseite der Polysilicium-Struktur 110 freigelegt ist, das Entfernen beendet, wenn die Dicke der Isolierschicht 112 über der Polysilicium- Struktur 110 innerhalb eines vorbestimmten Dickenbereiches liegt und die Isolierschicht 112 im wesentlichen planar ist.
Nachfolgend hierzu wird die Isolierschicht 112 geätzt, bis eine Oberfläche der Polysilicium-Struktur 110 freigelegt ist. Dann wird, wie oben beschrieben, mit der Aufbringung der Metallschicht 114 fortge­ fahren.
Eine zusätzliche Alternative besteht darin, daß anstelle des Planierens und Ätzens der Isolierschicht 112 zum Freilegen der Polysi­ licium-Struktur 110 die Isolierschicht 112 maskiert und geätzt wird, um die Polysilicium-Struktur 110 freizulegen. Danach wird die Metallschicht 114 aufgebracht und reagiert, um die Metall-Silicium-Schicht 116 zu bilden. Schließlich kann das unreagierte Metall durch selektives Ätzen entfernt werden. Jedoch erfordert diese Variante einen zusätzlichen Maskierungsschritt.
Anstatt die Metallschicht 114 über der Isolierschicht 112 und den freigelegten Oberflächen der Polysilicium-Struktur 110 aufzubringen, kann eine Wolframschicht durch chemische Dampfabscheidung (CVD) selektiv aufgebracht werden. Mit einem CVD-Prozeß wird die Wolframschicht nur über den freigelegten Oberflächen der Polysilicium-Struktur 110 ausge­ bildet. Nach der chemischen Dampfabscheidung der Metallschicht 114 wer­ den die üblichen Endverarbeitungsschritte vorgenommen.
Das Verfahren ist besonders vorteilhaft bei Oberflächenkanal- CMOS-Einrichtungen. Hierzu wird gemäß Fig. 3A zunächst eine Oberflächen­ kanal-CMOS-Struktur 200 gebildet, die einen n-Wannenbereich 152 auf­ weist, der in einem leicht dotierten p-Substrat 150 ausgebildet ist, eingegrabene Feldoxidbereiche FOX, eine Reihe von Gate-Oxidbereichen 154, n+- und p+-Polysilicium-Gates 156/158, n+- und p+-Polysiliciumver­ bindungsleiter 160/162, n+/n-- und p+/p--Sourcebereiche 164/166, n+/n-- und p+/p--Drainbereiche und 168/170 und Oxidabstandsringe 172 (längs Kanalsperr- und Schwellenimplantierungen) sind ebenfalls vorgesehen.
Nach Ausbildung der CMOS-Struktur 200 wird die Isolierschicht 112 (Oxid, Nitrid oder Oxid/Nitrid-Composite) über den Gates 156/158, Verbindungsleitern 160/162, Abstandsringen 172, den freigelegten Berei­ chen des Substrats 150 und den Feldoxidbereichen FOX aufgebracht.
Gemäß Fig. 3B wird dann die Isolierschicht 112 (durch CMP oder andere äquivalente Methoden) entfernt, bis die Isolierschicht 112 im wesentlichen planar ist und die Oberflächen der Polysilicium-Gates 156/158 freigelegt sind. (Wenn die Oberseiten der Polysilicium-Gates 156/158 freigelegt sind, verbleibt eine dünne Isolierschicht 112 von etwa 50-80 Å Dicke auf der Oberfläche der Verbindungsleiter 160/162, da die Feldoxidbereiche FOX während der Bildung der Gate-Oxidbereiche 154 nur um einen geringen Betrag aufwachsen).
Wie in Fig. 3C dargestellt, werden die Isolierschicht 112 und die Oxidabstandsringe 172 selektiv geätzt, um sowohl die Oberflächen als auch einen Teil der Seitenwandflächen der Gates 156/158 und Verbindungs­ leiter 160/162 freizulegen.
Wie in Fig. 3D dargestellt, wird, wenn die Polysilicium-Gates 156/158 und Verbindungsleiter 160/162 freigelegt sind, das Erzeugen von Oberflächenkanälen mit der Aufbringung einer Metallschicht 114 (etwa aus Titan, Kobalt, Wolfram oder Nickel) einer Stärke von etwa 200-1000 Å über der Isolierschicht 112 und den freigelegten Oberseiten und Seiten­ wandflächen der Gates 156/158 und Verbindungsleitern 160/162 fortgesetzt (die Dicke der Metallschicht 114 kann hierbei größer als die bei der üblichen Salicid-Methode verwendete sein, da die Source- und Drain­ bereiche nicht silicidiert werden.)
Gemäß Fig. 3E läßt man die Metallschicht 114 mit dem freige­ legten Polysilicium in einer Stickstoff-Atmosphäre reagieren, um die Metall-Silicid-Schicht 116 im Rahmen eines schnellen thermischen Prozes­ ses (RTP) bei etwa 650-750°C während 30 bis 60 s reagieren. (Wie oben, befindet sich die Metall-Silicid-Schicht 116 in der sogenannten C49- Phase an dieser Stelle.) Die Metallschicht 114 reagiert jedoch nicht signifikant mit den Oxidabstandsringen 172 oder der Isolierschicht 112 (obwohl eine dünne Metall-Nitrid-Schicht über der Metallschicht 114 aufgrund der Stickstoff-Atmosphäre gebildet wird). Nachdem die Metall- Silicid-Schicht 116 ausgebildet ist, wird die nicht reagierte Metall­ schicht 114 (die die dünne Metall-Nitrid-Schicht umfaßt) durch selekti­ ves Ätzen unter Verwendung eines Ätz-Chemismus, wie NH₄OH+H₂O₂+H₂O in einem Verhältnis von 1 : 1 : 5 entfernt.
Als nächstes wird die Metall-Silicid-Schicht 116 weiter durch Aussetzen der Struktur einem zweiten RTP-Schritt bei etwa 800-850°C während 10 bis 60 s kristallisiert. (Wie oben, befindet sich dieser Stelle die Metall-Silicid-Schicht in der sogenannten C54- oder niedrig­ resistiven Phase.) Danach werden die üblichen nachfolgenden Verarbei­ tungsschritte vorgenommen. Wie in Fig. 4 dargestellt, kann auch das selektive Ätzen unterbrochen werden, nachdem die Oberseiten der Verbin­ dungsleiter 160/162 freigelegt sind.
Gemäß Fig. 5 kann zusätzlich das chemisch-mechanische Polieren der Isolierschicht 112 fortgesetzt werden, bis die Oberseiten sowohl der Gates 156/158 als auch der Verbindungsleiter 160/162 freigelegt sind. Das in Fig. 5 illustrierte Verfahren kann dann alternativ durch Verwen­ dung eines selektiven Ätzens fortgesetzt werden, um einen Teil der Sei­ tenwandflächen der Gates 156/158 und Verbindungsleiter 160/162 freizu­ legen.
Wie oben beschrieben, kann ferner der Entfernungsschritt (CMP-Planieren) beendet werden, wenn die Dicke der Isolierschicht über den Gates 156/158 und den Verbindungsleitern 160/162 innerhalb eines vorbestimmten Dickenbereichs liegt und die Isolierschicht 112 im wesent­ lichen planar ist. Der vorbestimmte Dickenbereich reicht von geringfügig größer als Null, wo wenige Å des Materials nach dem chemisch-mechani­ schen Polieren verbleiben, bis zu mehreren tausend oder zehntausend Å.
Wie ferner oben beschrieben, kann anstelle des Aufbringens der Metallschicht 114 eine Wolframschicht selektiv durch chemische Dampf­ abscheidung (CVD) aufgebracht werden. Durch diesen CVD-Schritt wird die -Wolframschicht nur über der freigelegten Oberseite und den freigelegten Seitenflächen der Gates 156/158 und Verbindungsleitungen 160/162 ausge­ bildet.
Der Vorteil des CVD-Schritts besteht darin, daß die Wolfram­ schicht einen geringeren Schichtwiderstand als eine Wolfram-Silicid- Schicht aufweist (obwohl der Widerstand größer als bei einer Titan- Silicid-Schicht ist). Somit können dann die beiden thermischen Verfah­ rensschritte, die oben zur Ausbildung der Silicid-Schicht verwendet wurden, wegfallen.
Auf diese Weise läßt sich erfindungsgemäß eine Metall-Silicid- Schicht über einer Polysilicium-Struktur, wie den Gates und Verbin­ dungsleitern einer Oberflächenkanal-CMOS-Einrichtung, ausbilden. Maskie­ rungsschritte sind nicht zwingend erforderlich, um die Silicid-Schicht über den Polysilicium-Strukturen auszubilden.
Abgesehen davon, wird neben dem Wegfall der beiden Maskie­ rungsschritte gemäß dem im Zusammenhang mit den Fig. 11A-11C beschrie­ benen Verfahren die Metall-Silicid-Schicht 116 erfindungsgemäß nach den Hochtemperaturschritten ausgebildet. Hierdurch wird das Problem einer Interdiffusion von Dotierungsmittel im wesentlichen eliminiert. Da die Metall-Silicid-Schicht 116 durch Reagieren der Metallschicht 114 mit Polysilicium gebildet wird, wird ferner das Problem einer Ablösung, das bei einer aufgebrachten Metall-Silicid-Schicht auftritt, ebenfalls be­ seitigt.
In bezug auf das im Zusammenhang mit den Fig. 12A-12E be­ schriebene bekannte Salicid-CMOS-Herstellungsverfahren wird, da die Source- und Drainbereiche in dem Oberflächenkanal-Prozeß nicht silici­ diert werden, kein Silicium der Source- und Drainbereiche während der Bildung des Metall-Silicids verbraucht. Hierdurch wird das Problem von Übergangskriechströmen, das von silicidierten Source- und Drainbereichen resultiert, ebenfalls eliminiert (allerdings auf Kosten eines höheren Kontaktwiderstandes). Da die Source- und Drainbereiche nicht silicidiert werden, wird das Problem des "bridgings" ebenfalls eliminiert.
Durch Freilegen eines Teils der Seitenwandungen der Polysili­ cium-Strukturen, wie etwa der Verbindungsleiter, wie es in den Fig. 2A und 3C gezeigt ist, wird ferner das Problem eines vergrößerten Schicht­ widerstandes, das bei silicidierten Bereichen auftritt, die geringer als 0,25 µm in ihrer Breite sind, im wesentlichen reduziert, da die silici­ dierten Oberflächenbereiche nicht länger gerade auf die oberseitigen Flächen begrenzt sind.
Zusätzlich zu Oberflächenkanal-CMOS-Strukturen kann das Ver­ fahren auch bei CMOS-Strukturen mit vergrabenem Kanal verwendet werden. Fig. 6 zeigt eine Struktur 300 mit vergrabenem Kanal, die in üblicher Weise gebildet ist, außer daß der Schritt des Aufbringens einer Wolfram-Silicid-Schicht weggelassen ist (siehe Fig. 10A). Das Verfahren kann, wie in Fig. 6 dargestellt, beginnen, nachdem die Abstandsringe und Source/Drain-Bereiche gebildet wurden durch Aufbringen der Isolier­ schicht 112 in der oben beschriebenen Weise. Das Verfahren wird dann, wie oben beschrieben, fortgeführt.
Zusätzlich kann die Herstellung von Strukturen mit vergrabenem Kanal vereinfacht werden. Gemäß Fig. 7A beginnt man mit der Ausbildung einer CMOS-Struktur 400 mit vergrabenem Kanal, die einen Wannenbereich 152 in einem leicht dotierten p-Substrat 150, vertiefte Feldoxidbereiche FOX, eine Reihe von Gate-Oxidbereichen 154, Polysilicium-Gates 156/158, Polysilicium-Verbindungsleitungen 160/162, n+/n-- und p+/p--Source­ bereiche 164/166, n+/n-- und p+/p--Drainbereiche 168/170 und Oxid­ abstandsringe 172 (zusammen mit Kanalsperr- und Schwellenimplantie­ rungen) umfaßt. Die CMOS-Struktur 400 unterscheidet sich von einer kon­ ventionellen dadurch, daß die Polysilicium-Schicht vor Bemusterung und Ätzung nicht dotiert und durch eine Silicid-Schicht bedeckt ist.
Wenn die CMOS-Struktur 400 gebildet ist, erfolgt das Aufbrin­ gen der Isolierschicht, das Drainieren hiervon und gegebenenfalls Zu­ rückätzen der Isolierschicht, um die Seitenwände freizulegen, um die Strukturen zu bilden, die entweder in den Fig. 7B, 7C oder 7D in Abhän­ gigkeit vom Ausmaß des Planierens und Ätzens, die durchgeführt werden, gezeigt sind.
Wie in den Fig. 7B, 7C und 7D gezeigt, sind wiederum die Poly­ silicium-Gates 156/158 und die Verbindungsleiter 160/162 in diesem Schritt freigelegt. Dann werden die Polysilicium-Gates 156/158 und Ver­ bindungsleiter 160/162 als nächstes durch Implantieren eines Materials vom n-Typ, wie Arsen, dotiert oder alternativ werden die Gates 156/158 und die Verbindungsleiter 160/162 einer POCl₃-Diffusion unterworfen. Darauf wird, wie weiter oben beschrieben, eine überlagernde Metall­ schicht aufgebracht.
Einer der Vorteile hiervon besteht in einem leichteren Be­ mustern und Ätzen der Polysilicium-Schicht entsprechend der Polysili­ cium-Schicht 16 von Fig. 10A, da das Polysilicium noch nicht dotiert ist und daher eine geringere Reflektivität und geringere Korngröße aufweist. Daher sind dadurch, daß das Dotieren des Polysiliciums vorgenommen wird, nachdem die Gates gebildet wurden, wie in bezug auf die Fig. 7A-7D be­ schrieben, die Herstellungsschritte, die zur Bildung der Gates erforder­ lich sind, besser kontrollierbar.
Zusätzlich oxidiert dotiertes Polysilicium schneller als undotiertes Polysilicium. Daher wird im vorliegenden Fall weniger an Polysilicium-Gates und Verbindungsleitern während der Schritte oxidiert, die bis zur Bildung der Abstandsringe 172 führen. Außerdem implantiert das Dotieren der Gates und Verbindungsleiter ein Material vom n-Typ in Abschnitte der oberen Bereiche der Isolierschicht 112, die ihrerseits als Getter-Stelle wirkt. Hierdurch kann bei der nachfolgenden Verarbei­ tung, die normalerweise das Aufbringen einer Schicht aus Phosphor­ dotiertem Oxid umfaßt, um eine Getter-Stelle zu liefern, ein solcher Schritt eliminiert werden.
Das Verfahren wurde zwar im Zusammenhang mit vertieften Feld­ oxidbereichen FOX beschrieben, ist jedoch auch im Zusammenhang mit Feld­ oxidbereichen verwendbar, die durch lokale Silicium-Oxidation (LOCOS) gebildet werden.
Gemäß Fig. 8A werden Feldoxidbereiche FOX erzeugt, die sich über der Oberseite eines Substrats 540 erstrecken. Gemäß Fig. 8B werden die Feldoxidbereiche FOX unter Verwendung üblicher CMP- oder anderer Planierungstechnik planiert. Danach werden die üblichen Schritte zur Bildung der unterliegenden Struktur durchgeführt. In bezug auf vertiefte Feldoxidbereiche besteht der wesentliche Unterschied nur in dem über­ mäßigen seitlichen Spielraum der LOCOS-gebildeten Feldoxidbereiche.
Fig. 9A-9C illustrieren eine weitere Ausführungsform bezüglich des Einsatzes von LOCOS-gebildeten Feldoxidbereichen FOX, wobei gemäß Fig. 9A, die Fig. 3B entspricht, dann, wenn LOCOS-gebildete Feldoxid­ bereiche FOX verwendet werden, der anfängliche Planierungsschritt an der Oberseite des Verbindungsleiters 160 aufgrund der Stufenhöhe der Feld­ oxidbereiche FOX gestoppt wird.
Das selektive Ätzen kann daher, wie in Fig. 9B, die Fig. 3C entspricht, gezeigt, einen großen Teil der Seitenwände des Verbindungs­ leiters 160 freilegen, während nur ein Teil der Seitenwände der Gates 156/158 freigelegt wird.
Anstatt eine Metall-Silicid-Schicht sowohl über den Gates 156/158 und dem Verbindungsleiter 160 auszubilden, kann alternativ die Metall-Silicid-Schicht nur über dem Verbindungsleiter 160 ausgebildet werden. Die Leistung analoger Transistoren ist bezüglich der Anwesenheit einer überlagernden Silicid-Schicht sensitiv. Als Ergebnis hiervon er­ laubt es diese Ausführungsform, eine Silicid-Schicht über dem Verbin­ dungsleiter 160 auszubilden, wodurch der Schichtwiderstand der Leiter reduziert wird, ohne daß die Leistung der analogen Transistoren geändert wird.
Daher kann nachfolgend zu dem in Fig. 9A dargestellten Pla­ nierungsschritt oder nachfolgend einem geringen Zurückätzen, das auch die Seiten des Verbindungsleiters 160 freilegt, die Metallschicht 114 nur über der Isolierschicht 112 und dem freigelegten Verbindungsleiter 160 aufgebracht werden.
Alternativ kann gemäß Fig. 9C das chemisch-mechanische Polie­ ren der Isolierschicht 112 fortgesetzt werden, bis die Oberflächen so­ wohl der Gates 156/158 als auch des Verbindungsleiters 160 freigelegt sind. Die in Fig. 9C dargestellte Verfahrensweise kann alternativ durch Verwendung eines selektiven Ätzens zum Freilegen eines Teils der Sei­ tenwandflächen der Gates 156/158 und des Verbindungsleiters 160 fortge­ setzt werden.
Die vorliegenden Ausführungsformen wurden im Zusammenhang mit CMOS-Strukturen mit einer n-Wanne beschrieben, jedoch ist das Verfahren ebenso anwendbar auf derartige Strukturen mit einer p-Wanne oder mit Zwillingswanne. Abgesehen davon ist das Verfahren nicht nur auf die Herstellung von CMOS-Strukturen mit Oberflächenkanälen und vergrabenen Kanälen anwendbar, sondern auch auf Verfahren zur Herstellung von NMOS- und PMOS-Strukturen als auch von Speicherzellen.
Das vorliegende Verfahren wurde in bezug auf Strukturen mit Gates 156/158 und Verbindungsleitern 160/162 aus Polysilicium beschrie­ ben, jedoch kann es sich auch um Strukturen aus amorphem Silicium und polykristallinem Silicium-Germanium handeln.

Claims (12)

1. Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur, dadurch gekennzeichnet, daß zu­ nächst eine Isolierschicht über der Halbleiterstruktur diese bedeckend ausgebildet, dann die Isolierschicht entfernt wird, bis sie im wesent­ lichen planiert und eine Oberfläche der Halbleiterstruktur freigelegt ist oder die Dicke der Isolierschicht innerhalb eines vorbestimmten Dickenbereichs liegt und die so verdünnte Isolierschicht geätzt wird, bis Abschnitte der Halbleiterstruktur freigelegt sind, wonach eine Metalloxidschicht über der Isolierschicht und der freigelegten Ober­ fläche aufgebracht wird, worauf man die Metallschicht mit der Halblei­ terstruktur zur Bildung der Metall-Silicid-Schicht unter Belassung von unreagiertem Metall über der Isolationsschicht reagieren läßt und die Schicht aus unreagiertem Metall von der Isolierschicht entfernt.
2. Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur, dadurch gekennzeichnet, daß zu­ nächst eine Isolierschicht über der Halbleiterstruktur diese bedeckend ausgebildet, dann die Isolierschicht entfernt wird, bis sie im wesent­ lichen planiert und eine Oberfläche der Halbleiterstruktur freigelegt ist oder die Dicke der Isolierschicht innerhalb eines vorbestimmten Dickenbereichs liegt und die so verdünnte Isolierschicht geätzt wird, bis Abschnitte der Halbleiterstruktur freigelegt sind, wonach eine Metalloxidschicht durch selektive chemische Aufdampfung aufgebracht wird.
3. Verfahren zur Herstellung einer Silicid/Polysiliciumstruk­ tur auf einer Halbleiterstruktur mit einem Substrat eines ersten Leitfä­ higkeitstyps, wobei die Halbleiterstruktur eine Vielzahl von aktiven Be­ reichen, einen in dem Substrat gebildeten Feldoxidbereich, der die Viel­ zahl von aktiven Bereichen isoliert, eine Vielzahl von beabstandeten do­ tierten, in dem Substrat ausgebildeten Bereichen, so daß ein Paar von dotierten Bereichen in jedem aktiven Bereich gebildet ist, wobei die do­ tierten Bereiche eine Vielzahl von Substratkanalbereichen bilden, so daß jedes Paar von dotierten Bereichen in einem aktiven Bereich einen ent­ sprechenden Substratkanalbereich hierzwischen bilden, eine Vielzahl von Gateoxidbereichen, die über der Vielzahl von Substratkanalbereichen ge­ bildet sind, so daß jeder Gateoxidbereich über einem entsprechenden Sub­ stratkanalbereich ausgebildet ist, eine Vielzahl von Gates, die über der Vielzahl von Gateoxidbereichen ausgebildet sind, so daß jedes Gate über einem entsprechenden Gateoxidbereich ausgebildet ist, wobei die Gates Seitenwände aufweisen, einem Verbindungsleiter, der über dem Feldoxidbe­ reich ausgebildet ist und Seitenwände aufweist, und eine Vielzahl von Abstandsringen umfaßt, die über den Seitenwänden der Gates und des Ver­ bindungsleiters ausgebildet sind, wobei eine Isolierschicht über den Feldoxidbereichen, dem Sub­ strat, den Gates, dem Verbindungsleiter und den Abstandsringen ausgebil­ det und die Isolierschicht entfernt wird, bis sie im wesentlichen plan ist und eine Oberfläche der Gates freiliegt, wonach die Isolierschicht geätzt wird, bis Flächen sowohl der Gates als auch des Verbindungslei­ ters freiliegen, oder die Isolierschicht, ein Teil der Gates und ein Teil der Abstandsringe über den Seitenwänden der Gates entfernt werden, bis die Isolierschicht im wesentlichen plan ist und die Oberseiten der Gates und des Verbindungsleiters freiliegen, oder die Isolierschicht entfernt wird, bis die Dicke der Isolierschicht innerhalb eines vorbe­ stimmten Dickenbereichs liegt und die so verdünnte Isolierschicht geätzt wird, bis die Gates und der Verbindungsleiter freigelegt sind, wonach eine Metallschicht über der Isolierschicht, des Gates, den Abstands­ ringen und dem Verbindungsleiter aufgebracht wird, man die Metallschicht mit den Gates und dem Verbindungsleiter zur Ausbildung einer Metall­ silicidschicht über diesen unter Belassen einer unreagierten Metall­ schicht über der Isolierschicht und den Abstandsringen reagieren läßt, und die unreagierte Metallschicht entfernt unter Belassung der Metall- Silicid-Schicht über den Gates und dem Verbindungsleiter wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß eine erste Anzahl von Gates vom ersten und eine zweite Anzahl von Gates vom zweiten Leitfähigkeitstyp oder sämtlich von einem einheitlichen Leitfä­ higkeitstyp sind.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Feldoxidbereiche vertieft sind.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Gates und der Verbindungsleiter vor dem Aufbringen der Metall­ schicht dotiert werden.
7. Verfahren nach einem dem Ansprüche 1 bis 6, dadurch gekenn­ zeichnet, daß die Metallschicht aus Wolfram, Titan, Nickel oder Kobalt gebildet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekenn­ zeichnet, daß die Isolierschicht aus einem Oxid, Nitrid oder Oxid/Ni­ trid-Verbund gebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn­ zeichnet, daß die planierte Isolierschicht geätzt wird, bis Seitenwand­ abschnitte der Halbleiterstruktur freigelegt sind.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch ge­ kennzeichnet, daß die Halbleiterstruktur ein Gate eines MOS-Transistors oder einen Emitter eines Bipolartransistors und/oder einen Verbindungs­ leiter umfaßt.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch ge­ kennzeichnet, daß das Gate bzw. der Emitter bzw. der Verbindungsleiter aus einem Material ausgewählt aus der Gruppe bestehend aus Polysilicium, amorphem Silicium und polykristallinem Silicium-Germanium besteht.
12. Verfahren zur-Herstellung einer Silicid/Polysiliciumstruk­ tur auf einer Halbleiterstruktur mit einem Substrat eines ersten Leitfä­ higkeitstyps, wobei die Halbleiterstruktur beabstandete dotierte, in dem Substrat gebildete Substratkanalbereiche, einen Gateoxidbereich über dem Substratkanalbereich, ein Seitenwände aufweisendes Gate über den Gate­ oxidbereich und einen Abstandsring über den Seitenwänden des Gates um­ faßt, wobei eine Isolierschicht über dem Substrat, dem Gate und dem Ab­ standsring aufgebracht und die Isolierschicht entfernt wird, bis sie im wesentlichen plan und die Dicke der Isolierschicht über dem Gate in ei­ nem vorbestimmten Dickenbereich ist, wonach die Isolierschicht geätzt wird, bis die Oberfläche des Gates freigelegt ist, eine Metallschicht über der Isolierschicht und dem Gate aufgebracht wird, wonach man die Metallschicht mit dem Gate zur Bildung einer Metall-Silicid-Schicht über dem Gate unter Belassung von unreagiertem Metall über der Isolierschicht reagieren läßt und die unreagierte Metallschicht von der Isolierschicht unter Belassung von der Metall-Silicid-Schicht über dem Gate entfernt wird.
DE19728140A 1996-07-02 1997-07-02 Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur Expired - Fee Related DE19728140C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/678,417 US5683941A (en) 1996-07-02 1996-07-02 Self-aligned polycide process that utilizes a planarized layer of material to expose polysilicon structures to a subsequently deposited metal layer that is reacted to form the metal silicide

Publications (2)

Publication Number Publication Date
DE19728140A1 true DE19728140A1 (de) 1998-01-08
DE19728140C2 DE19728140C2 (de) 2002-07-18

Family

ID=24722694

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19728140A Expired - Fee Related DE19728140C2 (de) 1996-07-02 1997-07-02 Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur

Country Status (3)

Country Link
US (1) US5683941A (de)
KR (1) KR980011938A (de)
DE (1) DE19728140C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10050044B4 (de) * 2000-10-10 2007-03-15 Promos Technologies, Inc. Verfahren zur Herstellung eines Wolframpolycidgates mit einer durch einen schnellen thermischen Prozess erzeugten Nitridsperrschicht
DE19919939B4 (de) * 1998-06-05 2009-02-12 Samsung Electronics Co., Ltd., Suwon Verfahren zur Bildung von elektrisch leitenden Leitungen in integrierten Speicherschaltungen unter Verwendung von selbstjustierenden Silicid-Sperrschichten

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297135B1 (en) * 1997-01-29 2001-10-02 Ultratech Stepper, Inc. Method for forming silicide regions on an integrated device
US6207543B1 (en) 1997-06-30 2001-03-27 Vlsi Technology, Inc. Metallization technique for gate electrodes and local interconnects
US6143613A (en) * 1997-06-30 2000-11-07 Vlsi Technology, Inc. Selective exclusion of silicide formation to make polysilicon resistors
US6420273B1 (en) 1997-06-30 2002-07-16 Koninklijke Philips Electronics N.V. Self-aligned etch-stop layer formation for semiconductor devices
US6074921A (en) * 1997-06-30 2000-06-13 Vlsi Technology, Inc. Self-aligned processing of semiconductor device features
US5953612A (en) * 1997-06-30 1999-09-14 Vlsi Technology, Inc. Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device
TW326551B (en) * 1997-07-11 1998-02-11 Holtek Microelectronics Inc The manufacturing method for Ti-salicide in IC
US6153456A (en) * 1998-01-14 2000-11-28 Vlsi Technology, Inc. Method of selectively applying dopants to an integrated circuit semiconductor device without using a mask
US6001721A (en) * 1998-02-19 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide and salicide on the same chip
KR100306372B1 (ko) * 1998-06-29 2001-10-19 박종섭 반도체소자의 게이트전극 형성방법
US6362055B2 (en) * 1998-08-31 2002-03-26 Advanced Micro Devices, Inc. Method of gate doping by ion implantation
US6153485A (en) * 1998-11-09 2000-11-28 Chartered Semiconductor Manufacturing Ltd. Salicide formation on narrow poly lines by pulling back of spacer
EP1017097A1 (de) * 1998-12-29 2000-07-05 STMicroelectronics S.r.l. Herstellungsverfahren von selbstjustierten Silizidkontakten für Halbleiterfestwertspeicher
EP1017088B1 (de) 1998-12-29 2005-10-26 STMicroelectronics S.r.l. Selektives Silizidierungsverfahren in nichtflüchtigen Halbleiterspeichern
TW403946B (en) * 1999-01-19 2000-09-01 United Microelectronics Corp Metal-oxide semiconductor structure and manufacture method thereof
US6534393B1 (en) 1999-01-25 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Method for fabricating local metal interconnections with low contact resistance and gate electrodes with improved electrical conductivity
US6174762B1 (en) 1999-03-02 2001-01-16 International Business Machines Corporation Salicide device with borderless contact
US6461951B1 (en) * 1999-03-29 2002-10-08 Advanced Micro Devices, Inc. Method of forming a sidewall spacer to prevent gouging of device junctions during interlayer dielectric etching including silicide growth over gate spacers
TW428237B (en) * 1999-09-16 2001-04-01 United Microelectronics Corp Self-aligned silicide process by using chemical mechanical polishing to prevent bridge connection between gate and source/drain
US6541815B1 (en) * 2001-10-11 2003-04-01 International Business Machines Corporation High-density dual-cell flash memory structure
US6599817B1 (en) * 2002-04-26 2003-07-29 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
KR100445638B1 (ko) * 2002-07-26 2004-08-25 삼성전자주식회사 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법
JP4449076B2 (ja) * 2004-04-16 2010-04-14 セイコーエプソン株式会社 半導体装置の製造方法
KR100760907B1 (ko) * 2004-12-30 2007-09-21 동부일렉트로닉스 주식회사 비 살리사이드 모듈의 형성방법
US7737500B2 (en) * 2006-04-26 2010-06-15 International Business Machines Corporation CMOS diodes with dual gate conductors, and methods for forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774201A (en) * 1988-01-07 1988-09-27 Intel Corporation Tungsten-silicide reoxidation technique using a CVD oxide cap
IT1225623B (it) * 1988-10-20 1990-11-22 Sgs Thomson Microelectronics Formazione di contatti autoallineati senza l'impiego di una relativa maschera
US5086017A (en) * 1991-03-21 1992-02-04 Industrial Technology Research Institute Self aligned silicide process for gate/runner without extra masking
US5177028A (en) * 1991-10-22 1993-01-05 Micron Technology, Inc. Trench isolation method having a double polysilicon gate formed on mesas
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19919939B4 (de) * 1998-06-05 2009-02-12 Samsung Electronics Co., Ltd., Suwon Verfahren zur Bildung von elektrisch leitenden Leitungen in integrierten Speicherschaltungen unter Verwendung von selbstjustierenden Silicid-Sperrschichten
DE10050044B4 (de) * 2000-10-10 2007-03-15 Promos Technologies, Inc. Verfahren zur Herstellung eines Wolframpolycidgates mit einer durch einen schnellen thermischen Prozess erzeugten Nitridsperrschicht

Also Published As

Publication number Publication date
KR980011938A (ko) 1998-04-30
US5683941A (en) 1997-11-04
DE19728140C2 (de) 2002-07-18

Similar Documents

Publication Publication Date Title
DE19728140C2 (de) Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur
EP0118709B1 (de) Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/Drain-Gebieten, kurzen Kanallängen und einer selbstjustierten, aus einem Metallsilizid bestehenden Kontaktierungsebene
EP0268941B1 (de) MOS-Feldeffekt-Transistorstruktur mit extrem flachen Source/- Drain-Zonen und Silizid-Anschlussbereichen, sowie Verfahren zu ihrer Herstellung in einer integrierten Schaltung
DE10324491B4 (de) Herstellungsverfahren für Dual-Workfunction-Logikbauelemente in vertikalen DRAM-Prozessen
DE3587231T2 (de) Verfahren zum herstellen einer dmos-halbleiteranordnung.
DE112006003206B4 (de) Verfahren zum Ausbilden einer Halbleiteranordnung
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102010064288A1 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE112004000745B4 (de) Aufbau und Verfahren zum Bilden eines Feldeffekttransistors mit gekerbtem Gate
DE10002121B4 (de) Herstellung einer Halbleitervorrichtung mit flachen Sperrschichten
DE102012223653B4 (de) Herstellung von Transistoreinheiten mit V-Nut-Source/Drain-Zone
WO2003049191A2 (de) Bicmos-struktur, verfahren zu ihrer herstellung und bipolartransistor für eine bicmos-struktur
DE102021113003B4 (de) Nano-fet-halbleiterbauelement und verfahren zur bildung
DE19836032B4 (de) Verfahren zum Herstellen eines Bipolar-Transistors und eines MOS-Transistor-Gates
EP0869551B1 (de) Leitende Verbindung zwischen zumindest zwei Gebieten eines ersten Leitfähigkeitstyps
DE10241397A1 (de) Halbleiterelement mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind, und ein Verfahren zur Herstellung des Halbleiterelements
DE10159414A1 (de) Bipolar-Transistor und Verfahren zum Herstellen desselben
DE102021105456A1 (de) Halbleitervorrichtung und verfahren
DE102021100990A1 (de) Halbleitervorrichtung und verfahren
DE10219361B4 (de) Ein Halbleiterelement mit einer verbesserten lokalen Verbindungsstruktur und ein Verfahren zur Herstellung eines derartigen Elements
DE102021102596A1 (de) Halbleitervorrichtung und verfahren
DE102020133689A1 (de) Ionenimplantation für nano-fet
DE102020120848A1 (de) Implementierung mehrerer schwellspannung durch einsatz von lanthan

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140201