DE10241397A1 - Halbleiterelement mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind, und ein Verfahren zur Herstellung des Halbleiterelements - Google Patents
Halbleiterelement mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind, und ein Verfahren zur Herstellung des Halbleiterelements Download PDFInfo
- Publication number
- DE10241397A1 DE10241397A1 DE10241397A DE10241397A DE10241397A1 DE 10241397 A1 DE10241397 A1 DE 10241397A1 DE 10241397 A DE10241397 A DE 10241397A DE 10241397 A DE10241397 A DE 10241397A DE 10241397 A1 DE10241397 A1 DE 10241397A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- initial
- structural element
- polysilicon
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 14
- 238000011065 in-situ storage Methods 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 103
- 229920005591 polysilicon Polymers 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims abstract description 76
- 229910052751 metal Inorganic materials 0.000 claims abstract description 59
- 239000002184 metal Substances 0.000 claims abstract description 59
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 36
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 239000003989 dielectric material Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 5
- 229910017052 cobalt Inorganic materials 0.000 claims description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 4
- 238000001312 dry etching Methods 0.000 claims 4
- 229910052759 nickel Inorganic materials 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- 229910052715 tantalum Inorganic materials 0.000 claims 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 2
- 229910052721 tungsten Inorganic materials 0.000 claims 2
- 239000010937 tungsten Substances 0.000 claims 2
- 239000002966 varnish Substances 0.000 claims 2
- 229910052845 zircon Inorganic materials 0.000 claims 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims 2
- 238000009413 insulation Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Es werden Polysiliciumlinien gebildet, die einen oberen Bereich aufweisen, der sich über den unteren Bereich, der die erforderliche CD definiert, hinaus erstreckt. Folglich können Metallsilicidschichten mit größeren Abmessungen auf dem oberen Bereich der Polysiliciumlinien gebildet werden, so dass die resultierenden Gate-Strukturen einen sehr geringen endgültigen Gesamtschichtwiderstand aufweisen. Ferner werden in-situ-Seitenwandabstandselemente während des Prozesses zur Herstellung der Polysiliciumlinien ohne zusätzliche Schritte und/oder Kosten realisiert.
Description
- Gebiet der vorliegenden Erfindung
- Die vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere ein Halbleiterelement, etwa einen Feldeftekttransistor, mit einer Gate-Elektrodenstruktur mit einer darauf gebildeten Metallsilicidschicht.
- Beschreibung des Stands der Technik
- Im Allgemeinen weist ein Feldeffekttransistor auf Siliciumbasis stark dotierte Siliciumgebiete auf, die auch als Drain- und Source-Gebiete bezeichnet werden, die in einem leicht und invers dotiertem Siliciumgebiet einem sogenannten n-Potentialtopf oder p-Potentialtopf, abhängig von der Art des Transistors, eingebettet sind. Die Drain- und die Source-Gebiete sind voneinander durch ein dazwischen liegendes Kanalgebiet getrennt, wobei sich ein leitender Kanal zwischen den Drain- und Source-Gebieten in dem Kanalgebiet beim Anlegen einer geeigneten Spannung an eine Gate-Elektrode, die für gewöhnlich über dem Kanalgebiet gebildet und davon durch eine Gate-Isolationsschicht getrennt ist, die häufig als Gate-Oxidschicht vorgesehen ist, bildet.
- Somit weist in den gebräuchlichsten Feldeffekttransistoren die Gate-Elektrodenstruktur im Wesentlichen die über der Gate-Isolationsschicht gebildete Gate-Elektrode auf, wobei Polysilicium häufig als das Material zur Herstellung der Gate-Elektrode aus diversen Gründen gewählt wird.
- Beispielsweise zeigt Polysilicium eine hohe Kompatibilität mit nachfolgenden Hochtemperaturprozessen, die bei der Vollendung der Herstellung des integrierten Schaltungselements ausgeführt werden. Ferner ist die Polysiliciumgrenzfläche zu dem thermischen Siliciumdioxid (SiO2) gut verstanden und elektrisch stabil. Ferner ist Polysilicium zuverlässiger als beispielsweise Aluminium-Gate-Materialien und kann in konformer Weise über einer stufenartigen Topografie abgeschieden werden.
- Es ergeben sich jedoch Probleme, wenn Polysilicium als ein Gate-Elektrodenmaterial verwendet wird aufgrund des höheren elektrischen Widerstands im Vergleich zu Metallen, wie etwa Aluminium. Selbst bei den höchsten praktischen Dotierkonzentrationen zeigt eine 0,5 μm dicke Polysiliciumschicht einen Schichtwiderstand von ungefähr 20Ω? im Vergleich zu einer 0,5 μm dicken Aluminiumschicht auf. Die resultierenden hohen Werte des Verbindungsleitungswiderstands können daher zu relativ großen RC-Zeitkonstanten (d. h. großen Ausbreitungsverzögerungen) und Gleichspannungsschwankungen innerhalb von VLSI-(hohe Integrationsdichte)Schaltungen führen.
- Um diesen Nachteil zu überwinden, wurden diverse Lösungen vorgeschlagen und entwickelt. Unter diesen Lösungsmöglichkeiten hat sich die Herstellung von Metallsiliciden auf der Oberseite der Polysilicium-Gate-Struktur als die zuverlässigste zum Erreichen kleinster Widerstandswerte erwiesen.
- Ein typisches bekanntes Verfahren zur Herstellung von Metallsiliciden auf Silicium enthaltenden Gebieten, etwa der Gate-Elektrode eines MOS-Transistors, wird im Folgenden mit Bezug zu den
1a bis1d beschrieben. -
1a zeigt schematisch einen MOS-Transistor100 , der auf einem Substrat1 , etwa einer Siliciumscheibe, herzustellen ist. Isolationsstrukturen2 definieren ein aktives Gebiet des Transistors100 . Ferner bezeichnet Bezugszeichen3 eine Polysilicium-Gate-Elektrode des MOS-Transistors100 . Referenzzeichen4 bezeichnet Oxid-Seitenabstandselemente, die an den Seitenwänden der Polysilicium-Gate-Elektrode3 gebildet sind. Bezugszeichen6 benennt eine Gate-Isolationsschicht und Bezugszeichen5 bezieht sich auf Source- und Drain-Gebiete des MOS-Transistors100 . -
1b zeigt den MOS-Transistor100 mit einer hochschmelzenden Metallschicht7 , die darauf abgeschieden ist. - In
1b bezeichnet Bezugszeichen8 die Metallsilicidschichten, die auf der Polysilicium-Gate-Elektrode3 und den Source- und Drain-Gebieten5 gebildet sind. - Beginnend mit dem MOS-Transistor, wie er in
1a dargestellt ist, wird in einem ersten Schritt die hochschmelzende Metallschicht7 auf dem MOS-Transistor100 abge schieden, wie dies in1b gezeigt ist. Für gewöhnlich wird Ti (Titan) oder Co (Kobalt) als ein Metall zur Herstellung der Metallschicht7 verwendet und typischerweise wird eine PVD (physikalische Dampfabscheidung) z. B. ein Sputter-Prozess, zum Abscheiden der hochschmelzenden Metallschicht7 ausgeführt. - Wenn die hochschmelzende Metallschicht
7 abgeschieden ist, wird ein Wärmebehandlungsschritt bei niedriger Temperatur (ungefähr 450 bis 650°C für Co bzw. Ti) ausgeführt, um eine Reaktion des Metalls mit Silicium (Si) auf den Source- und Drain-Gebieten5 und der Polysilicium-Gate-Elektrode3 zu bewirken. Während der Wärmebehandlung findet eine Diffusion von Polysilicium und Metall an der Polysilicium/Metallgrenzfläche an der Oberseite der Polysilicium-Gate-Elektrode3 sowie auf den Source- und Drain-Gebieten5 statt. Als Folge davon werden die Metallsilicidschichten8 gebildet, wie dies in1c gezeigt ist, wobei die hochschmelzende Metallschicht7 zumindest teilweise aufgebraucht wird. - In einem anschließenden Schritt, wie dies in
1d dargestellt ist, wird das nicht reagierte Metall selektiv mit einem selektiven Nassätzschritt entfernt, wodurch die Metallsilicidschichten8 auf der Oberseite der Silicium-Gate-Elektrode3 und dem Source- und Drain-Gebieten5 bestehen bleiben. - Ferner wird üblicherweise eine weitere Wärmebehandlung (in den Figuren nicht dargestellt) bei einer höheren Temperatur als in der vorhergehenden Wärmebehandlung ausgeführt, um die Metallsilicidschichten
8 in eine stabilere Phase umzuwandeln, die einen geringeren Widerstand als die während der vorhergehenden Niedertemperatur-Wärmebehandlung gebildeten Metallsilicidschichten aufweist. Wenn beispielsweise Kobalt verwendet wird, wird zunächst während der ersten Wärmebehandlung ein Kobalt-Monosilicid gebildet, das anschließend in ein Kobalt-Disilicid umgewandelt wird. - Da die letztlich erhaltenen Metallsilicidschichten
8 einen Schichtwiderstand aufweisen, der deutlich kleiner im Vergleich zum Schichtwiderstand von Polysilicium ist, wird der Gesamtwiderstand der Gate-Elektrode3 mit der Metallsilicidschicht8 verringert. - Das zuvor beschriebene konventionelle Verfahren erreicht zufriedenstellende Ergebnisse für Bauteile mit minimaler Strukturgröße von 0,5 μm und darüber.
- Das zuvor beschriebene Verfahren ist jedoch nicht vollständig geeignet, um den Anstieg des Polysilicium-Schichtwiderstands zu kompensieren, der im Fall von Elementen Abmessungen mit deutlich unterhalb einem Mikrometer, d. h. mit Strukturgrößen gleich oder kleiner als 0,25 μm auftritt.
- Die Gründe dafür sind wie folgt. Allgemein gilt, das Reduzieren der Transistorgröße, d. h. der Kanallänge, d. h. in den
1a bis1d der horizontale Abstand zwischen den Source- und Drain-Gebieten5 , erfordert ein Reduzieren der Gate-Isolationsschicht6 und erfordert ferner flachere Source- und Drain-Gebiete, die wiederum die erreichbare Dicke der Metallsilicide8 beschränken. Da die Metallsilicidschicht8 für die Gate-Elektrode3 gleichzeitig mit den Metallsilicidschichten8 der Drain- und Source-Gebiete5 gebildet wird, ist somit die Dicke und damit die Verringerung des Widerstands der Gate-Silicide ebenfalls eingeschränkt. - Da die Querschnittsabmessungen der Polysilicium-Gate-Elektrode
3 aufgrund der ständigen Miniaturisierung der Bauteile abnimmt, steigt der Widerstand der Polysiliciumbereiche der Gate-Strukturen an und stellt den wesentlichen Beitrag an dem Widerstand der Polysilicium-Gate-Elektrode3 dar. Der endgültige Gesamtwiderstand der Gate-Elektroden ist daher nur unwesentlich durch die Silicidschicht beeinflusst und entspricht praktisch dem Widerstand des Polysiliciumbereichs der Gate-Struktur. - Da das Bestreben für eine zunehmende Miniaturisierung der Bauteile, die auf einem Substrat herstellbar sind, in Zukunft andauern wird, ergibt sich dadurch, dass die Herstellung von Metallsilicidschichten auf der Oberseite von Polysilicium-Gate-Linien gemäß den bekannten Verfahren es äußerst schwierig machen, Gate-Strukturen zu realisieren, die Widerstände entsprechend dem geforderten elektrischen Leistungsverhalten zeigen.
- Angesicht der zuvor erläuterten Probleme ist es daher wünschenswert, eine Technik bereit zu stellen, die eines oder mehrere der zuvor bezeichneten Probleme lösen oder zumindest reduzieren kann.
- Überblick über die Erfindung
- Gemäß einer Ausführungsform betrifft die vorliegende Erfindung ein Verfahren zur Herstellung wenigstens eines Strukturelements auf einem Substrat, wobei zumindest ein anfängliches Strukturelement aus einem halbleitenden Material über dem Substrat gebildet wird, und wobei das zumindest eine anfängliche Strukturelement Seitenwände und eine obere Fläche aufweist. Das Verfahren umfasst ferner das Bilden einer dielektrischen Schicht auf dem Substrat, benachbart zu einem Bereich der Seitenwände, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements definiert, und das Bilden einer Schicht aus halbleitendem Material auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements, um mindestens ein Zwischenstrukturelement aus einem halbleitenden Material mit einem oberen Bereich, der sich über die Seitenwände dese anfänglichen Strukturelements hinaus erstreckt und einen Bereich der dielektrischen Schicht benachbart zu den Seitenwänden bedeckt, zu bilden. Schließlich umfasst das Verfahren das Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist.
- Gemäß einer weiteren Ausführungsform betrifft die vorliegende Erfindung ein Verfahren zur Herstellung mindestens eines leitenden, Silicium enthaltenden Strukturelements auf einem Substrat, wobei das Verfahren umfasst: Bilden zumindest eines anfänglichen Silicium enthaltenden Strukturelements über dem Substrat, wobei das zumindest eine anfängliche Strukturelement Seitenwände und eine obere Fläche aufweist und eine dielektrische Schicht auf dem Substrat benachbart zu einem Bereich der Seitenwände bildet, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements definiert. Das Verfahren umfasst ferner das Bilden einer Silicium enthaltenden Schicht auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements, um mindestens ein Silicium enthaltendes Zwischenstrukturelement mit einem oberen Bereich, der sich seitlich über die Seitenwände des anfänglichen Strukturelements hinaus erstreckt und einen Bereich der dielektrischen Schicht benachbart zu den Seitenwänden bedeckt, zu bilden. Ferner umfasst das Verfahren das Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist, und das Bilden einer Metallsilicidschicht auf dem oberen Bereich des zumindest einen Zwischenstrukturelements.
- Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen der Gate-Elektrode zumindest eines Feldeffekttransistors, der auf einem Substrat zu bilden ist, bereit gestellt, wobei das Verfahren umfasst: Bilden zumindest einer anfänglichen Polysiliciumlinie über einem aktiven Gebiet des zumindest einen Transistors und Bilden einer dielektrischen Schicht auf dem unteren Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie durch Abscheiden einer Schicht aus dielektrischem Material auf der oberen Fläche und den Seitenwänden der zumindest einen anfänglichen Polysiliciumlinie, und teilweises Entfernen des dielektrischen Materials, um die obere Fläche und den oberen Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie freizulegen. Ferner umfasst das Verfahren das Bilden einer Polysiliciumschicht auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände der zumindest einen Polysiliciumlinie, um zumindest eine Polysiliciumzwischenlinie mit einem oberen Bereich, der sich über die anfängliche Polysiliciumlinie hinaus erstreckt und einen Teil der dielektrischen Schicht bedeckt, zu definieren, und Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen Polysiliciumzwischenlinie bedeckt ist, um dielektrische in-situ-Seitenwandabstandselemente der Gate-Elektrode zu bilden. Schließlich umfasst das Verfahren das Bilden zumindest einer Metallsilicidschicht auf zumindest dem oberen Bereich der mindestens einen Polysiliciumzwischenlinie.
- In einer noch weiteren Ausführungsform der vorliegenden Erfindung wird ein Feldeffekttransistor bereit gestellt mit mindestens einer Silicium enthaltenden Gate-Elektrode mit einem oberen Bereich und einem unteren Bereich, wobei sich der obere Bereich über den unteren Bereich hinaus erstreckt. Ferner umfasst der Feldeffekttransistor dielektrische Seitenwandabstandselemente, die von dem oberen Bereich der zumindest einen Gate-Elektrode bedeckt sind, und eine Metallsilicidschicht, die zumindest die obere Fläche des oberen Bereichs bedeckt.
- Kurze Beschreibung der Zeichnungen
- Weitere Vorteile, Aufgaben und Merkmale sowie Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen identische oder entsprechende Teile durch die gleichen Bezugszeichen gekennzeichnet sind.
-
1a bis1d repräsentieren eine typische Prozesssequenz eines konventionellen Verfahrens zur Herstellung von Metallsiliciden; -
2a bis2f zeigen eine Prozesssequenz zur Herstellung von Gate-Strukturen gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung; und -
3a bis3d stellen ein Beispiel zur Modifizierung der in den2a bis2f dargestellten Prozesssequenz gemäß einer weiteren Ausführungsform der vorliegenden Erfindung dar. - Detaillierte Beschreibung der Erfindung
- Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschrieben anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
- Die vorliegende Erfindung ist von besonderem Vorteil, wenn diese zur Herstellung von Gate-Strukturen von MOS-Transistoren verwendet wird. Aus diesem Grund wird im Fol genden auf Beispiele verwiesen, in denen entsprechende Ausführungsformen der vorliegenden Erfindung auf die Herstellung von Gate-Strukturen eines MOS-Transistors abzielen. Es sollte jedoch beachtet werden, dass die vorliegende Erfindung nicht auf die Herstellung von Gate-Strukturen von MOS-Transistoren eingeschränkt ist, sondern dass diese in jeder anderen Situation, in der die Verwirklichung von halbleitenden Linien mit geringem Schichtwiderstand erforderlich ist, angewendet werden kann. Die vorliegende Erfindung ist daher ebenso auf diese halbleitenden Leitungen bzw. Linien anwendbar, und die in den folgenden anschaulichen Ausführungsformen beschriebenen Gate-Strukturen sollen eine beliebige halbleitende Linie darstellen, unabhängig von der kristallinen Struktur und dem Grad und der Art der Dotierung.
- Mit Bezug zu den
2a bis2f werden nun anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben. - In
2a bezeichnet Bezugszeichen1 ein Substrat, beispielsweise eine Siliciumscheibe, eines herzustellenden MOS-Transistors200 . Bezugszeichen2 kennzeichnet Isolationsstrukturen, die ein aktives Gebiet definieren. Die Isolationsstrukturen2 sind als Flachgrabenisolations-(STI)Strukturen vorgesehen. Es können jedoch andere Isolationsstrukturen, z. B. LOCOS-Strukturen (lokale Oxidation von Silicium) anstelle der STI-Strukturen verwendet werden. Die Isolationsstrukturen2 weisen im Wesentlichen ein isolierendes Material, etwa Siliciumdioxid, Siliciumnitrid oder dergleichen auf. Bezugszeichen3 bezeichnet eine Polysilicium-Gate-Elektrode (im Folgenden wird diese auch als Polysilicium-Gate-Linie bezeichnet), die auf einer Gate-Isolationsschicht6 , die auf dem aktiven Gebiet des Substrats1 gebildet ist, angeordnet ist. - In
2b benennt Bezugszeichen9 eine dielektrische Schicht, die auf dem Substrat1 gebildet ist. - In
2c ist die dielektrische Schicht9 teilweise entfernt, um eine Schicht9' zu bilden. - In
2d bezeichnet Bezugszeichen3' eine Polysiliciumdeckschicht, die auf der Polysiliciumlinie3 gebildet ist. - In
2e zeichnet Bezugszeichen3'' eine Polysiliciumlinie mit einem oberen Bereich3u , der sich über die Seitenwände 3m hinaus erstreckt. Ferner bezeichnet Bezugszeichen4 in-situ-Seitenwandabstandselemente, die an den Seitenwänden 3m der Polysiliciumlinie3'' gebildet sind. - Ein typischer Prozessablauf zur Herstellung des MOS-Transistors
200 gemäß anschaulichen Ausführungsformen der vorliegenden Erfindung kann die folgenden Schritte aufweisen. - Beginnend von
2a wird die Schicht9 aus dielektrischem Material auf dem Substrat1 (2b ) gebildet. Beispielsweise kann eine Schicht aus Siliciumoxid gemäß einem chemischen Dampfabscheideverfahren mit geringem Druck (LPCVD) abgeschieden werden. - Alternativ kann eine Schicht aus Siliciumnitrid oder einem anderen dielektrischen Material auf dem Substrat
1 gemäß einem beliebigen bekannten Verfahren gebildet werden. Die Schicht9 wird ganzflächig mit einer Dicke abgeschieden, die die Höhe der Polysiliciumlinie3 übersteigt, so dass die Polysiliciumlinie3 vollständig von der dielektrischen Schicht9 bedeckt ist. - Anschließend wird die dielektrische Schicht teilweise entfernt, wie dies in
2c dargestellt ist. Dieser Schritt zielt darauf ab, eine obere Fläche10 und zumindest teilweise obere Bereiche11 der Seitenwände der Polysiliciumlinie3 freizulegen. Dazu wird ein erster Polierschritt, beispielsweise ein chemisch mechanischer Polierschritt, ausgeführt bis die obere Fläche10 der Polysiliciumlinie3 freigelegt ist. Anschließend wird die dielektrische Schicht9 anisotrop zurückgeätzt, um zumindest den Bereich11 der Seitenwände der Polysiliciumlinien3 zuverlässig freizulegen, wodurch die dielektrische Schicht9' gebildet wird. Somit werden die obere Fläche10 der Polysiliciumlinie3 und zumindest die oberen Bereiche11 der Seitenwände der Polysiliciumlinie3 im Wesentlichen vollständig freigelegt. - Wie in
2d gezeigt ist, wird die Polysiliciumdeckschicht3' auf der Polysiliciumlinie3 beispielsweise durch einen selektiven epitaxialen Wachstumsprozess gebildet. - Da die obere Fläche
10 der Polysiliciumlinie3 und zumindest der obere Bereich11 der Seitenwände der Polysiliciumlinie3 im Wesentlichen vollständig freigelegt sind, läuft das Wachsen des Polysiliciums sowohl in vertikaler als auch in seitlicher Richtung ab, d. h. an der oberen Fläche10 und an dem freigelegten Bereich11 der Seitenwände der Polysiliciumlinie3 , um die Deckschicht3' zu bilden, die die obere Fläche10 und den freigelegten Bereich11 der Seitenwände der Polysiliciumlinie bedeckt. - Wenn die Polysiliciumdeckschicht
3' auf der Polysiliciumlinie3 gebildet ist, wie dies zuvor beschrieben ist, wird die dielektrische Schicht9' anisotrop geätzt. -
2e zeigt den MOS-Transistor200 nach dem Entfernen der dielektrischen Schicht9' mit Ausnahme derjenigen Bereiche der dielektrischen Schicht9' , die durch die Deckschicht3' maskiert sind. Es bleibt dielektrisches Material übrig, das die Seitenwände 3m der Polysiliciumlinie3 bedeckt, wodurch die dielektrischen in-situ-Seitenwandabstandselemente 4 an den Seitenwänden 3m der Polysiliciumlinie3 gebildet werden. - Wie in
2e gezeigt ist, umfasst die auf der Gate-Isolationsschicht6 gebildete Polysiliciumlinie3'' einen durch die Seitenwände 3m definierten mittleren Bereich und einen oberen Bereich3u , der sich seitlich über die Seitenwände 3m hinaus erstreckt. Die Polysiliciumlinie3'' repräsentiert eine Linie, die in der Art eines T geformt ist, mit einer vergrößerten Querschnittsfläche im Vergleich zu einer konventionellen Polysiliciumlinie. Somit besitzt die gemäß der vorliegenden Erfindung hergestellte Polysiliciumlinie3'' eine gewünschte kleine kritische Unterseitenabmessung (Unterseiten-CD), wobei gleichzeitig eine vergrößerte Querschnittsfläche und damit ein verringerter Widerstand erreicht werden. Daher können Metallsilicidschichten mit vergrößerten Abmessungen auf der Polysiliciumlinie3'' gebildet werden. Der vergrößerte obere Bereich3u der Polysiliciumlinie3'' lässt das Abscheiden größerer Metallschichten auf dem oberen Bereich3u zu. Folglich ist der endgültige Gesamtschichtwiderstand der Polysiliciumlinie3'' deutlich durch die Metallsilicidschicht8 beeinflusst, so dass der Widerstand damit im Wesentlichen durch die Metallsilicidschicht8 bestimmt ist, ohne dass dieser im Wesentlichen durch die kritische Unterseitenabmessung beschränkt ist. Folglich können Polysiliciumlinien hergestellt werden, die einerseits einen reduzierten Schichtwiderstand aufweisen, aber andererseits dennoch die Anforderungen hinsichtlich der Abmessung erfüllen, die sich durch die Miniaturisierung der auf einem Substrat herstelibaren Bauteile ergeben. - Wenn die Polysiliciumlinie
3'' aus2e gebildet ist, wird der MOS-Transistor200 auf dem Substrat1 mittels bekannter Verfahren, beispielsweise durch Bilden leicht dotierter Gebiete auf den freigelegten Bereichen des Substrats1 , fertig gestellt. Während des Implantationsschritts zur Herstellung der leicht dotierten Gebiete (in2f nicht gezeigt), kann ein Einfallswinkel so variiert werden, dass Dotierstoffe, die in jene Gebiete des Substrats zu implantieren sind, die von dem hervorstehenden oberen Bereich der Polysiliciumlinie3'' und den Seitenwandabstandselementen4 abgeschirmt und/oder abgeschattet sind. - Nach dem Ionenimplantationsschritt mit geringer Dosis wird ein weiterer Implantationsschritt mit hoher Dosis ausgeführt, wodurch die Herstellung der Source- und Drain-Gebiete
5 ermöglicht wird, wie dies in2f gezeigt ist. Schließlich werden die Metallsilicidschichten8 auf der Polysiliciumlinie3" sowie auf den Source- und Drain-Gebieten5 gebildet. Wie zuvor ausgeführt ist, besitzt aufgrund der T-förmigen Querschnittsfläche der Polysiliciumlinie3" der MOS-Transistor200 eine Gate-Elektrode, die einen endgültigen Schichtwiderstand aufweist, der im Vergleich zu dem Schichtwiderstand der gemäß den konventionellen Verfahren hergestellten Gate-Strukturen kleiner ist. - Gemäß einer weiteren Ausführungsform kann die zuvor beschriebene Sequenz modifiziert werden, wie dies mit Bezug zu den
3a bis3d beschrieben wird. - In
3a kann der Implantationsschritt mit leichter Implantierung zur Herstellung eines leicht dotierten Gebiets vor der Herstellung der Polysiliciumlinie3" mit dem vergrößerten oberen Bereich3u ausgeführt werden. Sobald die Gate-Isolationsschicht6 und die darüber liegende anfängliche Polysiliciumlinie3 gemäß wohlbekannter Verfahren hergestellt sind, – einschließlich der Abscheidung einer Polysiliciumschicht, einer DUV-Lithografie, einer Fotolackschrumpfung, eines anisotropen Ätzens, etc. – kann eine Ionenimplantation mit geringer Dosis ausgeführt werden, um leicht dotierte Gebiete5' auf jenen Gebieten des Substrats1 herzustellen, in denen die Source- und Drain-Gebiete5 gebildet werden. Das Herstellen der seicht dotierten Gebiete5' zu diesem Zeitpunkt des Herstellungsvorgangs, d. h. nach der Herstellung der anfänglichen Polysiliciumlinie3 , hat den Vorteil, dass Dotierstoffe leicht in die Gebiete des Substrats benachbart zu der Gate-Isolationsschicht6 implantiert werden können. - Diese Sequenz wird dann mit dem Bilden der endgültigen Polysiliciumlinie
3'' und den Seitenwandabstandselementen4 gemäß dem Prozessablauf, wie dieser mit Bezug zu den2a bis2f beschrieben ist, fortgesetzt. - Wie in
3c gezeigt ist, wird nach der Herstellung der endgültigen Polysiliciumlinie3'' die Sequenz durch Bildung der Seitenwandabstandselemente4 fortgesetzt. - Anschließend wird, wie in
3d gezeigt ist, ein nächster Ionenimplantationsschritt mit hoher Dosis ausgeführt, wodurch die in3d dargestellten Source- und Drain-Gebiete5 hergestellt werden. Der Transistor wird dann fertig gestellt, indem die Metallsilicidschichten (in den3a bis3d nicht gezeigt) gebildet werden. - Es gilt also: Die vorliegende Erfindung ermöglicht das Verwirklichen von Polysiliciumlinien mit einer gewünschten kleinen kritischen Unterseitenabmessung und einer vergrößerten Querschnittsfläche, so dass es möglich ist, einen deutlich größeren Bereich des Polysiliciums in eine äußerst leitfähige Metallsilicidschicht umzuwandeln. Somit können skalierbare Gate-Elektroden bereit gestellt werden mittels eines Prozessablaufs, der äußerst kompatibel zur konventionellen CMOS-Prozesstechnik ist. Ferner erlaubt das Herstellen von Seitenwandabstandselemente, die in-situ gebildet werden, gemäß der vorliegenden Erfindung das Vermeiden jener Prozessschritte, die für gewöhnlich zur Herstellung von Seitenwandabstandselementen gemäß den konventionellen Verfahren erforderlich sind.
- Selbstverständlich können zahlreiche Änderungen und Modifikationen an den zuvor beschriebenen Ausführungsformen ausgeführt werden. Es sind somit selbstverständlich die Patentansprüche einschließlich aller Äquivalenzen, die den Schutzbereich der Erfindung definieren.
Claims (40)
- Verfahren zur Herstellung mindestens eines Strukturelements auf einem Substrat, wobei das Verfahren umfasst: Bilden zumindest eines anfänglichen Strukturelements aus einem halbleitenden Material über dem Substrat, wobei das zumindest eine anfängliche Strukturelement Seitenwände und eine obere Fläche aufweist; Bilden einer dielektrischen Schicht auf dem Substrat benachbart zu einem Bereich der Seitenwände, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements definiert; Bilden einer Schicht aus einem halbleitenden Material zumindest auf der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements, um zumindest ein Zwischenstrukturelement aus einem halbleitenden Material mit einem oberen Bereich, der sich über die Seitenwände des anfänglichen Strukturelements hinaus erstreckt und einen Bereich der dielektrischen Schicht benachbart zu den Seitenwänden bedeckt, zu bilden; und Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist.
- Verfahren nach Anspruch 1, wobei Bilden der dielektrischen Schicht umfasst: ganzflächig Abscheiden eines dielektrischen Materials, um die Seitenwände in ihrer Gesamtheit und die obere Fläche des zumindest einen anfänglichen Strukturelements zu bedecken; Polieren des dielektrischen Materials, um die obere Fläche des zumindest einen anfänglichen Strukturelements freizulegen; und teilweise Entfernen des verbleibenden dielektrischen Materials, um einen Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements freizulegen.
- Verfahren nach Anspruch 2, wobei das teilweise Entfernen der dielektrischen Schicht anisotropes Ätzen der verbleibenden dielektrischen Schicht umfasst.
- Verfahren nach Anspruch 1, wobei Bilden des zumindest einen anfänglichen Strukturelements umfasst: Abscheiden einer Schicht aus halbleitendem Material und Strukturieren der Schicht aus halbleitendem Material, um das zumindest eine anfängliche Strukturelement zu bilden.
- Verfahren nach Anspruch 4, wobei Strukturieren der Schicht aus halbleitendem Material umfasst: Abscheiden einer Lackschicht auf der Schicht aus halbleitendem Material; Strukturieren der Lackschicht, um vordefinierte Bereiche der Schicht aus halbleitendem Material freizulegen; und Entfernen der freigelegten Bereiche der Schicht aus halbleitendem Material.
- Verfahren nach Anspruch 5, wobei Entfernen der freigelegten Bereiche der Schicht aus halbleitendem Material Ausführen eines Trockenätzprozesses und/oder eines Nassätzprozesses umfasst.
- Verfahren nach Anspruch 1, wobei Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist, anisotropes Trockenätzen der dielektrischen Schicht entsprechend einem hochselektiven Ätzschritt umfasst.
- Verfahren nach Anspruch 1, wobei Bilden einer Schicht aus halbleitendem Material auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements das epitaxiale Wachsen der Schicht aus halbleitendem Material auf der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements umfasst.
- Verfahren nach Anspruch 8, wobei das epitaxiale Wachsen der Schicht aus halbleitendem Material entsprechend einem selektiven epitaxialen Wachstumsprozess ausgeführt wird.
- Verfahren nach Anspruch 1, wobei das halbleitende Material des zumindest einen anfänglichen Strukturelements Silicium aufweist.
- Verfahren nach Anspruch 10, wobei das halbleitende Material der Schicht, die auf dem zumindest einen anfänglichen Strukturelement gebildet ist, Silicium aufweist.
- Verfahren nach Anspruch 1, wobei das halbleitende Material des zumindest einen anfänglichen Strukturelements und der darauf gebildeten Schicht Polysilicium aufweist.
- Verfahren nach Anspruch 1, wobei die dielektrische Schicht SiO2 aufweist.
- Verfahren nach Anspruch 1, wobei die dielektrische Schicht einen freigelegten Bereich an beiden Seitenwänden des zumindest einen anfänglichen Strukturelements definiert, und wobei das Zwischenstrukturelement einen im wesentlichen T-förmigen Querschnitt aufweist.
- Verfahren zur Herstellung mindestens eines leitenden, Silicium enthaltenden Strukturelements auf einem Substrat, wobei das Verfahren umfasst: Bilden zumindest eines anfänglichen Silicium enthaltenden Strukturelements über dem Substrat, wobei das zumindest eine anfängliche Strukturelement Seitenwände und eine obere Fläche aufweist; Bilden einer dielektrischen Schicht auf dem Substrat benachbart zu einem Bereich der Seitenwände, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements definiert; Bilden einer Silicium enthaltenden Schicht zumindest auf der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen Silicium enthaltenden Zwischenstrukturelements mit einem oberen Bereich, der sich über die Seitenwände des anfänglichen Strukturelements hinaus erstreckt und einen Teil der dielektrischen Schicht benachbart zu den Seitenwänden bedeckt, zu bilden; Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist; und Bilden einer Metallsilicidschicht auf dem oberen Bereich des zumindest einen Zwischenstrukturelements.
- Verfahren nach Anspruch 15, wobei Bilden der dielektrischen Schicht umfasst: ganzflächig Abscheiden eines dielektrischen Materials, um die Seitenwände in ihrer Gesamtheit und die obere Fläche des zumindest einen anfänglichen Strukturelements zu bedecken; Polieren des dielektrischen Materials, um die obere Fläche des zumindest einen anfänglichen Strukturelements freizulegen; und teilweise Entfernen des verbleibenden dielektrischen Materials, um einen Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements freizulegen.
- Verfahren nach Anspruch 16, wobei das teilweise Entfernen der dielektrischen Schicht anisotropes Ätzen der verbleibenden dielektrischen Schicht umfasst.
- Verfahren nach Anspruch 15, wobei Bilden des zumindest einen anfänglichen Strukturelements umfasst: Abscheiden einer Schicht aus halbleitendem Material und Strukturieren der Schicht aus halbleitendem Material, um das zumindest eine anfängliche Strukturelement zu bilden.
- Verfahren nach Anspruch 15, wobei Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist, anisotropes Trockenätzen der dielektrischen Schicht gemäß einem hochselektiven Ätzschritt umfasst.
- Verfahren nach Anspruch 1, wobei Bilden zumindest einer Silicium enthaltenden Schicht auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements das epitaxiale Wachsen Silicium enthaltenden Schicht auf der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements umfasst.
- Verfahren nach Anspruch 20, wobei das epitaxiale Wachsen der Silicium enthaltenden Schicht entsprechend einem selektiven epitaxialen Wachstumsprozess ausgeführt wird.
- Verfahren nach Anspruch 15, wobei Bilden einer Metallsilicidschicht umfasst: Bilden zumindest einer Metallschicht auf dem oberen Bereich des zumindest einen Zwischenstrukturelements und Bewirken einer Reaktion zumindest teilweise des Siliciums des zumindest einen Zwischenstrukturelements und des Metalls an der Grenzfläche zwischen dem Zwischenstrukturelement und dem Metall zu einem Metallsilicid mittels einer Wärmebehandlung.
- Verfahren nach Anspruch 22, wobei Bilden zumindest einer Metallschicht das Abscheiden der Metallschicht gemäß einem Sputter-Prozess umfasst.
- Verfahren nach Anspruch 23, das ferner umfasst: Entfernen von nicht reagiertem Metall nach der Wärmebehandlung durch einen selektiven Nassätzschritt.
- Verfahren nach Anspruch 15, wobei das zumindest eine anfängliche Strukturelement und die Silicium enthaltende Schicht, die darauf gebildet ist, Polysilicium enthalten.
- Verfahren nach Anspruch 15, wobei die dielektrische Schicht Siliciumoxid und/oder Siliciumnitrid aufweist.
- Verfahren nach Anspruch 15, wobei die zumindest eine Metallsilicidschicht Titan und/oder Kobalt und/oder Tantal und/oder Zirkon und/oder Wolfram und/oder Nickel und/oder eine Kombination davon aufweist.
- Verfahren zur Herstellung der Gate-Elektrode zumindest eines Feldeffekttransistors, der auf einem Substrat zu bilden ist, wobei das Verfahren umfasst: Bilden zumindest einer anfänglichen Polysiliciumlinie über einem aktiven Gebiet des zumindest einen Transistors; Bilden einer dielektrischen Schicht auf einem unteren Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie durch Abscheiden einer Schicht aus dielektrischem Material auf der oberen Fläche und den Seitenwänden der zumindest einen anfänglichen Polysiliciumlinie und teilweises Entfernen des dielektrischen Materials, um die obere Fläche und den oberen Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie freizulegen; Bilden einer Polysiliciumschicht auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie, um zumindest eine Zwischenpolysiliciumlinie mit einem oberen Bereich, der sich über die anfängliche Polysiliciumlinie hinaus erstreckt und einen Teil der dielektrischen Schicht bedeckt, zu definieren; Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen Polysiliciumlinie bedeckt ist, um dielektrische in-situ-Seitenwandabstandselemente der Gate-Elektrode zu bilden; und Bilden zumindest einer Metallsilicidschicht auf zumindest dem oberen Bereich der zumindest einen Zwischenpolysiliciumlinie.
- Verfahren nach Anspruch 28, wobei Bilden der dielektrischen Schicht umfasst: ganzflächig Abscheiden eines dielektrischen Materials, um die Seitenwände in ihrer Gesamtheit und die obere Fläche des zumindest einen anfänglichen Strukturelements zu bedecken; Polieren des dielektrischen Materials, um die obere Fläche des zumindest einen anfänglichen Strukturelements freizulegen; und teilweise anisotropes Ätzen des verbleibenden dielektrischen Materials, um den oberen Bereich der Seitenwände des zumindest einen anfänglichen Polysiliciumlinie freizulegen.
- Verfahren nach Anspruch 28, wobei Bilden der zumindest einen anfänglichen Polysiliciumlinie, Abscheiden einer Polysiliciumschicht auf dem Substrat und Strukturieren der Polysiliciumschicht zur Bildung der anfänglichen Polysiliciumlinie umfasst.
- Verfahren nach Anspruch 28, wobei Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen Polysiliciumzwischenlinie bedeckt ist, anisotropes Trockenätzen der dielektrischen Schicht gemäß einem hochselektiven Ätzschritt umfasst.
- Verfahren nach Anspruch 28, wobei Bilden einer Polysiliciumschicht auf zumindest der oberen Fläche und dem freigelegten oberen Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie epitaxiales Wachsen der Polysiliciumschicht auf der oberen Fläche und dem freigelegten Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie umfasst.
- Verfahren nach Anspruch 32, wobei epitaxiales Wachsen der Polysiliciumschicht durch einen selektiven epitaxiales Wachstumsvorgang ausgeführt wird.
- Verfahren nach Anspruch 28, wobei Bilden einer Metallsilicidschicht umfasst: Bilden einer Metallschicht auf zumindest der oberen Fläche des oberen Bereichs der zumindest einen Polysiliciumzwischenlinie und Bewirken einer Reaktion zumindest teilweise des Polysiliciums und des Metalls an der Polysilicium-Metall-Grenzfläche zu einem Metallsilicid durch eine Wärmebehandlung.
- Verfahren nach Anspruch 34, wobei Bilden einer Metallschicht ganzflächiges Abscheiden der Metallschicht gemäß einem Sputter-Prozess umfasst.
- Verfahren nach Anspruch 35, das ferner Entfernen von nicht reagiertem Metall nach der Wärmebehandlung durch selektives Nassätzen umfasst.
- Verfahren nach Anspruch 28, wobei die dielektrische Schicht Siliciumoxid und/oder Siliciumnitrid aufweist.
- Verfahren nach Anspruch 28, wobei die mindestens eine Metallsilicidschicht Titan und/oder Kobalt und/oder Tantal und/oder Zirkon und/oder Wolfram und/oder Nickel und/oder eine Kombination davon aufweist.
- Feldeffekttransistor mit: mindestens einer Silicium enthaltenden Elektrode mit einem oberen Bereich und einem unteren Bereich, wobei der obere Bereich sich seitlich über den unteren Bereich hinaus erstreckt; dielektrische Seitenwandabstandselementen, die von dem oberen Bereich der zumindest einen Elektrode bedeckt sind; und einer Metallsilicidschicht, die die obere Fläche des oberen Bereichs bedeckt.
- Transistor nach Anspruch 39, wobei der Transistor einen MOS-Transistor umfasst.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10241397A DE10241397B4 (de) | 2002-09-06 | 2002-09-06 | Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind |
US10/400,598 US7148145B2 (en) | 2002-09-06 | 2003-03-27 | Semiconductor device having T-shaped gate structure comprising in situ sidewall spacers and method of forming the semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10241397A DE10241397B4 (de) | 2002-09-06 | 2002-09-06 | Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10241397A1 true DE10241397A1 (de) | 2004-04-01 |
DE10241397B4 DE10241397B4 (de) | 2009-08-27 |
Family
ID=31969049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10241397A Expired - Fee Related DE10241397B4 (de) | 2002-09-06 | 2002-09-06 | Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind |
Country Status (2)
Country | Link |
---|---|
US (1) | US7148145B2 (de) |
DE (1) | DE10241397B4 (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1646080B1 (de) * | 2004-10-07 | 2014-09-24 | Imec | Ätzung von Strukturen mit hoher Topographie |
US20060267106A1 (en) * | 2005-05-26 | 2006-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Novel semiconductor device with improved channel strain effect |
US7456058B1 (en) * | 2005-09-21 | 2008-11-25 | Advanced Micro Devices, Inc. | Stressed MOS device and methods for its fabrication |
US7622339B2 (en) * | 2006-01-26 | 2009-11-24 | Freescale Semiconductor, Inc. | EPI T-gate structure for CoSi2 extendibility |
US7767508B2 (en) * | 2006-10-16 | 2010-08-03 | Advanced Micro Devices, Inc. | Method for forming offset spacers for semiconductor device arrangements |
KR100788362B1 (ko) * | 2006-12-19 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 모스펫 소자 및 그 형성 방법 |
US8021940B2 (en) * | 2007-12-31 | 2011-09-20 | Intel Corporation | Methods for fabricating PMOS metal gate structures |
US9761689B2 (en) * | 2014-09-12 | 2017-09-12 | Globalfoundries Inc. | Method of forming a semiconductor device and according semiconductor device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5998285A (en) * | 1998-07-30 | 1999-12-07 | Winbond Electronics Corp. | Self-aligned T-shaped process for deep submicron Si MOSFET's fabrication |
EP0991113A2 (de) * | 1998-10-01 | 2000-04-05 | Chartered Semiconductor Manufacturing Pte Ltd. | Verfahren zur Herstellung einer T-förmigen Gate-Elektrode mit geringer Wiederstand |
US6284613B1 (en) * | 1999-11-05 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a T-gate for better salicidation |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5858867A (en) * | 1996-05-20 | 1999-01-12 | Mosel Vitelic, Inc. | Method of making an inverse-T tungsten gate |
US6395606B1 (en) * | 1999-07-21 | 2002-05-28 | Advanced Micro Devices, Inc. | MOSFET with metal in gate for reduced gate resistance |
US6593618B2 (en) * | 2000-11-28 | 2003-07-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device having an elevated source/drain structure |
-
2002
- 2002-09-06 DE DE10241397A patent/DE10241397B4/de not_active Expired - Fee Related
-
2003
- 2003-03-27 US US10/400,598 patent/US7148145B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5998285A (en) * | 1998-07-30 | 1999-12-07 | Winbond Electronics Corp. | Self-aligned T-shaped process for deep submicron Si MOSFET's fabrication |
EP0991113A2 (de) * | 1998-10-01 | 2000-04-05 | Chartered Semiconductor Manufacturing Pte Ltd. | Verfahren zur Herstellung einer T-förmigen Gate-Elektrode mit geringer Wiederstand |
US6284613B1 (en) * | 1999-11-05 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a T-gate for better salicidation |
Also Published As
Publication number | Publication date |
---|---|
DE10241397B4 (de) | 2009-08-27 |
US20040048472A1 (en) | 2004-03-11 |
US7148145B2 (en) | 2006-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69909205T2 (de) | Verfahren zur Herstellung vertikaler Transistoren | |
DE112008002270B4 (de) | Verfahren zur Herstellung von MOS-Strukturen mit einem geringeren Kontaktwiderstand | |
DE10335101B4 (de) | Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht | |
DE19728140C2 (de) | Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur | |
DE10355575B4 (de) | Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität | |
DE102004056022A1 (de) | Verfahren zur Bildung eines Nickelsalicids und Verfahren zur Herstellung eines Halbleiterbauelements unter Verwendung desselben | |
DE102006046425B4 (de) | Verfahren zur Bildung einer Justiermarke eines Halbleiterbauelements | |
DE10351008B4 (de) | Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement | |
DE10234931A1 (de) | Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz | |
DE112006002952T5 (de) | Verfahren zur Herstellung von Halbleiteranordnungen und Strukturen derselben | |
DE19615692C2 (de) | Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung | |
DE10002121B4 (de) | Herstellung einer Halbleitervorrichtung mit flachen Sperrschichten | |
DE10351006A1 (de) | Technik zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist | |
DE19502392A1 (de) | Verfahren zur Herstellung eines Feldeffekttransistors | |
DE10208904B4 (de) | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement | |
DE112006001520B4 (de) | Prozess für die Herstellung erhabener Source- und Drain-Gebiete mit zu entfernenden Abstandshaltern, wobei "Mausohren" vermieden werden | |
DE10056866C2 (de) | Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils | |
DE10345374B4 (de) | Halbleiterbauteil mit einem Nickel/Kobaltsilizidgebiet, das in einem Siliziumgebiet gebildet ist und Verfahren zu seiner Herstellung | |
DE10208728B4 (de) | Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen | |
DE10240422B4 (de) | Verfahren zur Herstellung eines Halbleiterelements mit einer Leitungsstruktur mit vergrößertem Metallsilizidbereich | |
DE10241397B4 (de) | Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind | |
DE10208751B4 (de) | Ein Verfahren zur Herstellung eines Halbleiterelements mit vergrößerten Metallsilizidbereichen | |
DE102010028458A1 (de) | Halbleiterbauelement mit Kontaktelementen und Metallsilizidgebieten, die in einer gemeinsamen Prozesssequenz hergestellt sind | |
DE10209059B4 (de) | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements | |
DE10056873B4 (de) | Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors mit verringertem Gatewiderstand |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY |
|
8328 | Change in the person/name/address of the agent |
Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER, |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20130403 |