DE10234931A1 - Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz - Google Patents

Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz Download PDF

Info

Publication number
DE10234931A1
DE10234931A1 DE2002134931 DE10234931A DE10234931A1 DE 10234931 A1 DE10234931 A1 DE 10234931A1 DE 2002134931 DE2002134931 DE 2002134931 DE 10234931 A DE10234931 A DE 10234931A DE 10234931 A1 DE10234931 A1 DE 10234931A1
Authority
DE
Germany
Prior art keywords
layer
metal
gate electrode
metal silicide
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE2002134931
Other languages
English (en)
Inventor
Karsten Wieczorek
Stephan Kruegel
Manfred Horstmann
Thomas Feudel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE2002134931 priority Critical patent/DE10234931A1/de
Priority to US10/391,243 priority patent/US6821887B2/en
Publication of DE10234931A1 publication Critical patent/DE10234931A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

Die Polysiliziumgateelektrode eines MOS-Transistors kann im Wesentlichen vollständig in ein Metallsilizid umgewandelt werden, ohne die Drain- und Sourceübergänge zu beeinträchtigen, dadurch, dass eine Dicke der Polysiliziumschicht zum Bilden der Gateelektrode so eingestellt wird, dass diese im Wesentlichen in ein Metallsilizid in einem anschließenden Silizidierungsprozess umgewandelt wird. Die Gateelektrode, die im Wesentlichen aus Metallsilizid gebildet ist, bietet eine hohe Leitfähigkeit selbst bei kritischen Abmessungen im Bereich deutlich unter einem Mikrometer, wobei gleichzeitig die Wirkung der Polysiliziumgateverarmung deutlich verringert ist. Das Herstellen des MOS-Transistors mit der im Wesentlichen vollständig in Metallsilizid umgewandelten Gateelektrode ist prinzipiell mit der standardmäßigen MOS-Prozesstechnologie verträglich.

Description

  • Gebiet der vorliegenden Erfindung
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleiterstrukturen und betrifft insbesondere die Herstellung von MOS-Transistorelementen mit Gateelektroden mit einer verringerten Gatelänge, insbesondere im Bereich von unter 0,25 μm.
  • Beschreibung des Stands der Technik
  • In technisch hochentwickelten integrierten Schaltungen werden die Strukturgrößen von Schaltungselementen, etwa von CMOS (Komplementärmetalloxidhalbleiter) Transistoren gegenwärtig bis weit unterhalb ein Mikrometer zum Zwecke einer höheren Integrationsdichte und einer verbesserten Bauteilleistungsfähigkeit gesenkt. Das Verringern kritischer Dimensionen, etwa der Gatelänge eines MOS-Transistors kann andere damit in Verbindung stehende Bauteileigenschaften beeinträchtigen, so dass die durch das Reduzieren der Strukturgrößen gewonnen Vorteile teilweise wieder aufgehoben werden können. Beispielsweise erfordert das Verringern der Gatelänge und damit der Kanallänge eines MOS-Transistors eine entsprechende Anpassung der Gateisolierschicht, die die Gateelektrode von dem Kanalgebiet trennt, um die erforderliche Stromtreiberfähigkeit für verringerte Versorgungsspannungen bereitzustellen, die erforderlich sind, um die elektrische Feldstärke in einem akzeptablen Bereich zu halten. Das Dünnen der Gateisolierschicht, um eine ausreichende kapazitive Kopplung der Gateelektrode an das darunter liegende Kanalgebiet zu erreichen, ermöglichen dann eine verringerte Gatespannung für MOS-Transistoren mit einer Gatelänge im Bereich von 0,5 μm und weniger. Es entstehen jedoch ernsthafte Probleme bei MOS-Transistoren deutlich unterhalb eines Mikrometers, beispielsweise mit einer Gatelänge von 0,1 μm und darunter, da eine Vielzahl an Problemen es schwierig machen, die erforderliche Stromtreiberfähigkeit bereitzustellen.
  • Ein Problem von MOS-Transistoren mit einer Gatelänge im Bereich deutlich unter einem Mikrometer, die eine Dicke der Gateisolierschicht, die üblicherweise aus Siliziumdioxid hergestellt ist, im Bereich von 2-4 nm erfordern, beruht auf der Tatsache, dass sich eine Verarmungsschicht bzw. Depletionsschicht in der Polysiliziumgateelektrode bildet. Diese Verarmungsschicht erhöht die effektive Dicke der Gateisolationsschicht und verringert damit die kapazitive Kopplung der Gateelektrode an das darunter liegende Kanalgebiet. Obwohl das Ausbilden der Verarmungsschicht im Wesentlichen durch starkes Dotieren der Polysiliziumgateelektrode verhindert werden kann, stellt sich jedoch heraus, dass insbesondere bei P-Kanal-MOS-Transistoren, die ein Dotieren mit Bor erfordern, die Dotierstoffe leicht in die Gateisolierschicht und ebenso auch in das Kanalgebiet eindringen können. Die zuerst genannte Wirkung kann merklich die Qualität des Gateoxids der Gateisolationsschicht beeinträchtigen, wobei die Bauteilzuverlässigkeit verringert wird, wohingegen der zuletzt genannte Effekt zu einer deutlichen Verschiebung der Schwellwertspannung des Transistorbauelements aufgrund der zusätzlichen, in das Kanalgebiet eingeführten Dotierstoffe führen kann.
  • Zusätzlich zu der Bildung einer Gateverarmungsschicht, insbesondere in P-Kanal-MOS-Transistoren, zeigt die Polysiliziumgateelektrode mit verringerter Gatelänge eine reduzierte Leitfähigkeit aufgrund der reduzierten Querschnittsabmessung der Gateelektrode.
  • Angesichts der zuvor genannten Probleme werden große Anstrengungen unternommen, um das Polysilizium durch ein besser leitendes Material zu ersetzen, das die zuvor erkannten Probleme verhindert oder zumindest deutlich reduziert. Beispielsweise wurden Metall-Gate-MOS-Elemente vorgeschlagen und es wird ein deutlich reduzierter Schichtwiderstand erhalten, wobei zusätzlich die Wirkung der Gateverarmung im Wesentlichen verhindert werden kann. Da jedoch der größte Teil der Metalle, die in MOS-Anwendungen als Gatematerial geeignet sind, nicht den Hochtemperatur-Wärmeprozesssequenz widerstehen können, wie sie bei der MOS-Herstellung erforderlich sind, etwa das schnelle thermische Ausheizen zum Aktivieren implantierter Dotierstofte und zum Ausheilen von implantationserzeugten Gitterschäden, sind komplexe alternative Prozessintegrationssequenzen erforderlich, um Metallgates in integrierten MOS-Schaltungen einzubauen.
  • Angesichts der zuvor genannten Problematik besteht ein Bedarf für ein verbessertes MOS-Transistorelement, das auf kompatible Weise mit der standardmäßigen MOS-Herstellung fabriziert werden kann.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Im Allgemeinen kann erfindungsgemäß ein MOS-Transistorelement unter Anwendung gut-etablierter MOS-Prozesssequenzen hergestellt werden, wobei im Gegensatz zur konventionellen Lösung eine Polysiliziumschicht, die als die Gateelektrode dient, im Wesentlichen vollständig in ein Metallsilizid umgewandelt wird, so dass der Schichtwiderstand und das Ausbilden einer Gateverarmungsschicht deutlich verringert ist. Durch geeignetes Einstellen der Dicke der Polysiliziumschicht, aus der die Gateelektrode zu strukturieren ist, und durch entsprechendes Steuern von Prozessparameter eines nachfolgenden Silizidierungs-Prozesses, können standardmäßige Prozesse wirkungsvoll angewendet werden, ohne die Unversehrtheit von Source- und Drainübergängen zu beeinträchtigen.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Gateelektrode eines MOS-Transistors das Bestimmen einer Höhe einer Metallsilizidschicht mit einem spezifizierten Metall, die in einer kristallinen Siliziumschicht unter vordefinierten Prozessbedingungen gebildet ist. Anschließend wird eine Entwurfshöhe ausgewählt, um die Metallsilizidschicht in der unter den vordefinierten Prozessbedingungen zu bildenden Gateelektrode herzustellen. Anschließend wird eine Dicke einer Metallsilizidschicht des spezifizierten Metalls bestimmt, die in einer Polysiliziumschicht unter den vordefinierten Prozessbedingungen gebildet ist, und die Höhe der Metallsilizidschicht in der Polysiliziumschicht wird als eine Sollabscheidedicke zur Herstellung der Gateelektrode ausgewählt. Ferner wird ein Substrat mit einem darauf gebildeten dotierten Siliziumgebiet bereitgestellt und eine Gateisolierschicht wird auf dem dotierten Halbleitergebiet gebildet. Anschließend wird eine Polysiliziumgateschicht mit einer Dicke entsprechend der Sollabscheidedicke abgeschieden und strukturiert, um eine Gateelektrode zu bilden. Eine Metallschicht mit dem spezifizierten Metall wird über der Gateelektrode abgeschieden und eine Wärmebehandlung wird unter den spezifizierten Prozessbedingungen ausgeführt, um Polysilizium in der Gateelektrode in ein Metallsilizid umzuwandeln.
  • Gemäß einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Bilden einer Gateelektrode eines MOS-Transistors das Bestimmen – als eine erste Sollabscheidedicke – einer Dicke einer spezifizierten Metall schicht, die beim Bilden einer Metallsilizidschicht mit einer vordefinierten Entwurfshöhe in einem kristallinen Siliziumgebiet konsumiert wird. Das Verfahren umfasst ferner das Bestimmen – als eine zweite Sollabscheidedicke – einer Höhe einer Metallsilizidschicht des spezifizierten Metalls, die sich in einem Polysiliziumgebiet bildet, wenn die spezifizierte Metallschicht mit der ersten Sollabscheidedicke im Wesentlichen vollständig aufgebraucht wird. Das Verfahren umfasst ferner das Bereitstellen eines Substrats mit einem darauf gebildeten Halbleitergebiet und das Bilden einer Gateisolationsschicht auf dem dotierten Halbleitergebiet. Anschließend wird eine Polysiliziumgateschicht auf der Gateisolationsschicht mit einer Dicke entsprechend der zweiten Sollabscheidedicke abgeschieden und strukturiert, um die Gateelektrode zu bilden. Anschließend wird eine Metallschicht mit dem spezifizierten Metall mit einer Dicke entsprechend der ersten Sollabscheidedicke abgeschieden. Schließlich wird eine Wärmebehandlung an dem Substrat ausgeführt, um im Wesentlichen vollständig die Metallschicht in Metallsilizid umzuwandeln.
  • In einer weiteren Ausführungsform der vorliegenden Erfindung umfasst ein MOS-Transistor ein Substrat mit einem Potentialtopfgebiet. Ein Drain-Gebiet und ein Source-Gebiet sind in dem Potentialtopfgebiet ausgebildet und eine Gateisolationsschicht ist benachbart zu dem Potentialtopfgebiet gebildet. Ferner ist eine Gateelektrode auf der Gateisolationsschicht ausgebildet, wobei mindestens 90 % der Gateelektrode ein Metallsilizid aufweisen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
  • 1a-1c schematisch Querschnittsansichten eines MOS-Transistors während diverser Herstellungsphasen, die ähnlich zu einer konventionellen MOS-Prozesssequenz sind; und
  • 1d und 1e schematisch Querschnittsansichten von MOS-Transistoren gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung, wobei die MOS-Transistorelemente in einer Weise hergestellt werden, die mit der konventionellen MOS-Prozesssequenz kompatibel ist.
  • Zu beachten ist, dass die Abmessungen und insbesondere die relativen Proportionen der einzelnen Strukturelemente relativ zueinander, die in den Figuren dargestellt sind, nicht maßstabsgemäß sind und daher lediglich als anschaulich zu betrachten sind.
  • DETAILLIERTE BESCHREIBUNG
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen offenbarten anschaulichen Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Wie zuvor erläutert ist, beruht die vorliegende Erfindung auf dem Konzept, dass die Prozesssequenzen zum Strukturieren der Polysiliziumgateelektrode und die Prozesssequenz, die in einem spätem Stadium des Transistorherstellungsprozesses ausgeführt wird, die sogenannte Salizidierung, d.h. die selbst justierende Silizidierung, in enger Abhängigkeit voneinander ausführbar sind, so dass eine im Wesentlichen vollständig silizidierte Gateelektrode erhalten werden kann, ohne die Drain- und Sourceübergänge unnötig zu beeinträchtigen. Um die anschaulichen Ausführungsformen der vorliegenden Erfindung detaillierter zu erläutern, werden zunächst mit Bezug zu den 1a–1c Prozessschritte dargestellt, die auch bei der Herstellung in einer konventionellen MOS-Prozesstechnologie angewendet werden können.
  • 1a zeigt schematisch einen MOS-Transistor 100 in einem fortgeschrittenen Herstellungsstadium. Der Transistor 100 umfasst ein Substrat 101, beispielsweise in der Form eines Siliziumvolumensubstrats oder eines SOI- (Silizium auf Isulator) Substrats, das Flachgrabenisolationen 102 aufweist, die ein dotiertes Siliziumgebiet 103 umschließen, das auch als ein aktives Gebiet bezeichnet wird. In dem aktiven Gebiet 103 sind stark invers (in Bezug auf das aktive Gebiet) dotierte Source- und Draingebiete 104 gebildet, die sogenannte Extinktions- bzw. Erweiterungsgebiete 105 aufweisen, die eine Dotierkonzentration zeigen, die kleiner als jene der Source- und Draingebiete 104 ist. Ein Bereich des aktiven Gebiets 103, der zwischen den leicht dotierten Extinktionsgebieten 105 angeordnet ist, ist mit 106 bezeichnet und wird auch als Kanalgebiet bezeichnet. Auf dem Kanalgebiet 106 ist eine Isolationsschicht 107, die typischerweise Siliziumdioxid aufweist, gebildet und trennt das aktive Gebiet 103 von einer Gateelektrode 108, die Polysilizium aufweist. Seitenwände der Gateelektrode 108 sind mit Seitenwandabstandselementen 109 bedeckt, die aus Siliziumdioxid oder Siliziumnitrid und dergleichen gebildet sein können. Die seitliche Ausdehnung in 1a der Gateelektrode 108, die durch die Peile 110 gekennzeichnet ist, wird im Allgemeinen als Gatelänge bezeichnet, wohingegen in der vorliegenden Anmeldung die vertikale Richtung als Höhenrichtung bezeichnet wird, und damit eine Höhe der Gateelektrode 108 mit den Pfeilen 111 gekennzeichnet ist.
  • Wie zuvor erläutert ist, ist die vorliegende Erfindung besonders im Zusammenhang mit äußerst geringen Strukturgrößen vorteilhaft und eine typische Gatelänge kann daher im Bereich von ungefähr 0,15 μm bis 0,05 μm reichen. Beispielsweise beträgt für eine Gatelänge von ungefähr 0,1 μm typischerweise eine Gatehöhe 111 ungefähr 0,2 μm.
  • Ein typischer Prozessablauf zur Herstellung des Transistors 100, wie er in 1a gezeigt ist, kann die folgenden Schritte aufweisen. Zunächst werden die Flachgrabenisolationen 102 durch anisotropes Ätzen von Gräben in das Substrat 103 und anschließendes Auffüllen der Gräben mit einem isolierenden Material, etwa Siliziumdioxid, gebildet. Anschließend wird die resultierende Struktur mittels chemisch mechanischen Polierens (CMP) eingeebnet und eventuelle Opferschichten (nicht gezeigt), die zur Herstellung der Flachgrabenisolationen 102 erforderlich sind, werden dann entfernt. Anschließend wird das aktive Gebiet 103 durch Ausführen einer Vielzahl von Implantationsschritten gebildet, um ein gewünschtes Dotierprofil in der Höhenrichtung zu erhalten. Danach wird die Gateisolationsschicht 107 gebildet, die im vorliegenden Falle eine Dicke im Bereich von 2-4 nm aufweist, wobei technisch anspruchsvolle Wachs- und/oder Abscheideverfahren notwendig sind, um die Gateisolationsschicht 107 mit der erforderlichen Qualität und Di cke bereitzustellen. Anschließend wird eine Schicht aus Polysilizium auf dem Substrat 101 mit einer Dicke abgeschieden, die daraufhin ausgelegt ist, um die gewünschte Höhe 111 der Gateelektrode 108 zu erhalten. Das Strukturieren der abgeschiedenen Polysiliziumschicht erfordert äußerst fortschrittliche Lithografie- und Ätzvertahren, um die Gateelektrode 108 mit einer Gatelänge deutlich unterhalb des optischen Auflösungsvermögens der verwendeten Fotolithografieanlage zu erhalten. Danach wird ein erster Implantationsschritt ausgeführt, um die Extinktionsgebiete 105 zu bilden und anschließend werden die Seitenwandabstandselemente 109 durch konformes Abscheiden einer Siliziumdioxid- oder einer Siliziumnitridschicht mit geeigneter Dicke und durch anisotropes Ätzen der Schicht, um schließlich die Abstandselemente 109 zu erhalten, gebildet. In einem weiteren Implantationsschritt werden die stark dotierten Source- und Draingebiete 104 gebildet, wobei gleichzeitig die Gateelektrode 108 ebenso stark dotiert wird, und wobei die Abstandselemente 109 als Implantationsmaske dienen, um die Extinktionsgebiete 105 zu schützen.
  • Wie zuvor erläutert ist, wäre es im Hinblick auf eine hohe Leitfähigkeit der Gateelektrode 108 und im Hinblick auf das Minimieren einer Gateverarmungsschicht, die sich in der Gateelektrode 108 während des Transistorbetriebs bildet, wünschenswert, die Implantationsparameter, etwa die Dosis und die Energie, so einzustellen, um die Gateelektrode 108 im Wesentlichen durch die gesamte Höhe 111 der Gateelektrode 108 stark zu dotieren. Wie zuvor erläutert ist, würden allerdings die Schädigungen der Gateisolationsschicht 107 durch eindringende Dotieratome und das Anordnen zusätzlicher Dotierstoffe in dem Kanalgebiet 106 eine deutliche Transistorbeeinträchtigung zur Folge haben. Folglich müssen sehr strenge Prozesserfordernisse hinsichtlich der Implantationssequenz und ferner hinsichtlich der nachfolgenden schnellen thermischen Behandlung zur Aktivierung der Dotierstoffe in den Source- und Draingebieten 104 und den Extinktionsgebieten 105 und zur Ausheilung von durch den Ionenbeschuss erzeugten Gitterschäden erfüllt werden. Daher kann die Dotierkonzentration in der Gateelektrode 108 in einem Bereich in der Nähe der Gateisolationsschicht 107 einen allmählichen Abfall zeigen und dies kann der Grund für die Gateverarmung während des Transistorbetriebs sein.
  • 1b zeigt schematisch den Transistor 100, wobei eine Metallschicht 112 darauf gebildet ist. Die Metallschicht 112 kann ein hoch schmelzendes Metall, etwa Wolfram, Tantal, Molybdän und dergleichen aufweisen oder die Metallschicht 112 kann Metalle aus der achten Gruppe, etwa Platin, Palladium, Kobalt, Nickel und dergleichen aufweisen. Die Metallschicht 112 wird vorgesehen, um in einer nachfolgenden Wärmebehandlung eine Metallsilizidverbindung mit darunter liegendem Silizium in den Drain- und Sourcegebieten 104 und in der Gateelektrode 108 zu bilden. Die Metallsilizidverbindung zeigt einen deutlich geringeren Schichtwiderstand als Silizium und Polysilizium, selbst wenn diese stark dotiert sind, so dass ein Kontaktwiderstand zu den Source- und Draingebieten 104 deutlich verringert werden kann und die Gesamtleitfähigkeit der Gateelektrode 108 erhöht werden kann. Da viele dieser Metalle, die zuvor genannt sind, die Eigenschaft zeigen, dass diese mit Silizium reagieren, aber im Wesentlichen nicht mit Siliziumdioxid reagieren, kann der Prozess als "selbstjustierend" betrachtet werden, insbesondere da das nichtreagierte Metall in einfacher Weise selektiv zu der Metallsilizidverbindung und selektiv zu dem Silizium und dem Siliziumdioxid entfernt werden kann. Da die Metallsilizidverbindung in den Drain- und Sourcegebieten 104 und der Gateelektrode 108 in einer gemeinsamen Wärmebehandlung im Hinblick auf Prozesskomplexität zu bilden ist, kann eine Ausdehnung in der Höhenrichtung des zu bildenden Metallsilizidgebiets durch die Erfordernisse für flache Übergänge in den Source- und Draingebieten 104, insbesondere in technisch äußerst hoch entwickelten Transistorelementen, beschränkt sein, da das Reduzieren der Gatelänge 110 ebenso eine entsprechende Anpassung der Source- und Draingebiete 104 in der Höhenrichtung erfordert. Somit können nur relativ flache Metallsilizidgebiete in den Source- und Draingebieten 104 gebildet werden, so dass Prozessparameter der anschließenden Wärmebehandlung so gewählt werden, um das resultierende Metallsilizidgebiet in den Source- und Draingebieten 104 in Übereinstimmung mit diesen Erfordernissen einzustellen.
  • 1c zeigt den Transistor 100 schematisch nach Beendigung einer Wärmebehandlung, um Metallsilizidgebiete 113 in den Drain- und Sourcegebieten 104 zu bilden, die eine Abmessung 114 entlang der Höhenrichtung in Übereinstimmung mit den Entwurfserfordernissen aufweisen. Ferner ist in der Gateelektrode 108 ein Metallsilizidgebiet 115 ausgebildet, das eine Abmessung 116 entlang der Höhenrichtung aufweist.
  • Typischerweise wird ein schnelles thermisches Ausheizen ausgeführt, um eine chemische Reaktion zwischen der Metallschicht 112 und dem darunter liegenden Silizium in Gang zu setzen. Während der Wärmebehandlung diffundiert Metall in das darunter liegende Silizium und bildet die Metallsiliziumverbindung. Abhängig von der Art des Metalls der Metallschicht 112, müssen Prozessparameter der Wärmebehandlung geeignet so gewählt werden, um die erforderliche Abmessung 114 in den Source- und Draingebieten 104 zu erhalten. Häufig wird Kobalt für die Metallschicht 112 verwendet, wobei in einem ersten Ausheizschritt eine Kobaltsiliziumverbindung hergestellt wird und anschließend das nichtreagierte überschüssige Kobalt mittels eines selektiven Nassätzprozesses entfernt wird. Danach wird eine zweite Wärmebehandlung, beispielsweise ein zweiter Ausheizschritt mit einer höheren Temperatur als in der ersten Wärmebehandlung, durchgeführt, um die Kobaltsiliziumverbindung in ein niederohmiges Kobalt-Disilizid umzuwandeln. Somit können in diesem Prozessablauf, der zur Herstellung eines konventionellen Transistors verwendbar ist, die Prozessparameter, etwa die Temperatur und die Dauer der Wärmebehandlung, in Übereinstimmung mit der Art des Metalls in der Metallschicht 112 so eingestellt werden, um schließlich die Metallsilizidgebiete 113 mit der erforderlichen Höhenabmessung 114 zu erhalten.
  • In technisch weit fortgeschrittenen Transistoren mit einer Gatelänge 110 von 0,1 μm und sogar darunter, kann die Höhenabmessung 114 im Bereich von ungefähr 40–60 nm liegen. Da das Metallsilizidgebiet 115 in der Gateelektrode 108 während der gleichen Wärmebehandlung gebildet wird, ist die Höhenabmessung 116 ebenso durch die gleichen Prozessparameter bestimmt, wobei typischerweise die Höhenabmessung 116 deutlich größer als die Höhenabmessung 114 sein kann. Es wird angenommen, dass das unterschiedliche Diffusionsverhalten des Metalls in dem Polysilizium in der Gateelektrode 108 und dem kristallinen Silizium in den Drain- und Sourcegebieten 104 es ermöglicht, dass das Metall der Schicht 112 schneller mit dem Polysilizium als mit dem kristallinen Silizium reagiert. Obwohl ein dickeres Metallsilizidgebiet 115 in der Gateelektrode 108 im Vergleich zu dem Metallsilizidgebieten 114 in den Drain- und Sourcegebieten 104 gebildet wird, bleibt das Problem einer reduzierten Leitfähigkeit der Gateelektrode 108 dennoch bestehen, insbesondere da die unteren Bereiche der Gateelektrode 108 mit einer verringerten Dotierkonzentration nicht in ein gut leitendes Metallsilizid umgewandelt werden. Insbesondere bleibt das Problem einer Gateverarmungsschicht bei Transistorbetrieb im Wesentlichen unbeeinflusst von der Metallsilizidbildung, die zuvor beschrieben ist, und führt somit zu einer größeren effektiven Dicke der Gateisolationsschicht 107 und damit zu einer reduzierten kapazitiven Kopplung der Gateelektrode 108 an das darunter liegende Kanalgebiet 106.
  • Zusätzlich zu der zuvor beschriebenen Prozesssequenz verwendet die vorliegende Erfindung das Konzept, im Wesentlichen vollständig das Polysilizium der Gateelektrode 108 in ein Metallsilizid umzuwandeln, wobei im Hinblick auf die Prozesseffizienz die gut entwickelte Prozesssequenz, wie sie mit Bezug zu den 1a–1c beschrieben ist, im Wesentlichen beibehalten wird.
  • Wiederum mit Bezug zu 1a wird die Prozesssequenz, die zur Herstellung des Transistorelements 100, wie es in 1a gezeigt ist, beschrieben ist, im Zusammenhang mit dem Silizidierungsvorgang ausgeführt, der in den 1b und 1c beschrieben ist. Beim Strukturieren der Gateelektrode 108 wird eine Polysiliziumschicht mit einer Sollabscheidedicke abgeschieden, die eine Höhe 111 der Gateelektrode 108 ermöglicht, die im Wesentlichen vollständig in ein Metallsilizid umgewandelt werden kann. Nach Strukturierung der Gateelektrode 108 kann die weitere Bearbeitung ausgeführt werden, wie dies bereits zu 1a beschrieben ist.
  • Die Sollabscheidedicke der Polysiliziumschicht hängt von der Art des Metalls und prozessinternen Eigenschaften ab. Die gewünschte Höhe 114, die auch als Entwurfshöhe bezeichnet wird, der Metallsilizidgebiete 113 kann in Übereinstimmung mit den Entwurfserfordernissen gewählt werden. Die entsprechende tatsächliche Höhe 114 und die zugeordnete Höhe 116 in der Gateelektrode 108 kann dann durch einen Testlauf oder durch Datenanalyse von Bauteilen bestimmt werden, die gemäß der mit Referenz zu 1a–1c beschriebenen Sequenz hergestellt sind. Ferner können die Abhängigkeiten der Prozessparameter, etwa der Temperatur und der Dauer der Wärmebehandlung zum Umwandeln von Silizium in ein Silizid für interessierende Metalle empirisch oder theoretisch gewonnen werden.
  • Beim Abscheiden der Metallschicht 112, wie dies in 1b gezeigt ist, wird eine Dicke der Metallschicht 112 so gewählt, um eine im Wesentlichen vollständige Umwandlung von Polysilizium in ein Metallsilizid zu ermöglichen. Beispielsweise erfordert das Umwandeln einer 70 nm dicken Siliziumschicht in eine Kobaltsilizidschicht eine Kobaltschichtdicke von ungefähr 20 nm. Daher wird in einer Ausführungsform der vorliegenden Erfindung die Metallschicht 112 im Wesentlichen konform abgeschieden, beispielsweise durch Sputter-Abscheidung, mit einer Dicke, die im Wesentlichen einer Dicke entspricht, die das nahezu vollständige Umwandeln des Polysiliziums in der Gateelektrode 108 in ein Metallsilizid ermöglicht. Da die Höhe 111 der Gateelektrode 108 so ausgewählt wird, um im Wesentlichen der Höhenabmessung 116 des Metallsilizidgebiets 115 zu entsprechen, die bei konventioneller Bearbeitung erreicht würde, ist daher sichergestellt, dass die Höhenabmessung 114 der Metallsilizidgebiete 113, die sich in der nachfolgenden Wärmebehandlung bilden, im Wesentlichen identisch zu jenem des Transistors 100 sind, der in 1c gezeigt ist.
  • Durch Abscheiden der Metallschicht 112 mit der minimalen erforderlichen Dicke wird der Einfluss der verbleibenden Prozessparameter der Wärmebehandlung minimiert, solange sichergestellt ist, dass das gesamte Metall aufgebraucht wird.
  • In einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung wird die Dicke der Metallschicht 112 so gewählt, um die für das vollständige Umwandeln des Polysiliziums in ein Metallsilizid erforderliche minimale Dicke zu überschreiten, anstatt das Maß an Metallsilizidbildung durch Einstellen der Dicke der Metallschicht 112 zu steuern, und es werden die Prozessparameter der nachfolgenden Wärmebehandlung genau gesteuert, ähnlich wie in der zuvor beschriebenen Bearbeitungssequenz, um die erforderliche Höhenabmessung 114 der Metallsilizidgebiete 113 in den Drain- und Sourcegebieten 104 zu erhalten, wobei die reduzierte Höhe 111 der Gateelektrode 108 wiederum zu einer im Wesentlichen vollständigen Umwandlung des Polysiliziums in der Gateelektrode 108 führt.
  • 1d zeigt das Transistorelement 100 schematisch nach Beendigung der Wärmebehandlung für den Transistor 100 mit einem Polysiliziumgate 108a, das in Übereinstimmung mit der zuvor beschriebenen Sollabscheidedicke gebildet ist. Die Drain- und Sourcegebiete 104 umfassen die Metallsilizidgebiete 113 mit im Wesentlichen der gleichen Höhenabmessung 114. Das Metallsilizidgebiet 115a in der Gateelektrode 108a besitzt im Wesentlichen die gleiche Höhenabmessung 116, wie sie in 1c gezeigt ist, wobei sich das Metallsilizidgebiet 115a jedoch im Wesentlichen bis zu der Gateisolationsschicht 107 hinab ausdehnt. Es sollte beachtet werden, dass, obwohl die Querschnittsabmessung der Gateelektrode 108a aus 1d deutlich kleiner ist, als jene des in 1c gezeigten Bauteils, die Verringerung des Querschnitts durch die merklich höhere Leitfähigkeit des Metallsilizids im Vergleich zu dem dotierten Polysilizium überkompensiert wird. Insbesondere werden die relativ gering dotierten Bereiche in dem unteren Teil der Gateelektrode 108 des Transistor 100 aus 1c im Wesentlichen vermieden, so dass die Gesamtleitfähigkeit der Gateelektrode 108a einschließlich des Metallsilizidgebiets 115a deutlich höher als jene der Gateelektrode 108 ist.
  • Des Weiteren kann eine Ausbildung einer Verarmungsschicht in der Gateelektrode 108a deutlich eingeschränkt werden – abhängig von der Größe der Abmessung 116a, d.h. abhängig von dem Maß an Umwandlung von Polysilizium in Metallsilizid. In einem typischen Beispiel des Transistors 100 mit der Gateelektrode 108a beträgt die Gatelänge 110 ungefähr 50 nm, die Höhenabmessung 116a ist im Bereich von ungefähr 70-80 nm und die Höhenabmessung 114 der Metallsilizidgebiet 113 liegt im Bereich von ungefähr 30-40 nm. Wie zuvor angemerkt wurde, hängt die Höhenabmessung 114 der Metallsilizidgebiete in den Drain- und Sourcegebieten 104 stark von der kritischen Gatelänge 110 ab, so dass die obigen Werte auf die gewünschte kritische Abmessung der Gatelänge 110 für andere Transistorelemente angepasst werden müssen. Ferner bezieht sich das zuvor gezeigte Beispiel auf Kobalt als das Metall in der Metallschicht 112 und die Höhenabmessung 114 der Metallsilizidgebiete 113 kann in Übereinstimmung mit dem erforderlichen Kontaktwiderstand gewählt werden, der für das entsprechende Metall erhalten wird. Zum Beispiel besitzt Kobaltsilizid einen typischen Schichtwiderstand von ungefähr 16-18 μΩcm und zusätzlich zu den Erfordernissen von flachen Drain- und Sourceübergängen kann der erforderliche Kontaktwiderstand ebenso ein dominierender Faktor bei der Festlegung der Höhenabmessung 114 der Metallsilizidgebiete 113 sein. Wenn daher die Entwurfserfordernisse eine kleinere Höhenabmessung 114 vorschreiben, wobei dennoch ein erforderlicher geringer Kontaktwiderstand beibehalten bleiben soll, muss ein geeignetes Metall mit einem geringeren Schichtwiderstand gewählt werden und die anfängliche Polysiliziumschichtdicke in der Höhenrichtung muss so angepasst werden, um eine im Wesentlichen vollständige Umwandlung des Polysiliziums in der Gateelektrode 108a zu erreichen. Beispielsweise kann Titansilizid einen leicht geringeren Schichtwiderstand im Bereich von ungefähr 13-20 μΩcm aufweisen und kann daher anstelle von Kobalt zur Bereitstellung eines geringeren Schichtwiderstands verwendet werden. Da Titan für gewöhnlich ungefähr 25 % weniger Silizium als Kobalt verbraucht, muss die entsprechende Höhe der Gateelektrode 108a so gewählt werden, dass diese Differenz berücksichtigt wird, und daher kann die Höhenabmessung 116a ungefähr 25 % kleiner sein als jene eines Kobaltsilizidgebiets. Wenn ferner Titanium verwendet wird, oder wenn andere Metalle, die reduzierende Eigenschaften zeigen, etwa Zirkon, ver wendet werden, kann eine zusätzliche Barrierenschicht auf der Gateisolationsschicht, die typischerweise Siliziumdioxid aufweist, vorgesehen werden, um Wechselwirkungen zwischen dem Silizid und dem Siliziumdioxid einer Gateisolationsschicht zu vermeiden.
  • 1e zeigt schematisch das Transistorelement 100, wobei eine Barrierenschicht 117 auf der Gateisolationsschicht 107 gebildet ist. Die Barrierenschicht 117 kann ein Material aufweisen, das im Wesentlichen nicht mit dem Metallsilizid in dem Gebiet 115a reagiert, um damit die Unversehrtheit der Gateisolationsschicht 107 zu bewahren. Beispielsweise kann die Barrierenschicht 117 Siliziumnitrid aufweisen, das im Wesentlichen nicht mit Titansilizid, Zirkonsilizid und dergleichen reagiert. In anderen Ausführungsformen kann die Barrierenschicht ein äußerst leitfähiges Material aufweisen, etwa metallenthaltende Schichten, wie sie beispielsweise als Barrieremetallschichten beim Bilden von Metallanschlüssen (nicht gezeigt) zu den Source- und Draingebieten 104, oder während der Herstellung von Metallisierungsschichten zum elektrischen Verbinden einzelner Schaltungselemente oder Gruppen von Schaltungselementen verwendet werden. Beispielsweise kann die Barrierenschicht 117 Titan, Titannitrid, Tantal, Tantalnitrid und dergleichen aufweisen. Insbesondere die Nitride von Titan und Tantal bilden eine effektive Barriere, die im Wesentlichen nicht mit Siliziumdioxid und einer Vielzahl von Metallsiliziden, etwa Kobaltsilizid, reagiert. Durch Vorsehen der Barrierenschicht 117 in Form einer äußerst leitfähigen Schicht bleibt die Kapazität der Gateisolationsschicht 107 im Wesentlichen unbeeinflusst, so dass die Prozesssequenz zur Herstellung der Gateisolationsschicht 107 nicht geändert werden muss und die Bildung der Barrierenschicht 117 ist im Wesentlichen vollständig mit den vorhergehenden Prozessen kompatibel. Ferner trägt die metallenthaltende Barrierenschicht 117 im Wesentlichen nicht zur Ausbildung einer Verarmungsschicht in der Nähe der Gateisolationsschicht 107 bei.
  • In Ausführungsformen mit einem dielektrischen Material für die Barrierenschicht 117, etwa Siliziumnitrid, kann eine Dicke der Barrierenschicht 117 in Kombination mit der Dicke der Gateisolationsschicht 107 so ausgewählt werden, um die erforderliche Kapazität des Gatedielektrikums, das nunmehr aus einer Kombination der Schichten 107 und 117 gebildet wird, erhalten wird. Beispielsweise kann die Barrierenschicht 117 eine höhere Dielektrizitätskonstante als die darunter liegende Gateisolationsschicht 107 aufweisen, die in diesem Falle mit einer geringeren Dicke gebildet wird, so dass ein Teil der anfänglichen Schicht 107 durch das Dielektrikum der Barrierenschicht 117 mit der höheren die lektrischen Konstante ersetzt wird. Da die dielektrische Konstante für die Barrierenschicht 117 höher ist, kann die "Austausch"-Schicht eine größere Dicke als der zu ersetzende Teil der Schicht 107 aufweisen, wobei dennoch die gleiche oder möglicherweise eine erhöhte Kapazität bereitgestellt wird.
  • Somit kann das Verringern der Dicke der Gateisolationsschicht 107 beim Wachsen oder Abscheiden der Schicht 107 und ein anschließendes Bilden der Barrierenschicht 117 ein wirksames Gatedielektrikum schaffen, das eine größere Dicke aber sehr ähnliche dielektrische Eigenschaften hinsichtlich der kapazitiven Kopplung zeigt, als eine einzelne sehr dünne Gateisolationsschicht 107, die Siliziumdioxid aufweist. Gleichzeitig können reduzierende Metalle, etwa Titan, Zirkon und dergleichen bei der Herstellung des Metallsilizidgebiets 115 verwendet werden, wobei die vergrößerte tatsächliche Dicke des kombinierten Gatedielektrikums 107, 117 zusätzlich Leckströme während des Transistorbetriebs verringert und das Eindringen von Dotieratomen durch das Gatedielektrikum 107, 117 beim starken Dotieren der Gateelektrode 108a beim Bilden der Drain- und Sourcegebiete 104 verringert.
  • Es gilt also: die vorliegende Erfindung erlaubt die Herstellung eines Transistorelements unter Anwendung herkömmlicher MOS-Techniken, wobei das Polysilizium in der Gateelektrode zu einem hohen Maße oder möglicherweise im Wesentlichen vollständig in ein Metallsilizid umgewandelt wird, so dass die Gesamtleitfähigkeit der Gateelektrode erhöht wird und die Wirkung der Gateverarmung deutlich reduziert ist.
  • Weitere Modifikationen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und ist für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (34)

  1. Verfahren zur Herstellung einer Gateelektrode eines MOS-Transistors, wobei das Verfahren umfasst: Bestimmen einer Höhe einer Metallsilizidschicht mit einem spezifizierten Metall, die in einer kristallinen Siliziumschicht unter vorbestimmten Prozessbedingungen gebildet ist; Wählen einer Entwurfshöhe zur Herstellung der Metallsilizidschicht unter den vordefinierten Prozessbedingungen; Bestimmen einer Dicke einer Metallsilizidschicht des spezifizierten Metalls, die auf einer Polysiliziumschicht unter den vordefinierten Prozessbedingungen gebildet ist, und Verwenden der Höhe der Metallsilizidschicht in der Polysiliziumschicht als eine Sollabscheidedicke; Bereitstellen eines Substrats mit einem darauf gebildeten dotierten Siliziumgebiet; Bilden einer Gateisolationsschicht auf dem dotierten Halbleitergebiet; Abscheiden einer Polysiliziumgateschicht mit einer Dicke entsprechend zu der Sollabscheidedicke; Strukturieren der Polysiliziumgateschicht, um die Gateelektrode zu bilden; Bilden einer Metallschicht mit dem spezifizierten Metall über der Gateelektrode; und Durchführen einer Wärmebehandlung unter den spezifizierten Prozessbedingungen, um Polysilizium in der Gateelektrode in ein Metallsilizid umzuwandeln.
  2. Das Verfahren nach Anspruch 1, wobei die Wärmebehandlung des Substrats die Sequenz umfasst: Ausführen eines ersten schnellen thermischen Ausheizens, um eine Metallsiliziumverbindung in der Gateelektrode zu bilden; Entfernen von nichtreagiertem Metall durch einen selektiven Ätzschritt; und Ausführen eines zweiten schnellen Ausheizen, um die Metallsiliziumverbindung in ein Metallsilizid umzuwandeln.
  3. Das Verfahren nach Anspruch 1, wobei das spezifizierte Metall ein hoch schmelzendes Metall und/oder ein Metall der Gruppe VIII ist.
  4. Das Verfahren nach Anspruch 3, wobei das spezifizierte Metall Wolfram und/oder Tantal und/oder Molybdän und/oder Titan und/oder Kobalt und/oder Platin und/oder Palladium und/oder Nickel und/oder Zirkon ist.
  5. Das Verfahren nach Anspruch 1, wobei eine Gatelänge der Gateelektrode im Bereich von ungefähr 0,25-0,4 μm liegt.
  6. Das Verfahren nach Anspruch 5, wobei die Gatelänge im Bereich von ungefähr 0,1-0,04 μm liegt.
  7. Das Verfahren nach Anspruch 1, das ferner Bilden einer Barrierenschicht auf der Gateisolationsschicht vor dem Abscheiden der Polysiliziumschicht umfasst.
  8. Das Verfahren nach Anspruch 7, wobei die Barrierenschicht ein Material aufweist, das eine verringerte Wechselwirkungsaktivität mit dem Metallsilizid im Vergleich zu einer Wechselwirkungsaktivität der Gateisolationsschicht mit dem Metallsilizid besitzt.
  9. Das Verfahren nach Anspruch 7, wobei eine Dielektrizitätskonstante der Barrierenschicht größer als eine Dielektrizitätskonstante der Gateisolationsschicht ist.
  10. Das Verfahren nach Anspruch 8, wobei das Material ein Metall aufweist.
  11. Das Verfahren nach Anspruch 8, wobei das Material Titan und/oder Tantal und/oder Titannitrid und/oder Tantalnitrid aufweist.
  12. Verfahren zur Herstellung einer Gateelektrode eines MOS-Transistors, wobei das Verfahren umfasst: Bestimmen, als eine erste Sollabscheidedicke, einer Dicke einer spezifizierten Metallschicht, die beim Bilden einer Metallsilizidschicht mit einer vordefinierten Entwurfshöhe in einem kristallinen Siliziumgebiet konsumiert wird; Bestimmen, als eine zweite Sollabscheidedicke, einer Höhe einer Metallsilizidschicht des spezifizierten Metalls, die sich in einem Polysiliziumgebiet bildet, wenn die spezifizierte Metallschicht mit der ersten Sollabscheidedicke im Wesentlichen vollständig konsumiert wird; Bereitstellen eines Substrats mit einem darauf gebildeten dotierten Halbleitergebiet; Bilden einer Gateisolationsschicht auf dem dotierten Halbleitergebiet; Abscheiden einer Polysiliziumschicht auf der Gateisolationsschicht mit einer Dicke entsprechend zu der zweiten Sollabscheidedicke, Strukturieren der Polysiliziumschicht zur Bildung der Gateelektrode; Abscheiden der Metallschicht mit dem spezifizierten Metall mit einer Dicke entsprechend zu der ersten Sollabscheidedicke; und Wärmebehandeln des Substrats, um im Wesentlichen vollständig die Metallschicht in Metallsilizid umzuwandeln.
  13. Das Verfahren nach Anspruch 12, wobei die Wärmebehandlung des Substrats die Sequenz umfasst: Ausführen eines ersten schnellen thermischen Ausheizens, um eine Metallsiliziumverbindung in der Gateelektrode zu bilden; Entfernen nichtreagiertem Metalls durch einen selektiven Ätzschritt; und Ausführen eines zweiten schnellen Ausheizprozesses, um die Metallsiliziumverbindung in eine Metallsilizid umzuwandeln.
  14. Das Verfahren nach Anspruch 12, wobei das spezifizierte Metall ein hoch schmelzendes Metall und/oder ein Metall der Gruppe VIII ist.
  15. Das Verfahren nach Anspruch 14, wobei das spezifizierte Metall Wolfram und/oder Tantal und/oder Molybdän und/oder Titan und/oder Kobalt und/oder Platin und/oder Palladium und/oder Nickel und/oder Zirkon ist.
  16. Das Verfahren nach Anspruch 12,, wobei eine Gatelänge der Gateelektrode im Bereich von ungefähr 0,25-0,04 μm liegt.
  17. Das Verfahren nach Anspruch 16, wobei die Gatelänge im Bereich von ungefähr 0,1-0,04 μm liegt.
  18. Das Verfahren nach Anspruch 12, das ferner Bilden einer Barrierenschicht auf der Gateisolationsschicht vor dem Abscheiden der Polysiliziumschicht umfasst.
  19. Das Verfahren nach Anspruch 18, wobei die Barrierenschicht ein Material aufweist, das eine verringerte Wechselwirkungsaktivität mit dem Metallsilizid im Vergleich zu einer Wechselwirkungsaktivität der Gateisolationsschicht mit dem Metallsilizid besitzt.
  20. Das Verfahren nach Anspruch 19, wobei eine Dielektrizitätskonstante der Barrierenschicht größer als eine Dielektrizitätskonstante der Gateisolationsschicht ist.
  21. Das Verfahren nach Anspruch 19, wobei das Material ein Metall aufweist.
  22. Das Verfahren nach Anspruch 22, wobei das Material Titan und/oder Tantal und/oder Titannitrid und/oder Tantalnitrid aufweist.
  23. MOS-Transistor mit: einem Substrat mit einem Potentialtopfgebiet; einem Draingebiet und einem Sourcegebiet, die in dem Potentialtopfgebiet gebildet sind; einer Gateisolationsschicht, die benachbart zu dem Potentialtopfgebiet gebildet ist; und einer Gateelektrode, die auf der Gateisolationsschicht gebildet ist, wobei mindestens 90 % der Gateelektrode ein Metallsilizid aufweisen.
  24. Der MOS-Transistor nach Anspruch 23, wobei die Gateelektrode im Wesentlichen vollständig aus Metallsilizid gebildet ist.
  25. Der MOS-Transistor nach Anspruch 23, wobei die Gateisolationsschicht Siliziumdioxid aufweist.
  26. Der MOS-Transistor nach Anspruch 23, wobei eine Gatehöhe der Gateelektrode im Bereich von ungefähr 60-150 nm liegt.
  27. Der MOS-Transistor nach Anspruch 23, wobei eine Gatelänge der Gateelektrode im Bereich von ungefähr 0,25-0,04 μm liegt.
  28. Der MOS-Transistor nach Anspruch 23, der ferner Metallsilizidgebiete in den Drain- und Sourcegebieten aufweist, wobei das Metallsilizid in der Gateelektrode gleich ist jenen in den Drain- und Sourcegebieten.
  29. Der MOS-Transistor nach Anspruch 25, wobei die Gateisolationsschicht mindestens eine erste Teilschicht und eine zweite Teilschicht aufweist.
  30. Der MOS-Transistor nach Anspruch 29, wobei die erste Teilschicht benachbart zu dem Potentialtopfgebiet ist und wobei ein Material der zweiten Teilschicht eine geringere Wechselwirkungsaktivität zu dem Metallsilizid besitzt als eine Material der ersten Teilschicht.
  31. Der MOS-Transistor nach Anspruch 29, wobei die erste Teilschicht Siliziumdioxid aufweist und wobei eine Dielektrizitätskonstante der zweiten Teilschicht höher als jene von Siliziumdioxid ist.
  32. Der MOS-Transistor nach Anspruch 30, wobei die zweite Teilschicht ein leitendes Material aufweist.
  33. Der MOS-Transistor nach Anspruch 32, wobei die zweite Teilschicht ein metallenthaltendes Material aufweist.
  34. Der MOS-Transistor nach Anspruch 33, wobei das metallenthaltende Material Titan und/oder Tantal und/oder Titannitrid und/oder Tantalnitrid aufweist.
DE2002134931 2002-07-31 2002-07-31 Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz Ceased DE10234931A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE2002134931 DE10234931A1 (de) 2002-07-31 2002-07-31 Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz
US10/391,243 US6821887B2 (en) 2002-07-31 2003-03-18 Method of forming a metal silicide gate in a standard MOS process sequence

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2002134931 DE10234931A1 (de) 2002-07-31 2002-07-31 Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz

Publications (1)

Publication Number Publication Date
DE10234931A1 true DE10234931A1 (de) 2004-02-26

Family

ID=30774960

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2002134931 Ceased DE10234931A1 (de) 2002-07-31 2002-07-31 Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz

Country Status (2)

Country Link
US (1) US6821887B2 (de)
DE (1) DE10234931A1 (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429007B1 (ko) * 2002-07-25 2004-04-29 동부전자 주식회사 모스 트랜지스터의 제조 방법
US8008136B2 (en) * 2003-09-03 2011-08-30 Advanced Micro Devices, Inc. Fully silicided gate structure for FinFET devices
US7029966B2 (en) * 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
US7338888B2 (en) * 2004-03-26 2008-03-04 Texas Instruments Incorporated Method for manufacturing a semiconductor device having a silicided gate electrode and a method for manufacturing an integrated circuit including the same
US7498641B2 (en) * 2004-05-28 2009-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Partial replacement silicide gate
US7199032B2 (en) * 2004-07-30 2007-04-03 Texas Instruments Incorporated Metal silicide induced lateral excessive encroachment reduction by silicon <110> channel stuffing
KR100605511B1 (ko) 2004-09-21 2006-07-28 삼성전자주식회사 반도체 장치 내 적어도 하나의 금속 게이트 패턴의형성방법들
US20060094180A1 (en) * 2004-11-02 2006-05-04 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US20060091483A1 (en) * 2004-11-02 2006-05-04 Doczy Mark L Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
JP2006196646A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 半導体装置及びその製造方法
US7544553B2 (en) * 2005-03-30 2009-06-09 Infineon Technologies Ag Integration scheme for fully silicided gate
US20060258074A1 (en) * 2005-05-12 2006-11-16 Texas Instruments Incorporated Methods that mitigate excessive source/drain silicidation in full gate silicidation metal gate flows
JP2006324628A (ja) * 2005-05-16 2006-11-30 Interuniv Micro Electronica Centrum Vzw 完全ケイ化ゲート形成方法及び当該方法によって得られたデバイス
EP1724818A3 (de) * 2005-05-16 2007-12-26 Interuniversitair Microelektronica Centrum ( Imec) Verfahren zur Herstellung vollsilicidierter Dual-Gates und mit diesem Verfahren erhältliche Halbleiterbauelemente
JP2006344836A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5114881B2 (ja) * 2005-07-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20070298573A1 (en) * 2006-06-22 2007-12-27 Chien-Ting Lin Semiconductor device and method for manufacturing the same
KR100766255B1 (ko) * 2006-11-27 2007-10-15 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
CN103033730B (zh) * 2011-10-10 2015-10-14 上海华虹宏力半导体制造有限公司 一种判定pmosfet器件硼穿通的方法
US9218976B2 (en) 2013-08-13 2015-12-22 Globalfoundries Inc. Fully silicided gate formed according to the gate-first HKMG approach
US9431508B2 (en) 2013-10-07 2016-08-30 Globalfoundries Inc. Simplified gate-first HKMG manufacturing flow
US9236440B2 (en) 2013-12-05 2016-01-12 Globalfoundries Inc. Sandwich silicidation for fully silicided gate formation
US9524962B2 (en) 2013-12-20 2016-12-20 Globalfoundries Inc. Semiconductor device comprising an e-fuse and a FET
US9515155B2 (en) 2013-12-20 2016-12-06 Globalfoundries Inc. E-fuse design for high-K metal-gate technology
US9466685B2 (en) 2015-02-23 2016-10-11 Globalfoundries Inc. Semiconductor structure including at least one electrically conductive pillar, semiconductor structure including a contact contacting an outer layer of an electrically conductive structure and method for the formation thereof
CN106206259B (zh) * 2016-08-30 2019-05-31 上海华力微电子有限公司 一种降低变容器最小电容的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851891A (en) * 1997-04-21 1998-12-22 Advanced Micro Devices, Inc. IGFET method of forming with silicide contact on ultra-thin gate
DE19750340A1 (de) * 1997-11-13 1999-06-02 Siemens Ag CMOS-Schaltung und Verfahren zu ihrer Herstellung
US6268257B1 (en) * 2000-04-25 2001-07-31 Advanced Micro Devices, Inc. Method of forming a transistor having a low-resistance gate electrode
WO2002065523A1 (en) * 2001-02-12 2002-08-22 Advanced Micro Devices, Inc. Gate electrode silicidation layer

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3912559A (en) * 1971-11-25 1975-10-14 Suwa Seikosha Kk Complementary MIS-type semiconductor devices and methods for manufacturing same
US4107835A (en) 1977-02-11 1978-08-22 Bell Telephone Laboratories, Incorporated Fabrication of semiconductive devices
US4803539A (en) 1985-03-29 1989-02-07 International Business Machines Corporation Dopant control of metal silicide formation
US4897368A (en) 1987-05-21 1990-01-30 Matsushita Electric Industrial Co., Ltd. Method of fabricating a polycidegate employing nitrogen/oxygen implantation
US5248892A (en) 1989-03-13 1993-09-28 U.S. Philips Corporation Semiconductor device provided with a protection circuit
EP0417522B1 (de) 1989-09-11 2000-01-19 Texas Instruments Incorporated Verfahren zum Herstellen einer Schutzsperre aus Silicidzonen
US5034348A (en) 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
JP3285934B2 (ja) 1991-07-16 2002-05-27 株式会社東芝 半導体装置の製造方法
JPH0555251A (ja) 1991-08-23 1993-03-05 Nec Corp Ｍｏｓトランジスタ
US5240880A (en) 1992-05-05 1993-08-31 Zilog, Inc. Ti/TiN/Ti contact metallization
US5352631A (en) 1992-12-16 1994-10-04 Motorola, Inc. Method for forming a transistor having silicided regions
US5365111A (en) 1992-12-23 1994-11-15 Advanced Micro Devices, Inc. Stable local interconnect/active area silicide structure for VLSI applications
JPH07135317A (ja) 1993-04-22 1995-05-23 Texas Instr Inc <Ti> 自己整合型シリサイドゲート
US5342798A (en) 1993-11-23 1994-08-30 Vlsi Technology, Inc. Method for selective salicidation of source/drain regions of a transistor
KR0153878B1 (ko) 1994-06-07 1998-10-15 쿠미하시 요시유키 탄화규소반도체장치와 그 제조방법
JPH08107087A (ja) 1994-10-06 1996-04-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1996013061A1 (en) 1994-10-25 1996-05-02 Advanced Micro Devices, Inc. Method of forming a thermally stable silicide
JPH08186085A (ja) 1994-12-28 1996-07-16 Nec Corp 半導体装置の製造方法
US5656519A (en) 1995-02-14 1997-08-12 Nec Corporation Method for manufacturing salicide semiconductor device
US5738917A (en) 1995-02-24 1998-04-14 Advanced Micro Devices, Inc. Process for in-situ deposition of a Ti/TiN/Ti aluminum underlayer
US6297135B1 (en) * 1997-01-29 2001-10-02 Ultratech Stepper, Inc. Method for forming silicide regions on an integrated device
US5902129A (en) 1997-04-07 1999-05-11 Lsi Logic Corporation Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers
JP2980057B2 (ja) 1997-04-30 1999-11-22 日本電気株式会社 半導体装置の製造方法
US5874342A (en) 1997-07-09 1999-02-23 Lsi Logic Corporation Process for forming MOS device in integrated circuit structure using cobalt silicide contacts as implantation media
JP3190858B2 (ja) 1997-07-23 2001-07-23 山形日本電気株式会社 半導体装置およびその製造方法
US6156630A (en) * 1997-08-22 2000-12-05 Micron Technology, Inc. Titanium boride gate electrode and interconnect and methods regarding same
JPH1168103A (ja) 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体装置の製造方法
US6020242A (en) 1997-09-04 2000-02-01 Lsi Logic Corporation Effective silicide blocking
US5937325A (en) 1997-11-07 1999-08-10 Advanced Micro Devices, Inc. Formation of low resistivity titanium silicide gates in semiconductor integrated circuits
US5998252A (en) 1997-12-29 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicide and sac (self-aligned contact) integration
KR100257075B1 (ko) 1998-01-13 2000-05-15 김영환 반도체 소자 및 그의 제조방법
US6072222A (en) 1998-05-18 2000-06-06 Advanced Micro Devices, Inc. Silicon implantation into selective areas of a refractory metal to reduce consumption of silicon-based junctions during salicide formation
US6100173A (en) 1998-07-15 2000-08-08 Advanced Micro Devices, Inc. Forming a self-aligned silicide gate conductor to a greater thickness than junction silicide structures using a dual-salicidation process
US6204103B1 (en) 1998-09-18 2001-03-20 Intel Corporation Process to make complementary silicide metal gates for CMOS technology
US6136705A (en) 1998-10-22 2000-10-24 National Semiconductor Corporation Self-aligned dual thickness cobalt silicide layer formation process
US6133130A (en) 1998-10-28 2000-10-17 United Microelectronics Corp. Method for fabricating an embedded dynamic random access memory using self-aligned silicide technology
US6040606A (en) 1998-11-04 2000-03-21 National Semiconductor Corporation Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture
US6238986B1 (en) 1998-11-06 2001-05-29 Advanced Micro Devices, Inc. Formation of junctions by diffusion from a doped film at silicidation
US6759315B1 (en) 1999-01-04 2004-07-06 International Business Machines Corporation Method for selective trimming of gate structures and apparatus formed thereby
TW428231B (en) 1999-01-16 2001-04-01 United Microelectronics Corp Manufacturing method of self-aligned silicide
JP3235583B2 (ja) 1999-01-19 2001-12-04 日本電気株式会社 半導体装置の製造方法
US6187617B1 (en) 1999-07-29 2001-02-13 International Business Machines Corporation Semiconductor structure having heterogeneous silicide regions and method for forming same
US6383906B1 (en) 1999-08-19 2002-05-07 Advanced Micro Devices, Inc. Method of forming junction-leakage free metal salicide in a semiconductor wafer with ultra-low silicon consumption
DE19940758A1 (de) 1999-08-27 2001-03-15 Infineon Technologies Ag Verfahren zur Herstellung eines HF-FET und HF-FET
US6281067B1 (en) 1999-11-12 2001-08-28 United Microelectronics Corp. Self-aligned silicide process for forming silicide layer over word lines in DRAM and transistors in logic circuit region
KR20010066122A (ko) 1999-12-31 2001-07-11 박종섭 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법
US6268255B1 (en) 2000-01-06 2001-07-31 Advanced Micro Devices, Inc. Method of forming a semiconductor device with metal silicide regions
US6451679B1 (en) 2000-04-03 2002-09-17 Taiwan Semiconductor Manufacturing Company Ion mixing between two-step titanium deposition process for titanium salicide CMOS technology
US6306698B1 (en) 2000-04-25 2001-10-23 Advanced Micro Devices, Inc. Semiconductor device having metal silicide regions of differing thicknesses above the gate electrode and the source/drain regions, and method of making same
US6238984B1 (en) 2000-05-05 2001-05-29 United Microelectronics Corp. Integrating high voltage and low voltage device with silicide block mask
JP2002025940A (ja) 2000-07-03 2002-01-25 Sanyo Electric Co Ltd 半導体装置の製造方法
US6261898B1 (en) 2000-09-01 2001-07-17 United Microelectronics Corp. Method for fabricating a salicide gate
KR100360410B1 (ko) 2000-11-14 2002-11-13 삼성전자 주식회사 자기 정렬된 컨택 구조를 갖는 디램 소자와 듀얼 게이트구조의 로직 소자가 복합된 ｍｄｌ 반도체 소자의 제조 방법
US6403423B1 (en) 2000-11-15 2002-06-11 International Business Machines Corporation Modified gate processing for optimized definition of array and logic devices on same chip
TW480663B (en) 2001-02-15 2002-03-21 Winbond Electronics Corp Method for combining self-aligned contact processing and salicide processing
US6528422B1 (en) 2001-03-16 2003-03-04 Taiwan Semiconductor Manufacturing Company Method to modify 0.25μm 1T-RAM by extra resist protect oxide (RPO) blocking
US6468904B1 (en) 2001-06-18 2002-10-22 Taiwan Semiconductor Manufacturing Company RPO process for selective CoSix formation
US6534402B1 (en) 2001-11-01 2003-03-18 Winbond Electronics Corp. Method of fabricating self-aligned silicide

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851891A (en) * 1997-04-21 1998-12-22 Advanced Micro Devices, Inc. IGFET method of forming with silicide contact on ultra-thin gate
DE19750340A1 (de) * 1997-11-13 1999-06-02 Siemens Ag CMOS-Schaltung und Verfahren zu ihrer Herstellung
US6268257B1 (en) * 2000-04-25 2001-07-31 Advanced Micro Devices, Inc. Method of forming a transistor having a low-resistance gate electrode
WO2002065523A1 (en) * 2001-02-12 2002-08-22 Advanced Micro Devices, Inc. Gate electrode silicidation layer

Also Published As

Publication number Publication date
US20040038435A1 (en) 2004-02-26
US6821887B2 (en) 2004-11-23

Similar Documents

Publication Publication Date Title
DE10234931A1 (de) Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE102005020133B4 (de) Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
DE112005000729B4 (de) Transistor und Verfahren zum Bilden desselben
DE10255849B4 (de) Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung
DE102010063781B4 (de) Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials
DE102010038737B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und eingebetteten verformungsinduzierenden Halbleiterlegierungen
DE10355575B4 (de) Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
DE2524263C2 (de) Verfahren zum Herstellen einer komplementären Feldeffekt-Transistoranordnung mit isoliertem Gate
DE10335101B4 (de) Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102010001406B4 (de) Austausch-Gate-Verfahren auf der Grundlage eines früh aufgebrachten Austrittsarbeitsmetalls
DE102006040764A1 (de) Tranistor mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung des Transistors
DE102004056022A1 (de) Verfahren zur Bildung eines Nickelsalicids und Verfahren zur Herstellung eines Halbleiterbauelements unter Verwendung desselben
DE102008016426B4 (de) Verfahren zum Erzeugen einer Zugverformung durch Anwenden von Verspannungsgedächtnistechniken in unmittelbarer Nähe zu der Gateelektrode
DE102007001134A1 (de) Halbleiterbauelement mit einem Gate und Verfahren zur Herstellung desselben
DE102008011813B4 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
DE10208904B4 (de) Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement
DE102011080438B3 (de) Herstellverfahren für einen N-Kanaltransistor mit einer Metallgateelektrodenstruktur mit großem ε und einem reduzierten Reihenwiderstand durch epitaktisch hergestelltes Halbleitermaterial in den Drain- und Sourcebereichen und N-Kanaltransistor
DE102008039881A1 (de) Graben-Transistor und Verfahren zur Herstellung desselben
DE102006025364B4 (de) Verfahren zum Vergrößern des Transistordurchlassstromes durch Vertiefen eines Isolationsgrabens
DE102010063292B4 (de) Verfahren zur Herstellung gering diffundierter Drain- und Sourcegebiete in CMOS-Transistoren für Anwendungen mit hoher Leistungsfähigkeit und geringer Leistung
DE102010064287B4 (de) Verfahren zum zuverlässigen Einbetten von Metallsilizidkontaktgebieten in stark dotierte Drain- und Sourcegebiete durch eine Silizidstoppschicht und entsprechendes Halbleiterbauelement
DE10208728B4 (de) Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection