JPH1168103A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1168103A JPH1168103A JP9226289A JP22628997A JPH1168103A JP H1168103 A JPH1168103 A JP H1168103A JP 9226289 A JP9226289 A JP 9226289A JP 22628997 A JP22628997 A JP 22628997A JP H1168103 A JPH1168103 A JP H1168103A
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Abstract
(57)【要約】
【課題】 シリサイドプロテクション膜を備えた半導体
装置において、シリサイドプロテクション膜の形成時の
オーバーエッチングに起因する不具合を防止した半導体
装置の製造方法を提供する。 【解決手段】 プロテクション領域ＰＲおよび通常領域
ＯＲにおいて全面的にシリコン酸化膜８を形成する。そ
して、シリコン酸化膜８の上部から、シリコン酸化膜８
を貫通するようにイオン注入法によりＮ型不純物を導入
し、ＳＯＩ層３の表面内に自己整合的にソース・ドレイ
ン領域７を形成する。
装置において、シリサイドプロテクション膜の形成時の
オーバーエッチングに起因する不具合を防止した半導体
装置の製造方法を提供する。 【解決手段】 プロテクション領域ＰＲおよび通常領域
ＯＲにおいて全面的にシリコン酸化膜８を形成する。そ
して、シリコン酸化膜８の上部から、シリコン酸化膜８
を貫通するようにイオン注入法によりＮ型不純物を導入
し、ＳＯＩ層３の表面内に自己整合的にソース・ドレイ
ン領域７を形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、シリサイドプロテクション膜を備えた
半導体装置の製造方法に関する。
法に関し、特に、シリサイドプロテクション膜を備えた
半導体装置の製造方法に関する。
【０００２】
【従来の技術】ロジックＬＳＩ（大規模集積回路）など
に使用されるトランジスタにおいては、ソース／ドレイ
ン領域の寄生抵抗およびポリシリコンゲート電極の配線
抵抗を同時に低減するために、ソース・ドレイン領域お
よびポリシリコンゲート電極の表面に、選択的、自己整
合的にシリサイド膜を形成するサリサイド（Salicide :
self-aligned silicide）という技術を用いる。
に使用されるトランジスタにおいては、ソース／ドレイ
ン領域の寄生抵抗およびポリシリコンゲート電極の配線
抵抗を同時に低減するために、ソース・ドレイン領域お
よびポリシリコンゲート電極の表面に、選択的、自己整
合的にシリサイド膜を形成するサリサイド（Salicide :
self-aligned silicide）という技術を用いる。
【０００３】図１６および図１７を用いてサリサイド技
術について説明する。まず、図１６に示すように、シリ
コン基板ＳＢ上にＭＯＳトランジスタＭ１（この場合は
Ｎチャネル型）を形成した後、ソース・ドレイン領域Ｓ
Ｄの表面上、ポリシリコンゲート電極ＧＥの露出表面
上、サイドウォール酸化膜ＳＷの表面上に、例えばコバ
ルト（Ｃｏ）などの金属膜ＭＬをスパッタリングにより
１００オングストローム程度の厚さに形成する。
術について説明する。まず、図１６に示すように、シリ
コン基板ＳＢ上にＭＯＳトランジスタＭ１（この場合は
Ｎチャネル型）を形成した後、ソース・ドレイン領域Ｓ
Ｄの表面上、ポリシリコンゲート電極ＧＥの露出表面
上、サイドウォール酸化膜ＳＷの表面上に、例えばコバ
ルト（Ｃｏ）などの金属膜ＭＬをスパッタリングにより
１００オングストローム程度の厚さに形成する。
【０００４】次に、温度条件４００〜５００℃で３０〜
１２０秒程度の熱処理を行うと、金属膜ＭＬとシリコン
層とが接した部分が反応してシリサイド膜が形成される
ことになる。その後、反応していない部分をウェットエ
ッチングによって取り除き、温度条件８００〜９００℃
で３０〜１２０秒の熱処理を行うことで、図１７に示す
ように、ソース・ドレイン領域ＳＤの表面上およびポリ
シリコンゲート電極ＧＥの露出表面上にのみシリサイド
膜ＳＦが形成されることになる。
１２０秒程度の熱処理を行うと、金属膜ＭＬとシリコン
層とが接した部分が反応してシリサイド膜が形成される
ことになる。その後、反応していない部分をウェットエ
ッチングによって取り除き、温度条件８００〜９００℃
で３０〜１２０秒の熱処理を行うことで、図１７に示す
ように、ソース・ドレイン領域ＳＤの表面上およびポリ
シリコンゲート電極ＧＥの露出表面上にのみシリサイド
膜ＳＦが形成されることになる。
【０００５】先に説明したように、シリサイド膜は寄生
抵抗や配線抵抗を低減するとういう利点を有している
が、一方で、シリサイド膜の形成が望ましくない現象を
もたらす場合もある。その場合には、シリサイド膜の形
成を望まない部分において、シリサイド膜の形成を防止
するシリサイドプロテクション膜を形成することで対処
している。
抵抗や配線抵抗を低減するとういう利点を有している
が、一方で、シリサイド膜の形成が望ましくない現象を
もたらす場合もある。その場合には、シリサイド膜の形
成を望まない部分において、シリサイド膜の形成を防止
するシリサイドプロテクション膜を形成することで対処
している。
【０００６】次に、シリサイド膜を形成することによる
問題点およびシリサイドプロテクション膜について説明
する。まず、図１８に半導体集積回路の一例として、イ
ンバータ回路Ｃ２とそれを保護する保護回路Ｃ１とを示
す。
問題点およびシリサイドプロテクション膜について説明
する。まず、図１８に半導体集積回路の一例として、イ
ンバータ回路Ｃ２とそれを保護する保護回路Ｃ１とを示
す。
【０００７】保護回路Ｃ１は、ＰチャネルＭＯＳトラン
ジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とを直
列に接続して構成され、両者を接続するノードＮＤ１に
入力パッドＰＤが接続されている。ＰチャネルＭＯＳト
ランジスタＰ１のゲート電極は電源電位（Ｖｃｃ）に接
続され常時ＯＦＦ状態となっている。ＮチャネルＭＯＳ
トランジスタＮ１のゲート電極は接地電位に接続され常
時ＯＦＦ状態となっている。
ジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とを直
列に接続して構成され、両者を接続するノードＮＤ１に
入力パッドＰＤが接続されている。ＰチャネルＭＯＳト
ランジスタＰ１のゲート電極は電源電位（Ｖｃｃ）に接
続され常時ＯＦＦ状態となっている。ＮチャネルＭＯＳ
トランジスタＮ１のゲート電極は接地電位に接続され常
時ＯＦＦ状態となっている。
【０００８】インバータ回路Ｃ２は、ＰチャネルＭＯＳ
トランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２
とを直列に接続して構成され、両者の接続ノードＮＤ２
は図示しない他の回路に接続されている。そして、Ｐチ
ャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳ
トランジスタＮ２のゲート電極は保護回路Ｃ１のノード
ＮＤ１に接続されている。
トランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２
とを直列に接続して構成され、両者の接続ノードＮＤ２
は図示しない他の回路に接続されている。そして、Ｐチ
ャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳ
トランジスタＮ２のゲート電極は保護回路Ｃ１のノード
ＮＤ１に接続されている。
【０００９】ここで、入力パッドＰＤからサージ電圧が
入力した場合、すなわちＥＳＤ（Electro Static Disch
arge）が生じた場合を想定する。サージ電圧は通常のＭ
ＯＳトランジスタの動作電圧に比べてはるかに高い電圧
であるので、保護回路Ｃ１がなければ、サージ電圧はイ
ンバータ回路Ｃ２のＰチャネルＭＯＳトランジスタＰ２
およびＮチャネルＭＯＳトランジスタＮ２のゲート電極
に印加され、両者のゲート絶縁が破壊される恐れがあ
る。しかし、保護回路Ｃ１の存在により、サージ電圧が
印加されると、ＰチャネルＭＯＳトランジスタＰ１およ
びＮチャネルＭＯＳトランジスタＮ１のソース・ドレイ
ン間がブレークダウンして電流が流れ、インバータ回路
Ｃ２にサージ電圧が印加されるのを防止できる。
入力した場合、すなわちＥＳＤ（Electro Static Disch
arge）が生じた場合を想定する。サージ電圧は通常のＭ
ＯＳトランジスタの動作電圧に比べてはるかに高い電圧
であるので、保護回路Ｃ１がなければ、サージ電圧はイ
ンバータ回路Ｃ２のＰチャネルＭＯＳトランジスタＰ２
およびＮチャネルＭＯＳトランジスタＮ２のゲート電極
に印加され、両者のゲート絶縁が破壊される恐れがあ
る。しかし、保護回路Ｃ１の存在により、サージ電圧が
印加されると、ＰチャネルＭＯＳトランジスタＰ１およ
びＮチャネルＭＯＳトランジスタＮ１のソース・ドレイ
ン間がブレークダウンして電流が流れ、インバータ回路
Ｃ２にサージ電圧が印加されるのを防止できる。
【００１０】しかしながら、保護回路Ｃ１において、非
常に大きなサージ電圧がソース・ドレイン間に加わった
場合、保護回路Ｃ１中のＰチャネルＭＯＳトランジスタ
Ｐ１またはＮチャネルＭＯＳトランジスタＮ１が破壊し
てしまう。この破壊時のサージ電圧をＥＳＤ耐圧と呼
び、なるべく大きな値に設計することが望まれる。とこ
ろが、ソース・ドレイン領域の表面にシリサイド膜が形
成されていると、ＥＳＤ耐圧が低下する可能性がある。
常に大きなサージ電圧がソース・ドレイン間に加わった
場合、保護回路Ｃ１中のＰチャネルＭＯＳトランジスタ
Ｐ１またはＮチャネルＭＯＳトランジスタＮ１が破壊し
てしまう。この破壊時のサージ電圧をＥＳＤ耐圧と呼
び、なるべく大きな値に設計することが望まれる。とこ
ろが、ソース・ドレイン領域の表面にシリサイド膜が形
成されていると、ＥＳＤ耐圧が低下する可能性がある。
【００１１】図１９にＭＯＳトランジスタＭ１の平面構
成を示す。ＭＯＳトランジスタＭ１は細長形状のゲート
電極ＧＥを中央に配設し、その短手方向の両外側にソー
ス・ドレイン領域ＳＤが配設され、ソース・ドレイン領
域ＳＤの表面にはシリサイド膜ＳＦが形成された構成と
なっている。
成を示す。ＭＯＳトランジスタＭ１は細長形状のゲート
電極ＧＥを中央に配設し、その短手方向の両外側にソー
ス・ドレイン領域ＳＤが配設され、ソース・ドレイン領
域ＳＤの表面にはシリサイド膜ＳＦが形成された構成と
なっている。
【００１２】図１９に示す領域Ａの拡大図を図２０に示
す。シリサイド膜ＳＦは一般に多結晶構造であり、図２
０に示すように大小のシリサイドの結晶粒子ＧＲで構成
されている。従って結晶粒界においては各粒子の形状が
反映され、起伏を有している。これは、ゲート電極ＧＥ
の端縁部に沿ったシリサイド膜ＳＦの端縁部においても
同様であり、図２０に示すように、ゲート電極ＧＥを間
に挟んで結晶粒子ＧＲが対向している。このような構造
において、サージ電圧が印加されると、ゲート電極ＧＥ
の両側の結晶粒子ＧＲの突起部間（矢示間）にサージ電
流の集中が起こり、その部分が集中的に破壊されて、Ｍ
ＯＳトランジスタの動作が不良となり保護回路として機
能が失われる。このような理由から、保護回路のソース
・ドレイン領域の表面にはシリサイド膜を形成しないこ
ととし、その代わりに、シリサイドプロテクション膜を
形成するものである。
す。シリサイド膜ＳＦは一般に多結晶構造であり、図２
０に示すように大小のシリサイドの結晶粒子ＧＲで構成
されている。従って結晶粒界においては各粒子の形状が
反映され、起伏を有している。これは、ゲート電極ＧＥ
の端縁部に沿ったシリサイド膜ＳＦの端縁部においても
同様であり、図２０に示すように、ゲート電極ＧＥを間
に挟んで結晶粒子ＧＲが対向している。このような構造
において、サージ電圧が印加されると、ゲート電極ＧＥ
の両側の結晶粒子ＧＲの突起部間（矢示間）にサージ電
流の集中が起こり、その部分が集中的に破壊されて、Ｍ
ＯＳトランジスタの動作が不良となり保護回路として機
能が失われる。このような理由から、保護回路のソース
・ドレイン領域の表面にはシリサイド膜を形成しないこ
ととし、その代わりに、シリサイドプロテクション膜を
形成するものである。
【００１３】次に、図２１および図２２を用いて、シリ
サイドプロテクション膜を形成したＭＯＳトランジスタ
Ｍ２の構成について説明する。
サイドプロテクション膜を形成したＭＯＳトランジスタ
Ｍ２の構成について説明する。
【００１４】図２１に示すように、ゲート電極ＧＥおよ
びゲート電極ＧＥの近傍のソース・ドレイン領域ＳＤの
表面上にはシリコン酸化膜（ＳｉＯ2）で構成されるシ
リサイドプロテクション膜ＳＰが形成されている。ここ
で、図２１に示すＡ−Ａ線における断面図を図２２に示
す。
びゲート電極ＧＥの近傍のソース・ドレイン領域ＳＤの
表面上にはシリコン酸化膜（ＳｉＯ2）で構成されるシ
リサイドプロテクション膜ＳＰが形成されている。ここ
で、図２１に示すＡ−Ａ線における断面図を図２２に示
す。
【００１５】図２２に示すように、シリサイドプロテク
ション膜ＳＰはゲート電極ＧＥ、サイドウォール酸化膜
ＳＷ、およびゲート電極ＧＥの近傍のソース・ドレイン
領域ＳＤの表面上に形成されており、シリサイドプロテ
クション膜ＳＰの上部にはシリサイド膜ＳＦは形成され
ていない。このような構成とすることにより、シリサイ
ド膜ＳＦの端縁部とゲート電極ＧＥの端縁部との間の距
離が広くなる。従って、シリサイド膜ＳＦ端縁部の形状
が、起伏の連続した形状であって、サージ電流が突出し
た部分に集中したとしても、サージ電流は抵抗の高いソ
ース・ドレイン領域ＳＤおよび低ドープドレイン領域Ｌ
Ｄを通過することで電圧が低下し、また、ソース・ドレ
イン領域ＳＤおよび低ドープドレイン領域ＬＤを長い距
離に渡って通過するので拡散することになり、ＭＯＳト
ランジスタの破壊が防止されることになる。
ション膜ＳＰはゲート電極ＧＥ、サイドウォール酸化膜
ＳＷ、およびゲート電極ＧＥの近傍のソース・ドレイン
領域ＳＤの表面上に形成されており、シリサイドプロテ
クション膜ＳＰの上部にはシリサイド膜ＳＦは形成され
ていない。このような構成とすることにより、シリサイ
ド膜ＳＦの端縁部とゲート電極ＧＥの端縁部との間の距
離が広くなる。従って、シリサイド膜ＳＦ端縁部の形状
が、起伏の連続した形状であって、サージ電流が突出し
た部分に集中したとしても、サージ電流は抵抗の高いソ
ース・ドレイン領域ＳＤおよび低ドープドレイン領域Ｌ
Ｄを通過することで電圧が低下し、また、ソース・ドレ
イン領域ＳＤおよび低ドープドレイン領域ＬＤを長い距
離に渡って通過するので拡散することになり、ＭＯＳト
ランジスタの破壊が防止されることになる。
【００１６】
【発明が解決しようとする課題】以上説明したように、
シリサイド膜ＳＦを形成することで不具合が発生するＭ
ＯＳトランジスタおいては、シリサイドプロテクション
膜ＳＰを形成することでシリサイド膜ＳＦの形成を防止
していた。
シリサイド膜ＳＦを形成することで不具合が発生するＭ
ＯＳトランジスタおいては、シリサイドプロテクション
膜ＳＰを形成することでシリサイド膜ＳＦの形成を防止
していた。
【００１７】そして、シリサイドプロテクション膜ＳＰ
の形成においては、シリコン基板ＳＢの全面に渡ってシ
リコン酸化膜を形成した後、当該シリコン酸化膜をドラ
イエッチングにより選択的に除去することで、ゲート電
極ＧＥおよびゲート電極ＧＥの近傍のソース・ドレイン
領域ＳＤの表面上にのみシリサイドプロテクション膜Ｓ
Ｐを形成するようにしていた。
の形成においては、シリコン基板ＳＢの全面に渡ってシ
リコン酸化膜を形成した後、当該シリコン酸化膜をドラ
イエッチングにより選択的に除去することで、ゲート電
極ＧＥおよびゲート電極ＧＥの近傍のソース・ドレイン
領域ＳＤの表面上にのみシリサイドプロテクション膜Ｓ
Ｐを形成するようにしていた。
【００１８】従って、シリコン基板ＳＢの表面は、ＭＯ
Ｓトランジスタのサイドウォール酸化膜ＳＷの形成に際
してのエッチングに加え、シリサイドプロテクション膜
ＳＰの形成に際してのエッチングに曝されていた。バル
クシリコン基板上にＭＯＳトランジスタを形成する場合
であれば、エッチング回数が多少増えて基板表面が多少
除去されても重大な問題は発生しないが、絶縁性基板の
上に、膜状に形成された半導体層、すなわちＳＯＩ（se
miconductor-on-isolation）層を備えたＳＯＩ基板上に
ＭＯＳトランジスタを形成する場合には、エッチング回
数の増加は重大な問題を引き起こすことになる。
Ｓトランジスタのサイドウォール酸化膜ＳＷの形成に際
してのエッチングに加え、シリサイドプロテクション膜
ＳＰの形成に際してのエッチングに曝されていた。バル
クシリコン基板上にＭＯＳトランジスタを形成する場合
であれば、エッチング回数が多少増えて基板表面が多少
除去されても重大な問題は発生しないが、絶縁性基板の
上に、膜状に形成された半導体層、すなわちＳＯＩ（se
miconductor-on-isolation）層を備えたＳＯＩ基板上に
ＭＯＳトランジスタを形成する場合には、エッチング回
数の増加は重大な問題を引き起こすことになる。
【００１９】図２３に、ＳＯＩ基板上に形成されたＭＯ
ＳトランジスタＭ３にシリサイドプロテクション膜を形
成した場合の構成を示す。
ＳトランジスタＭ３にシリサイドプロテクション膜を形
成した場合の構成を示す。
【００２０】図２３において、ＳＯＩ基板ＳＩは、シリ
コン基板ＳＢの上部に埋め込み絶縁層ＢＯが形成され、
埋め込み絶縁層ＢＯの上部にＳＯＩ層ＳＬが形成された
構成を有している。そして、ＳＯＩ層ＳＬ上にＭＯＳト
ランジスタＭ３が形成されている。一般的にＳＯＩ層Ｓ
Ｌの厚さは薄く、オーバーエッチングによる影響を無視
できない。
コン基板ＳＢの上部に埋め込み絶縁層ＢＯが形成され、
埋め込み絶縁層ＢＯの上部にＳＯＩ層ＳＬが形成された
構成を有している。そして、ＳＯＩ層ＳＬ上にＭＯＳト
ランジスタＭ３が形成されている。一般的にＳＯＩ層Ｓ
Ｌの厚さは薄く、オーバーエッチングによる影響を無視
できない。
【００２１】例えば図２３において、サイドウォール酸
化膜ＳＷの端縁部には、サイドウォール酸化膜ＳＷの形
成時に発生するオーバーエッチングにより生じた段差Ｄ
１が存在しており、段差Ｄ１の落差に相当する分だけＳ
ＯＩ層ＳＬの厚さが減少している。また、シリサイドプ
ロテクション膜ＳＰの端縁部には、シリサイドプロテク
ション膜ＳＰの形成時に発生するオーバーエッチングに
より生じた段差Ｄ２が存在しており、段差Ｄ２の落差に
相当する分だけＳＯＩ層ＳＬの厚さが減少している。こ
のように、２回のオーバーエッチングにより、シリサイ
ドプロテクション膜ＳＰに覆われていない部分のＳＯＩ
層ＳＬの厚さは大幅に減少し、そこにシリサイド膜ＳＦ
を形成すると、残ったＳＯＩ層ＳＬが全てシリサイド膜
ＳＦになってしまう可能性がある。そして、ＳＯＩ層Ｓ
Ｌが全てシリサイド膜ＳＦになった部分においては、埋
め込み絶縁層ＢＯ（ＳｉＯ2層）とシリサイド膜ＳＦと
の密着性の悪さに起因して、シリサイド膜ＳＦが剥離し
て導電性のダストとなり、これが半導体装置上に残留す
ると半導体装置の動作特性に悪影響を及ぼすという問題
があった。また、ソース・ドレイン領域となる部分がシ
リサイド膜ＳＦとなって剥離すると、半導体装置の本来
の機能が得られないという問題があった。
化膜ＳＷの端縁部には、サイドウォール酸化膜ＳＷの形
成時に発生するオーバーエッチングにより生じた段差Ｄ
１が存在しており、段差Ｄ１の落差に相当する分だけＳ
ＯＩ層ＳＬの厚さが減少している。また、シリサイドプ
ロテクション膜ＳＰの端縁部には、シリサイドプロテク
ション膜ＳＰの形成時に発生するオーバーエッチングに
より生じた段差Ｄ２が存在しており、段差Ｄ２の落差に
相当する分だけＳＯＩ層ＳＬの厚さが減少している。こ
のように、２回のオーバーエッチングにより、シリサイ
ドプロテクション膜ＳＰに覆われていない部分のＳＯＩ
層ＳＬの厚さは大幅に減少し、そこにシリサイド膜ＳＦ
を形成すると、残ったＳＯＩ層ＳＬが全てシリサイド膜
ＳＦになってしまう可能性がある。そして、ＳＯＩ層Ｓ
Ｌが全てシリサイド膜ＳＦになった部分においては、埋
め込み絶縁層ＢＯ（ＳｉＯ2層）とシリサイド膜ＳＦと
の密着性の悪さに起因して、シリサイド膜ＳＦが剥離し
て導電性のダストとなり、これが半導体装置上に残留す
ると半導体装置の動作特性に悪影響を及ぼすという問題
があった。また、ソース・ドレイン領域となる部分がシ
リサイド膜ＳＦとなって剥離すると、半導体装置の本来
の機能が得られないという問題があった。
【００２２】本発明は上記のような問題を解消するため
になされたもので、シリサイドプロテクション膜を備え
た半導体装置において、シリサイドプロテクション膜の
形成時のオーバーエッチングに起因する不具合を防止し
た半導体装置の製造方法を提供する。
になされたもので、シリサイドプロテクション膜を備え
た半導体装置において、シリサイドプロテクション膜の
形成時のオーバーエッチングに起因する不具合を防止し
た半導体装置の製造方法を提供する。
【００２３】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置の製造方法は、半導体基板上に形成され
た第１および第２のＭＯＳトランジスタを備え、前記第
１のＭＯＳトランジスタにおいてシリサイド膜の形成を
望まない部分にはシリサイドプロテクション膜が形成さ
れた半導体装置の製造方法であって、前記半導体基板の
主面上の前記第１および第２のＭＯＳトランジスタが形
成される領域に、それぞれ第１および第２のゲート酸化
膜、第１および第２のゲート電極を順に積層して形成す
る工程(ａ)と、前記第１および第２のゲート電極をマス
クとして、前記半導体基板に第１導電型の不純物イオン
を注入し、前記第１および第２のゲート電極の側面外方
の前記半導体基板の表面内に、自己整合的に比較的低濃
度の第１導電型の第１の半導体領域をそれぞれ形成する
工程(ｂ)と、前記第１および第２のゲート電極および前
記半導体基板の表面を覆うように酸化膜を形成する工程
(ｃ)と、前記第１および第２のゲート電極と、該第１お
よび第２のゲート電極の側面に形成された前記酸化膜と
をマスクとして、前記酸化膜の上部から第１導電型の不
純物イオンを注入し、前記第１の半導体領域を含む前記
半導体基板の表面内に自己整合的に比較的高濃度の第１
導電型の第２の半導体領域を形成する工程(ｄ)と、前記
第１のゲート電極の上部から該第１のゲート電極の側面
外方近傍の前記酸化膜の上部に渡るように選択的にレジ
ストマスクを形成する工程(ｅ)と、前記レジストマスク
に覆われない前記酸化膜をエッチングし、前記レジスト
マスクの下部の前記酸化膜を前記シリサイドプロテクシ
ョン膜として残し、前記第２のゲート電極および前記第
２のゲート酸化膜の側面の前記酸化膜をサイドウォール
酸化膜として残す工程(ｆ)とを備えている。
載の半導体装置の製造方法は、半導体基板上に形成され
た第１および第２のＭＯＳトランジスタを備え、前記第
１のＭＯＳトランジスタにおいてシリサイド膜の形成を
望まない部分にはシリサイドプロテクション膜が形成さ
れた半導体装置の製造方法であって、前記半導体基板の
主面上の前記第１および第２のＭＯＳトランジスタが形
成される領域に、それぞれ第１および第２のゲート酸化
膜、第１および第２のゲート電極を順に積層して形成す
る工程(ａ)と、前記第１および第２のゲート電極をマス
クとして、前記半導体基板に第１導電型の不純物イオン
を注入し、前記第１および第２のゲート電極の側面外方
の前記半導体基板の表面内に、自己整合的に比較的低濃
度の第１導電型の第１の半導体領域をそれぞれ形成する
工程(ｂ)と、前記第１および第２のゲート電極および前
記半導体基板の表面を覆うように酸化膜を形成する工程
(ｃ)と、前記第１および第２のゲート電極と、該第１お
よび第２のゲート電極の側面に形成された前記酸化膜と
をマスクとして、前記酸化膜の上部から第１導電型の不
純物イオンを注入し、前記第１の半導体領域を含む前記
半導体基板の表面内に自己整合的に比較的高濃度の第１
導電型の第２の半導体領域を形成する工程(ｄ)と、前記
第１のゲート電極の上部から該第１のゲート電極の側面
外方近傍の前記酸化膜の上部に渡るように選択的にレジ
ストマスクを形成する工程(ｅ)と、前記レジストマスク
に覆われない前記酸化膜をエッチングし、前記レジスト
マスクの下部の前記酸化膜を前記シリサイドプロテクシ
ョン膜として残し、前記第２のゲート電極および前記第
２のゲート酸化膜の側面の前記酸化膜をサイドウォール
酸化膜として残す工程(ｆ)とを備えている。
【００２４】本発明に係る請求項２記載の半導体装置の
製造方法は、前記工程(ｆ)が、前記レジストマスクに覆
われない前記酸化膜の厚みを異方性ドライエッチング法
により薄くする工程(ｆ−１)と、厚みが薄くなった前記
酸化膜をウエットエッチング法により除去する工程(ｆ
−２)とを備えている。
製造方法は、前記工程(ｆ)が、前記レジストマスクに覆
われない前記酸化膜の厚みを異方性ドライエッチング法
により薄くする工程(ｆ−１)と、厚みが薄くなった前記
酸化膜をウエットエッチング法により除去する工程(ｆ
−２)とを備えている。
【００２５】本発明に係る請求項３記載の半導体装置の
製造方法は、半導体基板上に形成された第１および第２
のＭＯＳトランジスタを備え、前記第１のＭＯＳトラン
ジスタにおいてシリサイド膜の形成を望まない部分には
シリサイドプロテクション膜が形成された半導体装置の
製造方法であって、前記半導体基板の主面上の前記第１
および第２のＭＯＳトランジスタが形成される領域に、
それぞれ第１および第２のゲート酸化膜、第１および第
２のゲート電極を順に積層して形成する工程(ａ)と、前
記第１および第２のゲート電極をマスクとして、前記半
導体基板に第１導電型の不純物イオンを注入し、前記第
１および第２のゲート電極の側面外方の前記半導体基板
の表面内に、自己整合的に比較的低濃度の第１導電型の
第１の半導体領域をそれぞれ形成する工程(ｂ)と、前記
第１および第２のゲート電極および前記半導体基板の表
面を覆うように第１の酸化膜を形成する工程(ｃ)と、前
記第１の酸化膜の厚みを異方性ドライエッチング法によ
り薄くし、前記第１のゲート電極および前記第１のゲー
ト酸化膜の側面に第１のサイドウォール酸化膜を、前記
第２のゲート電極および前記第２のゲート酸化膜の側面
に第２のサイドウォール酸化膜を形成する工程(ｄ)と、
前記工程(ｄ)の前または後に、前記第１の酸化膜の上部
から第１導電型の不純物イオンを注入し、前記第１の半
導体領域を含む前記半導体基板の表面内に自己整合的に
比較的高濃度の第１導電型の第２の半導体領域を形成す
る工程(ｅ)と、厚みが薄くなった前記第１の酸化膜の上
部に第２の酸化膜を形成する工程(ｆ)と、前記第１のゲ
ート電極の上部から該第１のゲート電極の側面外方近傍
の前記第２の酸化膜の上部に渡るように選択的にレジス
トマスクを形成する工程(ｇ)と、前記レジストマスクに
覆われない前記第２の酸化膜およびその下部の厚みが薄
くなった前記第１の酸化膜をエッチングにより除去し、
前記レジストマスクの下部の前記第２の酸化膜を前記シ
リサイドプロテクション膜とする工程(ｈ)とを備えてい
る。
製造方法は、半導体基板上に形成された第１および第２
のＭＯＳトランジスタを備え、前記第１のＭＯＳトラン
ジスタにおいてシリサイド膜の形成を望まない部分には
シリサイドプロテクション膜が形成された半導体装置の
製造方法であって、前記半導体基板の主面上の前記第１
および第２のＭＯＳトランジスタが形成される領域に、
それぞれ第１および第２のゲート酸化膜、第１および第
２のゲート電極を順に積層して形成する工程(ａ)と、前
記第１および第２のゲート電極をマスクとして、前記半
導体基板に第１導電型の不純物イオンを注入し、前記第
１および第２のゲート電極の側面外方の前記半導体基板
の表面内に、自己整合的に比較的低濃度の第１導電型の
第１の半導体領域をそれぞれ形成する工程(ｂ)と、前記
第１および第２のゲート電極および前記半導体基板の表
面を覆うように第１の酸化膜を形成する工程(ｃ)と、前
記第１の酸化膜の厚みを異方性ドライエッチング法によ
り薄くし、前記第１のゲート電極および前記第１のゲー
ト酸化膜の側面に第１のサイドウォール酸化膜を、前記
第２のゲート電極および前記第２のゲート酸化膜の側面
に第２のサイドウォール酸化膜を形成する工程(ｄ)と、
前記工程(ｄ)の前または後に、前記第１の酸化膜の上部
から第１導電型の不純物イオンを注入し、前記第１の半
導体領域を含む前記半導体基板の表面内に自己整合的に
比較的高濃度の第１導電型の第２の半導体領域を形成す
る工程(ｅ)と、厚みが薄くなった前記第１の酸化膜の上
部に第２の酸化膜を形成する工程(ｆ)と、前記第１のゲ
ート電極の上部から該第１のゲート電極の側面外方近傍
の前記第２の酸化膜の上部に渡るように選択的にレジス
トマスクを形成する工程(ｇ)と、前記レジストマスクに
覆われない前記第２の酸化膜およびその下部の厚みが薄
くなった前記第１の酸化膜をエッチングにより除去し、
前記レジストマスクの下部の前記第２の酸化膜を前記シ
リサイドプロテクション膜とする工程(ｈ)とを備えてい
る。
【００２６】本発明に係る請求項４記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記工程(ｄ)の前に行わ
れ、かつ、前記第１および第２のゲート電極と、該第１
および第２のゲート電極の側面に形成された前記第１の
酸化膜とをマスクとして第１導電型の不純物イオンを注
入する工程を備えている。
製造方法は、前記工程(ｅ)が、前記工程(ｄ)の前に行わ
れ、かつ、前記第１および第２のゲート電極と、該第１
および第２のゲート電極の側面に形成された前記第１の
酸化膜とをマスクとして第１導電型の不純物イオンを注
入する工程を備えている。
【００２７】本発明に係る請求項５記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記工程(ｄ)の後に行わ
れ、かつ、前記第１および第２のゲート電極と、前記第
１および第２のサイドウォール酸化膜とをマスクとして
第１導電型の不純物イオンを注入する工程を備えてい
る。
製造方法は、前記工程(ｅ)が、前記工程(ｄ)の後に行わ
れ、かつ、前記第１および第２のゲート電極と、前記第
１および第２のサイドウォール酸化膜とをマスクとして
第１導電型の不純物イオンを注入する工程を備えてい
る。
【００２８】本発明に係る請求項６記載の半導体装置の
製造方法は、前記工程(ｈ)が、少なくとも前記レジスト
マスクに覆われない前記第２の酸化膜の厚みを異方性ド
ライエッチング法により薄くする工程(ｈ−１)と、厚み
が薄くなった前記第２の酸化膜およびその下部の厚みが
薄くなった前記第１の酸化膜をウエットエッチング法に
より除去する工程(ｆ−２)とを備えている。
製造方法は、前記工程(ｈ)が、少なくとも前記レジスト
マスクに覆われない前記第２の酸化膜の厚みを異方性ド
ライエッチング法により薄くする工程(ｈ−１)と、厚み
が薄くなった前記第２の酸化膜およびその下部の厚みが
薄くなった前記第１の酸化膜をウエットエッチング法に
より除去する工程(ｆ−２)とを備えている。
【００２９】本発明に係る請求項７記載の半導体装置の
製造方法は、前記半導体基板が、絶縁性基板の上に形成
されたＳＯＩ層を備えたＳＯＩ基板である。
製造方法は、前記半導体基板が、絶縁性基板の上に形成
されたＳＯＩ層を備えたＳＯＩ基板である。
【００３０】
＜Ａ．実施の形態１＞ ＜Ａ−１．製造方法＞本発明に係る実施の形態１とし
て、シリサイドプロテクション膜を必要とするＭＯＳト
ランジスタを備えた半導体装置１００の製造方法を、製
造工程を順に示す図１〜図５を用いて説明する。
て、シリサイドプロテクション膜を必要とするＭＯＳト
ランジスタを備えた半導体装置１００の製造方法を、製
造工程を順に示す図１〜図５を用いて説明する。
【００３１】まず、図１に示す工程において、シリコン
基板１の上部に埋め込み絶縁層２、ＳＯＩ層３が順に形
成されたＳＯＩ基板１０を準備する。そして、シリサイ
ドプロテクション膜を必要とするＭＯＳトランジスタが
形成されるプロテクション領域ＰＲおよび、シリサイド
プロテクション膜を必要としないＭＯＳトランジスタが
形成される通常領域ＯＲに、それぞれゲート酸化膜５お
よび５Ａ、ゲート電極６および６Ａを選択的に形成し、
当該ゲート電極６および６Ａをマスクとして、ＳＯＩ層
３にイオン注入法によりＮ型不純物（例えばＡｓ）を導
入し、ＳＯＩ層３の表面内に自己整合的に低ドープドレ
イン領域４（第１の半導体領域）を形成する。なお、Ｓ
ＯＩ層３には予めＰ型不純物が比較的低濃度に導入され
ている。
基板１の上部に埋め込み絶縁層２、ＳＯＩ層３が順に形
成されたＳＯＩ基板１０を準備する。そして、シリサイ
ドプロテクション膜を必要とするＭＯＳトランジスタが
形成されるプロテクション領域ＰＲおよび、シリサイド
プロテクション膜を必要としないＭＯＳトランジスタが
形成される通常領域ＯＲに、それぞれゲート酸化膜５お
よび５Ａ、ゲート電極６および６Ａを選択的に形成し、
当該ゲート電極６および６Ａをマスクとして、ＳＯＩ層
３にイオン注入法によりＮ型不純物（例えばＡｓ）を導
入し、ＳＯＩ層３の表面内に自己整合的に低ドープドレ
イン領域４（第１の半導体領域）を形成する。なお、Ｓ
ＯＩ層３には予めＰ型不純物が比較的低濃度に導入され
ている。
【００３２】次に、図２に示す工程において、プロテク
ション領域ＰＲおよび通常領域ＯＲにおいて全面的にシ
リコン酸化膜８を形成する。そして、シリコン酸化膜８
の上部から、シリコン酸化膜８を貫通するようにイオン
注入法によりＮ型不純物（例えばＡｓ）を導入し、ＳＯ
Ｉ層３の表面内に自己整合的にソース・ドレイン領域７
（第２の半導体領域）を形成する。
ション領域ＰＲおよび通常領域ＯＲにおいて全面的にシ
リコン酸化膜８を形成する。そして、シリコン酸化膜８
の上部から、シリコン酸化膜８を貫通するようにイオン
注入法によりＮ型不純物（例えばＡｓ）を導入し、ＳＯ
Ｉ層３の表面内に自己整合的にソース・ドレイン領域７
（第２の半導体領域）を形成する。
【００３３】ここで、ゲート電極６および６Ａの下部の
ＳＯＩ層３内、および低ドープドレイン領域４を残した
い部分には不純物が注入されないようにするため、ゲー
ト電極６および６Ａの厚さ、およびシリコン酸化膜８の
厚さには留意する。例えば、不純物としてヒ素（Ａｓ）
を使用する場合は、注入エネルギーが８０ｋｅＶであれ
ば、ゲート電極６および６Ａの厚さは２０００オングス
トローム程度、シリコン酸化膜８の厚さは５００オング
ストローム程度とする。
ＳＯＩ層３内、および低ドープドレイン領域４を残した
い部分には不純物が注入されないようにするため、ゲー
ト電極６および６Ａの厚さ、およびシリコン酸化膜８の
厚さには留意する。例えば、不純物としてヒ素（Ａｓ）
を使用する場合は、注入エネルギーが８０ｋｅＶであれ
ば、ゲート電極６および６Ａの厚さは２０００オングス
トローム程度、シリコン酸化膜８の厚さは５００オング
ストローム程度とする。
【００３４】なお、上記厚さにおいては、フッ化ボロン
（ＢＦ2）を不純物として使用する場合（Ｐ型ＭＯＳト
ランジスタを形成する場合）は、その注入エネルギーは
６０ｋｅＶ程度とする。
（ＢＦ2）を不純物として使用する場合（Ｐ型ＭＯＳト
ランジスタを形成する場合）は、その注入エネルギーは
６０ｋｅＶ程度とする。
【００３５】このようにシリコン酸化膜８を介してイオ
ン注入を行うことにより、ＳＯＩ層３の表面に注入によ
るダメージが与えられることが防止される。
ン注入を行うことにより、ＳＯＩ層３の表面に注入によ
るダメージが与えられることが防止される。
【００３６】次に、図３に示す工程において、プロテク
ション領域ＰＲにおけるシリコン酸化膜８の所定部分に
選択的にレジストマスクＲ１を形成する。レジストマス
クＲ１は、シリコン酸化膜８をシリサイドプロテクショ
ン膜として残したい部分を覆うように形成され、図３に
おいては、ゲート電極６の上部からゲート電極６の近傍
のソース・ドレイン領域７の上部にかけて形成される。
ション領域ＰＲにおけるシリコン酸化膜８の所定部分に
選択的にレジストマスクＲ１を形成する。レジストマス
クＲ１は、シリコン酸化膜８をシリサイドプロテクショ
ン膜として残したい部分を覆うように形成され、図３に
おいては、ゲート電極６の上部からゲート電極６の近傍
のソース・ドレイン領域７の上部にかけて形成される。
【００３７】次に、図４に示す工程において、ドライエ
ッチングによりレジストマスクＲ１に覆われた部分以外
のシリコン酸化膜８を除去する。この工程により、ゲー
ト電極６の上部からゲート電極６の近傍のソース・ドレ
イン領域７の上部にかけてはシリサイドプロテクション
膜９が形成され、ゲート電極６Ａおよびゲート酸化膜５
Ａの両側面にはサイドウォール酸化膜１１Ａが形成され
ることになる。
ッチングによりレジストマスクＲ１に覆われた部分以外
のシリコン酸化膜８を除去する。この工程により、ゲー
ト電極６の上部からゲート電極６の近傍のソース・ドレ
イン領域７の上部にかけてはシリサイドプロテクション
膜９が形成され、ゲート電極６Ａおよびゲート酸化膜５
Ａの両側面にはサイドウォール酸化膜１１Ａが形成され
ることになる。
【００３８】次に、レジストマスクＲ１を除去した後、
全面的に例えばコバルト（Ｃｏ）などの金属膜をスパッ
タリングにより１００オングストローム程度の厚さに形
成する。次に、温度条件４００〜５００℃で３０〜１２
０秒程度の熱処理を行うと、金属膜とシリコン層とが接
した部分が反応してシリサイド膜が形成されることにな
る。その後、反応していない部分をウェットエッチング
によって取り除き、温度条件８００〜９００℃で３０〜
１２０秒の熱処理を行うことで、図５に示すように、ソ
ース・ドレイン領域７の露出表面上およびゲート電極６
Ａの露出表面上にのみシリサイド膜１２が自己整合的に
形成された半導体装置１００が得られることになる。
全面的に例えばコバルト（Ｃｏ）などの金属膜をスパッ
タリングにより１００オングストローム程度の厚さに形
成する。次に、温度条件４００〜５００℃で３０〜１２
０秒程度の熱処理を行うと、金属膜とシリコン層とが接
した部分が反応してシリサイド膜が形成されることにな
る。その後、反応していない部分をウェットエッチング
によって取り除き、温度条件８００〜９００℃で３０〜
１２０秒の熱処理を行うことで、図５に示すように、ソ
ース・ドレイン領域７の露出表面上およびゲート電極６
Ａの露出表面上にのみシリサイド膜１２が自己整合的に
形成された半導体装置１００が得られることになる。
【００３９】なお、シリサイド膜１２としては、チタン
シリサイド（ＴｉＳＩ2）、あるいはニッケルシリサイ
ド（ＮｉＳｉ2）、タングステンシリサイド（ＷＳｉ2）
など、いかなるシリサイド膜であっても構わない。
シリサイド（ＴｉＳＩ2）、あるいはニッケルシリサイ
ド（ＮｉＳｉ2）、タングステンシリサイド（ＷＳｉ2）
など、いかなるシリサイド膜であっても構わない。
【００４０】＜Ａ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態１においては、プロテ
クション領域ＰＲにおけるシリサイドプロテクション膜
９および通常領域におけるサイドウォール酸化膜１１Ａ
を、両者に共通するように形成されたシリコン酸化膜８
に、１回のエッチング工程を施すことで形成するので、
ＳＯＩ層３の表面がオーバーエッチングにより削られる
回数が低減し、ＳＯＩ層３の厚さが過度に減少すること
が防止されるので、シリサイド工程においてＳＯＩ層３
が全てシリサイド膜になる可能性が低減する。従って、
シリサイド膜１２が剥離して導電性のダストとなるよう
な現象が防止されるので、導電性のダストの存在により
半導体装置の動作特性が劣化することが防止され、また
シリサイド膜１２の剥離に起因する半導体装置としての
機能の低下を防止できる。また、シリコン酸化膜８を介
してソース・ドレイン注入を行うことにより、ＳＯＩ層
３の表面に注入によるダメージが与えられることが防止
される。
ように、本発明に係る実施の形態１においては、プロテ
クション領域ＰＲにおけるシリサイドプロテクション膜
９および通常領域におけるサイドウォール酸化膜１１Ａ
を、両者に共通するように形成されたシリコン酸化膜８
に、１回のエッチング工程を施すことで形成するので、
ＳＯＩ層３の表面がオーバーエッチングにより削られる
回数が低減し、ＳＯＩ層３の厚さが過度に減少すること
が防止されるので、シリサイド工程においてＳＯＩ層３
が全てシリサイド膜になる可能性が低減する。従って、
シリサイド膜１２が剥離して導電性のダストとなるよう
な現象が防止されるので、導電性のダストの存在により
半導体装置の動作特性が劣化することが防止され、また
シリサイド膜１２の剥離に起因する半導体装置としての
機能の低下を防止できる。また、シリコン酸化膜８を介
してソース・ドレイン注入を行うことにより、ＳＯＩ層
３の表面に注入によるダメージが与えられることが防止
される。
【００４１】このように、シリサイドプロテクション膜
９およびサイドウォール酸化膜１１Ａを共通のシリコン
酸化膜８から形成し、シリコン酸化膜８を介してソース
・ドレイン注入を行うことで、上に説明した作用効果以
外に、製造工程を簡略化できるという効果が得られる。
９およびサイドウォール酸化膜１１Ａを共通のシリコン
酸化膜８から形成し、シリコン酸化膜８を介してソース
・ドレイン注入を行うことで、上に説明した作用効果以
外に、製造工程を簡略化できるという効果が得られる。
【００４２】例えば、米国特許5585299号公報において
は、シリサイドプロテクション膜およびサイドウォール
酸化膜を共通のシリコン酸化膜から形成する構成が示さ
れているが、プロテクション領域へのソース・ドレイン
注入は、サリサイド工程の終了後に、プロテクション領
域のＭＯＳトランジスタの上部からシリサイドプロテク
ション膜を完全に除去した後に行っており、シリサイド
プロテクション膜を完全に除去するという技術的に困難
な工程が必要となる。従って、製造工程が複雑になると
ともに、ソース・ドレイン領域表面のオーバーエッチン
グによるダメージも発生するが、プロテクション領域の
ＭＯＳトランジスタの上部からシリサイドプロテクショ
ン膜を除去する必要がない本願発明においてはそのよう
な問題はない。
は、シリサイドプロテクション膜およびサイドウォール
酸化膜を共通のシリコン酸化膜から形成する構成が示さ
れているが、プロテクション領域へのソース・ドレイン
注入は、サリサイド工程の終了後に、プロテクション領
域のＭＯＳトランジスタの上部からシリサイドプロテク
ション膜を完全に除去した後に行っており、シリサイド
プロテクション膜を完全に除去するという技術的に困難
な工程が必要となる。従って、製造工程が複雑になると
ともに、ソース・ドレイン領域表面のオーバーエッチン
グによるダメージも発生するが、プロテクション領域の
ＭＯＳトランジスタの上部からシリサイドプロテクショ
ン膜を除去する必要がない本願発明においてはそのよう
な問題はない。
【００４３】また、ゲート電極の側面部分も含めてシリ
サイドプロテクション膜を完全に除去するにはドライエ
ッチングだけでは不十分でありウエットエッチング、そ
れも比較的長時間のウエットエッチングが必要である
が、長時間のウエットエッチングによりＭＯＳトランジ
スタのゲート酸化膜も同時に除去され、ＭＯＳトランジ
スタが破壊される可能性があるが、本願発明においては
そのような問題は発生しない。
サイドプロテクション膜を完全に除去するにはドライエ
ッチングだけでは不十分でありウエットエッチング、そ
れも比較的長時間のウエットエッチングが必要である
が、長時間のウエットエッチングによりＭＯＳトランジ
スタのゲート酸化膜も同時に除去され、ＭＯＳトランジ
スタが破壊される可能性があるが、本願発明においては
そのような問題は発生しない。
【００４４】また、米国特許562344号公報および502185
3号公報においては、シリサイドプロテクション膜およ
びサイドウォール酸化膜を共通のシリコン酸化膜から形
成する構成が示されているが、ソース・ドレイン注入は
上記シリコン酸化膜を形成する前にゲート電極をマスク
としてイオン注入法により形成している。従って、基板
表面への注入によるダメージを防止することはできな
い。また、ゲート電極をマスクとしてソース・ドレイン
領域を形成しており、低ドープドレイン領域は形成され
ておらず、本願発明の構成とは異なっている。
3号公報においては、シリサイドプロテクション膜およ
びサイドウォール酸化膜を共通のシリコン酸化膜から形
成する構成が示されているが、ソース・ドレイン注入は
上記シリコン酸化膜を形成する前にゲート電極をマスク
としてイオン注入法により形成している。従って、基板
表面への注入によるダメージを防止することはできな
い。また、ゲート電極をマスクとしてソース・ドレイン
領域を形成しており、低ドープドレイン領域は形成され
ておらず、本願発明の構成とは異なっている。
【００４５】＜Ａ−３．変形例＞以上説明した本発明に
係る実施の形態１においては、図３に示す工程でプロテ
クション領域ＰＲにおけるシリコン酸化膜８の所定部分
に選択的にレジストマスクＲ１を形成した後、図４に示
す工程において、ドライエッチングによりレジストマス
クＲ１に覆われた部分以外のシリコン酸化膜８を除去す
る例を示した。しかし、ＳＯＩ層３の表面のオーバーエ
ッチングを防止するという観点から、以下のような方法
を採ることもできる。
係る実施の形態１においては、図３に示す工程でプロテ
クション領域ＰＲにおけるシリコン酸化膜８の所定部分
に選択的にレジストマスクＲ１を形成した後、図４に示
す工程において、ドライエッチングによりレジストマス
クＲ１に覆われた部分以外のシリコン酸化膜８を除去す
る例を示した。しかし、ＳＯＩ層３の表面のオーバーエ
ッチングを防止するという観点から、以下のような方法
を採ることもできる。
【００４６】すなわち、図３に示す工程に続いて、図６
に示すようにドライエッチングによりレジストマスクＲ
１に覆われた部分以外のシリコン酸化膜８を所定の厚さ
になるまで除去する。この場合、シリコン酸化膜８はＳ
ＯＩ層３上で２００オングストローム程度の厚さとなる
ようにする。
に示すようにドライエッチングによりレジストマスクＲ
１に覆われた部分以外のシリコン酸化膜８を所定の厚さ
になるまで除去する。この場合、シリコン酸化膜８はＳ
ＯＩ層３上で２００オングストローム程度の厚さとなる
ようにする。
【００４７】次に、図７に示す工程において、ウエット
エッチングにより残ったシリコン酸化膜８を完全に除去
する。ウエットエッチングはシリコンに対する選択比が
高いので、ＳＯＩ層３の表面がオーバーエッチングされ
る割合が小さく、ＳＯＩ層３の厚さが過度に減少するこ
とがさらに防止されるので、シリサイド工程においてＳ
ＯＩ層３が全てシリサイド膜になる可能性がさらに低減
することになる。
エッチングにより残ったシリコン酸化膜８を完全に除去
する。ウエットエッチングはシリコンに対する選択比が
高いので、ＳＯＩ層３の表面がオーバーエッチングされ
る割合が小さく、ＳＯＩ層３の厚さが過度に減少するこ
とがさらに防止されるので、シリサイド工程においてＳ
ＯＩ層３が全てシリサイド膜になる可能性がさらに低減
することになる。
【００４８】なお、ウエットエッチングは等方的である
ので、レジストマスクＲ１に覆われていない部分、すな
わちシリサイドプロテクション膜９の端縁部９１が若干
除去されることになり、当該端縁部９１の表面形状が、
垂直断面方向になだらかに傾斜した形状となる。これ
は、通常領域ＯＲのＭＯＳトランジスタにおけるサイド
ウォール酸化膜１１Ａの表面形状においても同様であ
り、本変形例を適用した場合の特徴であると言える。
ので、レジストマスクＲ１に覆われていない部分、すな
わちシリサイドプロテクション膜９の端縁部９１が若干
除去されることになり、当該端縁部９１の表面形状が、
垂直断面方向になだらかに傾斜した形状となる。これ
は、通常領域ＯＲのＭＯＳトランジスタにおけるサイド
ウォール酸化膜１１Ａの表面形状においても同様であ
り、本変形例を適用した場合の特徴であると言える。
【００４９】＜Ｂ．実施の形態２＞ ＜Ｂ−１．製造方法＞図１〜図５を用いて説明した実施
の形態１においては、シリサイドプロテクション膜９お
よびサイドウォール酸化膜１１Ａを共通のシリコン酸化
膜８から形成し、シリコン酸化膜８を介してソース・ド
レイン注入を行う例を示したが、オーバーエッチングの
回数を減らすという観点から、以下、図８〜図１３を用
いて説明する製造方法を採ることができる。
の形態１においては、シリサイドプロテクション膜９お
よびサイドウォール酸化膜１１Ａを共通のシリコン酸化
膜８から形成し、シリコン酸化膜８を介してソース・ド
レイン注入を行う例を示したが、オーバーエッチングの
回数を減らすという観点から、以下、図８〜図１３を用
いて説明する製造方法を採ることができる。
【００５０】まず、図８に示す工程において、シリコン
基板１の上部に埋め込み絶縁層２、ＳＯＩ層３が順に形
成されたＳＯＩ基板１０を準備する。そして、シリサイ
ドプロテクション膜を必要とするＭＯＳトランジスタが
形成されるプロテクション領域ＰＲおよび、シリサイド
プロテクション膜を必要としないＭＯＳトランジスタが
形成される通常領域ＯＲに、それぞれゲート酸化膜５お
よび５Ａ、ゲート電極６および６Ａを選択的に形成し、
当該ゲート電極６および６Ａをマスクとして、ＳＯＩ層
３にイオン注入法によりＮ型不純物（例えばＡｓ）を導
入し、ＳＯＩ層３の表面内に自己整合的に低ドープドレ
イン領域４（第１の半導体領域）を形成する。なお、Ｓ
ＯＩ層３にはＰ型不純物が比較的低濃度に導入されてい
る。
基板１の上部に埋め込み絶縁層２、ＳＯＩ層３が順に形
成されたＳＯＩ基板１０を準備する。そして、シリサイ
ドプロテクション膜を必要とするＭＯＳトランジスタが
形成されるプロテクション領域ＰＲおよび、シリサイド
プロテクション膜を必要としないＭＯＳトランジスタが
形成される通常領域ＯＲに、それぞれゲート酸化膜５お
よび５Ａ、ゲート電極６および６Ａを選択的に形成し、
当該ゲート電極６および６Ａをマスクとして、ＳＯＩ層
３にイオン注入法によりＮ型不純物（例えばＡｓ）を導
入し、ＳＯＩ層３の表面内に自己整合的に低ドープドレ
イン領域４（第１の半導体領域）を形成する。なお、Ｓ
ＯＩ層３にはＰ型不純物が比較的低濃度に導入されてい
る。
【００５１】次に、図９に示す工程において、プロテク
ション領域ＰＲおよび通常領域ＯＲにおいて全面的にシ
リコン酸化膜１５（第１のシリコン酸化膜）を形成す
る。そして、シリコン酸化膜１５の上部から、シリコン
酸化膜１５を貫通するようにイオン注入法によりＮ型不
純物（例えばＡｓ）を導入し、ＳＯＩ層３の表面内に自
己整合的にソース・ドレイン領域７（第２の半導体領
域）を形成する。
ション領域ＰＲおよび通常領域ＯＲにおいて全面的にシ
リコン酸化膜１５（第１のシリコン酸化膜）を形成す
る。そして、シリコン酸化膜１５の上部から、シリコン
酸化膜１５を貫通するようにイオン注入法によりＮ型不
純物（例えばＡｓ）を導入し、ＳＯＩ層３の表面内に自
己整合的にソース・ドレイン領域７（第２の半導体領
域）を形成する。
【００５２】ここで、ゲート電極６および６Ａの下部の
ＳＯＩ層３内、および低ドープドレイン領域４を残した
い部分には不純物が注入されないようにするため、ゲー
ト電極６および６Ａの厚さ、およびシリコン酸化膜１５
の厚さには留意する。例えば、不純物としてヒ素（Ａ
ｓ）を使用する場合は、注入エネルギーが８０ｋｅＶで
あれば、ゲート電極６および６Ａの厚さは２０００オン
グストローム程度、シリコン酸化膜１５の厚さは５００
オングストローム程度とする。
ＳＯＩ層３内、および低ドープドレイン領域４を残した
い部分には不純物が注入されないようにするため、ゲー
ト電極６および６Ａの厚さ、およびシリコン酸化膜１５
の厚さには留意する。例えば、不純物としてヒ素（Ａ
ｓ）を使用する場合は、注入エネルギーが８０ｋｅＶで
あれば、ゲート電極６および６Ａの厚さは２０００オン
グストローム程度、シリコン酸化膜１５の厚さは５００
オングストローム程度とする。
【００５３】なお、上記厚さにおいては、フッ化ボロン
（ＢＦ2）を不純物として使用する場合（Ｐ型ＭＯＳト
ランジスタを形成する場合）は、その注入エネルギーは
６０ｋｅＶ程度とする。
（ＢＦ2）を不純物として使用する場合（Ｐ型ＭＯＳト
ランジスタを形成する場合）は、その注入エネルギーは
６０ｋｅＶ程度とする。
【００５４】このようにシリコン酸化膜１５を介してイ
オン注入を行うことにより、ＳＯＩ層３の表面に注入に
よるダメージが与えられることが防止される。
オン注入を行うことにより、ＳＯＩ層３の表面に注入に
よるダメージが与えられることが防止される。
【００５５】次に、図１０に示すようにドライエッチン
グによりシリコン酸化膜１５を所定の厚さになるまで除
去する。この場合、シリコン酸化膜１５はＳＯＩ層３上
で２００オングストローム程度の厚さとなるようにす
る。この工程により、ゲート電極６Ａおよびゲート酸化
膜５Ａの両側面にはサイドウォール酸化膜２１Ａが形成
され、ゲート電極６およびゲート酸化膜５の両側面には
サイドウォール酸化膜２１が形成されることになる。な
お、ゲート電極５および５Ａの上面にはシリコン酸化膜
１５が２００オングストロームの厚さで残ることにな
る。
グによりシリコン酸化膜１５を所定の厚さになるまで除
去する。この場合、シリコン酸化膜１５はＳＯＩ層３上
で２００オングストローム程度の厚さとなるようにす
る。この工程により、ゲート電極６Ａおよびゲート酸化
膜５Ａの両側面にはサイドウォール酸化膜２１Ａが形成
され、ゲート電極６およびゲート酸化膜５の両側面には
サイドウォール酸化膜２１が形成されることになる。な
お、ゲート電極５および５Ａの上面にはシリコン酸化膜
１５が２００オングストロームの厚さで残ることにな
る。
【００５６】次に、図１１に示す工程において、全面的
にシリコン酸化膜１６（第２のシリコン酸化膜）を形成
し、プロテクション領域ＰＲにおけるシリコン酸化膜１
５の所定部分に選択的にレジストマスクＲ２を形成す
る。なお、シリコン酸化膜１６の厚さは、例えば１００
０オングストローム程度とする。
にシリコン酸化膜１６（第２のシリコン酸化膜）を形成
し、プロテクション領域ＰＲにおけるシリコン酸化膜１
５の所定部分に選択的にレジストマスクＲ２を形成す
る。なお、シリコン酸化膜１６の厚さは、例えば１００
０オングストローム程度とする。
【００５７】レジストマスクＲ２は、シリコン酸化膜１
６をシリサイドプロテクション膜として残したい部分を
覆うように形成され、図１１においては、ゲート電極６
の上部からゲート電極６の近傍のソース・ドレイン領域
７の上部にかけて形成される。
６をシリサイドプロテクション膜として残したい部分を
覆うように形成され、図１１においては、ゲート電極６
の上部からゲート電極６の近傍のソース・ドレイン領域
７の上部にかけて形成される。
【００５８】次に、図１２に示す工程において、ドライ
エッチングによりレジストマスクＲ２に覆われた部分以
外のシリコン酸化膜１６およびその下部のシリコン酸化
膜１５を除去する。この工程により、ゲート電極６の上
部からゲート電極６の近傍のソース・ドレイン領域７の
上部にかけては、シリサイドプロテクション膜１７が形
成され、ゲート電極６Ａおよびゲート酸化膜５Ａの両側
面にはサイドウォール酸化膜２２が形成されることにな
る。
エッチングによりレジストマスクＲ２に覆われた部分以
外のシリコン酸化膜１６およびその下部のシリコン酸化
膜１５を除去する。この工程により、ゲート電極６の上
部からゲート電極６の近傍のソース・ドレイン領域７の
上部にかけては、シリサイドプロテクション膜１７が形
成され、ゲート電極６Ａおよびゲート酸化膜５Ａの両側
面にはサイドウォール酸化膜２２が形成されることにな
る。
【００５９】次に、レジストマスクＲ２を除去した後、
図１３に示す工程において、サリサイド技術によりソー
ス・ドレイン領域７の露出表面上およびゲート電極６Ａ
の露出表面上にのみシリサイド膜１２、例えばコバルト
シリサイドを自己整合的に形成することで、半導体装置
２００が得られることになる。なお、シリサイド膜１２
の形成方法については実施の形態１と同様であるので重
複する説明は省略する。
図１３に示す工程において、サリサイド技術によりソー
ス・ドレイン領域７の露出表面上およびゲート電極６Ａ
の露出表面上にのみシリサイド膜１２、例えばコバルト
シリサイドを自己整合的に形成することで、半導体装置
２００が得られることになる。なお、シリサイド膜１２
の形成方法については実施の形態１と同様であるので重
複する説明は省略する。
【００６０】以上の説明においては、図９に示す工程に
おいて、シリコン酸化膜１５の上部からイオン注入を行
い、ソース・ドレイン領域７を形成する例について示し
たが、ソース・ドレイン注入は図１０に示す工程におい
て行っても良い。
おいて、シリコン酸化膜１５の上部からイオン注入を行
い、ソース・ドレイン領域７を形成する例について示し
たが、ソース・ドレイン注入は図１０に示す工程におい
て行っても良い。
【００６１】すなわち、ドライエッチングによりシリコ
ン酸化膜１５を所定の厚さになるまで除去した後に、薄
くなったシリコン酸化膜１５を貫通するようにソース・
ドレイン注入を行っても良い。この場合、ゲート電極６
Ａおよびゲート酸化膜５Ａの両側面にはサイドウォール
酸化膜１１Ａが形成され、ゲート電極６およびゲート酸
化膜５の両側面にはサイドウォール酸化膜１１が形成さ
れているので、サイドウォール酸化膜１１および１１Ａ
の下部にはＮ型不純物が追加注入されることはなく、低
ドープドレイン領域４が残されることになる。
ン酸化膜１５を所定の厚さになるまで除去した後に、薄
くなったシリコン酸化膜１５を貫通するようにソース・
ドレイン注入を行っても良い。この場合、ゲート電極６
Ａおよびゲート酸化膜５Ａの両側面にはサイドウォール
酸化膜１１Ａが形成され、ゲート電極６およびゲート酸
化膜５の両側面にはサイドウォール酸化膜１１が形成さ
れているので、サイドウォール酸化膜１１および１１Ａ
の下部にはＮ型不純物が追加注入されることはなく、低
ドープドレイン領域４が残されることになる。
【００６２】なお、シリコン酸化膜１５は２００オング
ストローム程度であるので、不純物としてヒ素（Ａｓ）
を使用する場合は、注入エネルギーは４０〜５０ｋｅＶ
程度で良い。また、このようにシリコン酸化膜１５が薄
い場合であっても、注入によるダメージがＳＯＩ層３の
表面に与えられるのを防止する効果は有している。
ストローム程度であるので、不純物としてヒ素（Ａｓ）
を使用する場合は、注入エネルギーは４０〜５０ｋｅＶ
程度で良い。また、このようにシリコン酸化膜１５が薄
い場合であっても、注入によるダメージがＳＯＩ層３の
表面に与えられるのを防止する効果は有している。
【００６３】＜Ｂ−２．特徴的作用効果＞以上説明した
ように、本発明に係る実施の形態２においては、低ドー
プドレイン領域４を残すためのシリコン酸化膜１５と、
シリサイドプロテクション膜１７とは別工程で形成され
ることになるが、ＳＯＩ層３の表面がエッチングを受け
る回数は１回で済むので、ＳＯＩ層３の表面がオーバー
エッチングにより削られる回数が低減し、ＳＯＩ層３の
厚さが過度に減少することが防止されるので、シリサイ
ド工程においてＳＯＩ層３が全てシリサイド膜になる可
能性が低減する。従って、シリサイド膜１２が剥離して
導電性のダストとなるような減少が防止され、導電性の
ダストの存在により半導体装置の動作特性が劣化するこ
とが防止され、またシリサイド膜１２の剥離に起因する
半導体装置としての機能の低下を防止できる。また、シ
リコン酸化膜１５を介してソース・ドレイン注入を行う
ことにより、ＳＯＩ層３の表面に注入によるダメージが
与えられることが防止される。
ように、本発明に係る実施の形態２においては、低ドー
プドレイン領域４を残すためのシリコン酸化膜１５と、
シリサイドプロテクション膜１７とは別工程で形成され
ることになるが、ＳＯＩ層３の表面がエッチングを受け
る回数は１回で済むので、ＳＯＩ層３の表面がオーバー
エッチングにより削られる回数が低減し、ＳＯＩ層３の
厚さが過度に減少することが防止されるので、シリサイ
ド工程においてＳＯＩ層３が全てシリサイド膜になる可
能性が低減する。従って、シリサイド膜１２が剥離して
導電性のダストとなるような減少が防止され、導電性の
ダストの存在により半導体装置の動作特性が劣化するこ
とが防止され、またシリサイド膜１２の剥離に起因する
半導体装置としての機能の低下を防止できる。また、シ
リコン酸化膜１５を介してソース・ドレイン注入を行う
ことにより、ＳＯＩ層３の表面に注入によるダメージが
与えられることが防止される。
【００６４】また、低ドープドレイン領域４を残すため
のシリコン酸化膜１５とシリサイドプロテクション膜１
７とを別工程で形成するので、両者の厚みを異なったも
のにしたい場合に適している。例えば、ＭＯＳトランジ
スタのソース・ドレイン耐圧をはじめとする電気特性を
調整するために、低ドープドレイン領域４の平面方向の
長さを調整する必要があるが、その長さを得るためには
シリコン酸化膜１５の厚さをシリサイドプロテクション
膜１７に要求される厚さよりも薄くしなければならない
が、本願発明はこのような場合に適している。
のシリコン酸化膜１５とシリサイドプロテクション膜１
７とを別工程で形成するので、両者の厚みを異なったも
のにしたい場合に適している。例えば、ＭＯＳトランジ
スタのソース・ドレイン耐圧をはじめとする電気特性を
調整するために、低ドープドレイン領域４の平面方向の
長さを調整する必要があるが、その長さを得るためには
シリコン酸化膜１５の厚さをシリサイドプロテクション
膜１７に要求される厚さよりも薄くしなければならない
が、本願発明はこのような場合に適している。
【００６５】なお、サイドウォール酸化膜２１および２
１Ａ形成後にソース・ドレイン注入を行う場合には、サ
イドウォール酸化膜２１および２１Ａの厚さを調整する
ことで低ドープドレイン領域４の平面方向の長さを調整
することができる。
１Ａ形成後にソース・ドレイン注入を行う場合には、サ
イドウォール酸化膜２１および２１Ａの厚さを調整する
ことで低ドープドレイン領域４の平面方向の長さを調整
することができる。
【００６６】＜Ｂ−３．変形例＞以上説明した本発明に
係る実施の形態２においては、図１１に示す工程でプロ
テクション領域ＰＲにおけるシリコン酸化膜１６の所定
部分に選択的にレジストマスクＲ２を形成した後、図１
２に示す工程において、ドライエッチングによりレジス
トマスクＲ２に覆われた部分以外のシリコン酸化膜１６
を除去する例を示した。しかし、ＳＯＩ層３の表面のオ
ーバーエッチングを防止するという観点から、以下のよ
うな方法を採ることもできる。
係る実施の形態２においては、図１１に示す工程でプロ
テクション領域ＰＲにおけるシリコン酸化膜１６の所定
部分に選択的にレジストマスクＲ２を形成した後、図１
２に示す工程において、ドライエッチングによりレジス
トマスクＲ２に覆われた部分以外のシリコン酸化膜１６
を除去する例を示した。しかし、ＳＯＩ層３の表面のオ
ーバーエッチングを防止するという観点から、以下のよ
うな方法を採ることもできる。
【００６７】すなわち、図１１に示す工程に続いて、図
１４に示すようにドライエッチングによりレジストマス
クＲ２に覆われた部分以外のシリコン酸化膜１６を所定
の厚さになるまで除去する。この場合、シリコン酸化膜
１６はシリコン酸化膜１５上で２００オングストローム
程度の厚さとなるようにする。
１４に示すようにドライエッチングによりレジストマス
クＲ２に覆われた部分以外のシリコン酸化膜１６を所定
の厚さになるまで除去する。この場合、シリコン酸化膜
１６はシリコン酸化膜１５上で２００オングストローム
程度の厚さとなるようにする。
【００６８】次に、図１５に示す工程において、ウエッ
トエッチングによりシリコン酸化膜１６および１５を完
全に除去する。ウエットエッチングはシリコンに対する
選択比が高いので、ＳＯＩ層３の表面がオーバーエッチ
ングされる割合が小さく、ＳＯＩ層３の厚さが過度に減
少することがさらに防止されるので、シリサイド工程に
おいてＳＯＩ層３が全てシリサイド膜になる可能性がさ
らに低減することになる。
トエッチングによりシリコン酸化膜１６および１５を完
全に除去する。ウエットエッチングはシリコンに対する
選択比が高いので、ＳＯＩ層３の表面がオーバーエッチ
ングされる割合が小さく、ＳＯＩ層３の厚さが過度に減
少することがさらに防止されるので、シリサイド工程に
おいてＳＯＩ層３が全てシリサイド膜になる可能性がさ
らに低減することになる。
【００６９】なお、ウエットエッチングは等方的である
ので、レジストマスクＲ２に覆われていない部分、すな
わちシリサイドプロテクション膜１７の端縁部１７１お
よびシリコン酸化膜１５の端縁部１５１が若干除去され
ることになり、当該端縁部１７１および１５１の表面形
状が、垂直断面方向になだらかに傾斜した形状となる。
これは、通常領域ＯＲのＭＯＳトランジスタにおけるサ
イドウォール酸化膜２２の表面形状においても同様であ
り、本変形例を適用した場合の特徴であると言える。
ので、レジストマスクＲ２に覆われていない部分、すな
わちシリサイドプロテクション膜１７の端縁部１７１お
よびシリコン酸化膜１５の端縁部１５１が若干除去され
ることになり、当該端縁部１７１および１５１の表面形
状が、垂直断面方向になだらかに傾斜した形状となる。
これは、通常領域ＯＲのＭＯＳトランジスタにおけるサ
イドウォール酸化膜２２の表面形状においても同様であ
り、本変形例を適用した場合の特徴であると言える。
【００７０】なお、以上説明した本発明に係る実施の形
態１および２においては、ＳＯＩ基板上にＭＯＳトラン
ジスタを形成する例についてのみ説明したが、本願発明
はバルクシリコン基板上にＭＯＳトランジスタを形成す
る場合に適用しても良いことは言うまでもない。
態１および２においては、ＳＯＩ基板上にＭＯＳトラン
ジスタを形成する例についてのみ説明したが、本願発明
はバルクシリコン基板上にＭＯＳトランジスタを形成す
る場合に適用しても良いことは言うまでもない。
【００７１】
【発明の効果】本発明に係る請求項１記載の半導体装置
の製造方法によれば、シリサイドプロテクション膜およ
び第１の半導体領域を残して低ドープドレイン領域とす
るための酸化膜を、両者に共通するように形成された酸
化膜に１回のエッチング工程を施すことで形成し、ソー
ス・ドレイン領域となる第２の半導体領域を酸化膜を介
してのイオン注入により形成するので、製造工程を簡略
化して製造コストの低減を図ることができるとともに、
半導体基板の表面がオーバーエッチングにより削られる
回数が低減する。従って、シリサイドプロテクション膜
およびサイドウォール酸化膜の端縁部近傍の半導体基板
表面内に存在する第２の半導体領域の厚さが過度に減少
することが防止されるので、第２の半導体領域の厚さの
減少に起因する不具合の発生を防止した半導体装置が得
られる。また、酸化膜を介して不純物注入を行うことに
より、半導体基板の表面に注入によるダメージが与えら
れることが防止される。
の製造方法によれば、シリサイドプロテクション膜およ
び第１の半導体領域を残して低ドープドレイン領域とす
るための酸化膜を、両者に共通するように形成された酸
化膜に１回のエッチング工程を施すことで形成し、ソー
ス・ドレイン領域となる第２の半導体領域を酸化膜を介
してのイオン注入により形成するので、製造工程を簡略
化して製造コストの低減を図ることができるとともに、
半導体基板の表面がオーバーエッチングにより削られる
回数が低減する。従って、シリサイドプロテクション膜
およびサイドウォール酸化膜の端縁部近傍の半導体基板
表面内に存在する第２の半導体領域の厚さが過度に減少
することが防止されるので、第２の半導体領域の厚さの
減少に起因する不具合の発生を防止した半導体装置が得
られる。また、酸化膜を介して不純物注入を行うことに
より、半導体基板の表面に注入によるダメージが与えら
れることが防止される。
【００７２】本発明に係る請求項２記載の半導体装置の
製造方法によれば、半導体基板材料に対する選択比が高
いウエットエッチングにより、厚みが薄くなった酸化膜
を除去するので、半導体基板の表面がオーバーエッチン
グされる割合が小さく、シリサイドプロテクション膜お
よびサイドウォール酸化膜の端縁部近傍の半導体基板表
面内に存在する第２の半導体領域の厚さが過度に減少す
ることがさらに防止される。
製造方法によれば、半導体基板材料に対する選択比が高
いウエットエッチングにより、厚みが薄くなった酸化膜
を除去するので、半導体基板の表面がオーバーエッチン
グされる割合が小さく、シリサイドプロテクション膜お
よびサイドウォール酸化膜の端縁部近傍の半導体基板表
面内に存在する第２の半導体領域の厚さが過度に減少す
ることがさらに防止される。
【００７３】本発明に係る請求項３載の半導体装置の製
造方法によれば、第１の半導体領域を残して低ドープド
レイン領域とするための第１の酸化膜と、シリサイドプ
ロテクション膜とは別工程で形成されることになるが、
半導体基板の表面がエッチングを受ける回数は１回で済
むので、半導体基板の表面がオーバーエッチングにより
削られる回数が低減し、半導体基板の厚さが過度に減少
することが防止される。従って、シリサイドプロテクシ
ョン膜および第１および第２のサイドウォール酸化膜の
端縁部近傍の半導体基板表面内に存在する第２の半導体
領域の厚さが過度に減少することが防止されるので、第
２の半導体領域の厚さの減少に起因する不具合の発生を
防止した半導体装置が得られる。また、第１の酸化膜を
介して不純物注入を行うことにより、半導体基板の表面
に注入によるダメージが与えられることが防止される。
また、第１の半導体領域を残して低ドープドレイン領域
とするための第１の酸化膜と、シリサイドプロテクショ
ン膜とを別工程で形成するので、両者の厚みが異なった
半導体装置に適した製造方法を得ることができる。
造方法によれば、第１の半導体領域を残して低ドープド
レイン領域とするための第１の酸化膜と、シリサイドプ
ロテクション膜とは別工程で形成されることになるが、
半導体基板の表面がエッチングを受ける回数は１回で済
むので、半導体基板の表面がオーバーエッチングにより
削られる回数が低減し、半導体基板の厚さが過度に減少
することが防止される。従って、シリサイドプロテクシ
ョン膜および第１および第２のサイドウォール酸化膜の
端縁部近傍の半導体基板表面内に存在する第２の半導体
領域の厚さが過度に減少することが防止されるので、第
２の半導体領域の厚さの減少に起因する不具合の発生を
防止した半導体装置が得られる。また、第１の酸化膜を
介して不純物注入を行うことにより、半導体基板の表面
に注入によるダメージが与えられることが防止される。
また、第１の半導体領域を残して低ドープドレイン領域
とするための第１の酸化膜と、シリサイドプロテクショ
ン膜とを別工程で形成するので、両者の厚みが異なった
半導体装置に適した製造方法を得ることができる。
【００７４】本発明に係る請求項４載の半導体装置の製
造方法によれば、第１および第２のゲート電極の側面に
形成された第１の酸化膜の下部に位置する第１の半導体
領域には第１導電型の不純物イオンは注入されないので
低ドープドレイン領域となり、それ以外の第１の半導体
領域には第１導電型の不純物イオンが追加注入されてソ
ース・ドレイン領域となる。
造方法によれば、第１および第２のゲート電極の側面に
形成された第１の酸化膜の下部に位置する第１の半導体
領域には第１導電型の不純物イオンは注入されないので
低ドープドレイン領域となり、それ以外の第１の半導体
領域には第１導電型の不純物イオンが追加注入されてソ
ース・ドレイン領域となる。
【００７５】本発明に係る請求項５載の半導体装置の製
造方法によれば、第１および第２のサイドウォール酸化
膜の下部に位置する第１の半導体領域には第１導電型の
不純物イオンは注入されないので低ドープドレイン領域
となり、それ以外の第１の半導体領域には第１導電型の
不純物イオンが追加注入されてソース・ドレイン領域と
なる。また、第１導電型の不純物イオンを厚みが薄くな
った第１の酸化膜を介して第１の半導体領域に注入する
ので、注入エネルギーは低くて済む。
造方法によれば、第１および第２のサイドウォール酸化
膜の下部に位置する第１の半導体領域には第１導電型の
不純物イオンは注入されないので低ドープドレイン領域
となり、それ以外の第１の半導体領域には第１導電型の
不純物イオンが追加注入されてソース・ドレイン領域と
なる。また、第１導電型の不純物イオンを厚みが薄くな
った第１の酸化膜を介して第１の半導体領域に注入する
ので、注入エネルギーは低くて済む。
【００７６】本発明に係る請求項６載の半導体装置の製
造方法によれば、半導体基板材料に対する選択比が高い
ウエットエッチングにより、厚みが薄くなった第２の酸
化膜およびその下部の厚みが薄くなった第１の酸化膜を
除去するので、半導体基板の表面がオーバーエッチング
される割合が小さく、シリサイドプロテクション膜およ
びサイドウォール酸化膜の端縁部近傍の半導体基板表面
内に存在する第２の半導体領域の厚さが過度に減少する
ことがさらに防止される。
造方法によれば、半導体基板材料に対する選択比が高い
ウエットエッチングにより、厚みが薄くなった第２の酸
化膜およびその下部の厚みが薄くなった第１の酸化膜を
除去するので、半導体基板の表面がオーバーエッチング
される割合が小さく、シリサイドプロテクション膜およ
びサイドウォール酸化膜の端縁部近傍の半導体基板表面
内に存在する第２の半導体領域の厚さが過度に減少する
ことがさらに防止される。
【００７７】本発明に係る請求項７載の半導体装置の製
造方法によれば、ＳＯＩ基板上に第１および第２のＭＯ
Ｓトランジスタを備えた半導体装置においては、ＳＯＩ
層の厚さが過度に減少することが防止されるので、シリ
サイド工程においてＳＯＩ層が全てシリサイド膜になる
可能性が低減する。従って、シリサイド膜が剥離して導
電性のダストとなるような現象が防止されるので、導電
性のダストの存在により半導体装置の動作特性が劣化す
ることが防止され、またシリサイド膜の剥離に起因する
半導体装置としての機能の低下を防止できる。
造方法によれば、ＳＯＩ基板上に第１および第２のＭＯ
Ｓトランジスタを備えた半導体装置においては、ＳＯＩ
層の厚さが過度に減少することが防止されるので、シリ
サイド工程においてＳＯＩ層が全てシリサイド膜になる
可能性が低減する。従って、シリサイド膜が剥離して導
電性のダストとなるような現象が防止されるので、導電
性のダストの存在により半導体装置の動作特性が劣化す
ることが防止され、またシリサイド膜の剥離に起因する
半導体装置としての機能の低下を防止できる。
【図１】 本発明に係る実施の形態１の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造方法の変形例を示す図である。
造方法の変形例を示す図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造方法の変形例を示す図である。
造方法の変形例を示す図である。
【図８】 本発明に係る実施の形態２の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図９】 本発明に係る実施の形態２の半導体装置の製
造方法を示す図である。
造方法を示す図である。
【図１０】 本発明に係る実施の形態２の半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図１１】 本発明に係る実施の形態２の半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図１２】 本発明に係る実施の形態２の半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図１３】 本発明に係る実施の形態２の半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図１４】 本発明に係る実施の形態２の半導体装置の
製造方法の変形例を示す図である。
製造方法の変形例を示す図である。
【図１５】 本発明に係る実施の形態２の半導体装置の
製造方法の変形例を示す図である。
製造方法の変形例を示す図である。
【図１６】 ＭＯＳトランジスタの製造におけるサリサ
イド工程を説明する図である。
イド工程を説明する図である。
【図１７】 ＭＯＳトランジスタの製造におけるサリサ
イド工程を説明する図である。
イド工程を説明する図である。
【図１８】 シリサイドプロテクション膜の用途を説明
する図である。
する図である。
【図１９】 シリサイド膜の問題点を説明する図であ
る。
る。
【図２０】 シリサイド膜の問題点を説明する図であ
る。
る。
【図２１】 シリサイドプロテクション膜の動作を説明
する平面図である。
する平面図である。
【図２２】 シリサイドプロテクション膜の動作を説明
する平面図である。
する平面図である。
【図２３】 シリサイドプロテクション膜の問題点を説
明する図である。
明する図である。
５，５Ａ ゲート酸化膜、６，６Ａ ゲート電極、８，
１５，１６ シリコン酸化膜、９，１７ シリサイドプ
ロテクション膜、Ｒ１，Ｒ２ レジストマスク、１１
Ａ，２１，２１Ａ サイドウォール酸化膜。
１５，１６ シリコン酸化膜、９，１７ シリサイドプ
ロテクション膜、Ｒ１，Ｒ２ レジストマスク、１１
Ａ，２１，２１Ａ サイドウォール酸化膜。
Claims (7)
- 【請求項１】 半導体基板上に形成された第１および第
２のＭＯＳトランジスタを備え、前記第１のＭＯＳトラ
ンジスタにおいてシリサイド膜の形成を望まない部分に
はシリサイドプロテクション膜が形成された半導体装置
の製造方法であって、 (ａ)前記半導体基板の主面上の前記第１および第２のＭ
ＯＳトランジスタが形成される領域に、それぞれ第１お
よび第２のゲート酸化膜、第１および第２のゲート電極
を順に積層して形成する工程と、 (ｂ)前記第１および第２のゲート電極をマスクとして、
前記半導体基板に第１導電型の不純物イオンを注入し、
前記第１および第２のゲート電極の側面外方の前記半導
体基板の表面内に、自己整合的に比較的低濃度の第１導
電型の第１の半導体領域をそれぞれ形成する工程と、 (ｃ)前記第１および第２のゲート電極および前記半導体
基板の表面を覆うように酸化膜を形成する工程と、 (ｄ)前記第１および第２のゲート電極と、該第１および
第２のゲート電極の側面に形成された前記酸化膜とをマ
スクとして、前記酸化膜の上部から第１導電型の不純物
イオンを注入し、前記第１の半導体領域を含む前記半導
体基板の表面内に自己整合的に比較的高濃度の第１導電
型の第２の半導体領域を形成する工程と、 (ｅ)前記第１のゲート電極の上部から該第１のゲート電
極の側面外方近傍の前記酸化膜の上部に渡るように選択
的にレジストマスクを形成する工程と、 (ｆ)前記レジストマスクに覆われない前記酸化膜をエッ
チングし、前記レジストマスクの下部の前記酸化膜を前
記シリサイドプロテクション膜として残し、前記第２の
ゲート電極および前記第２のゲート酸化膜の側面の前記
酸化膜をサイドウォール酸化膜として残す工程と、を備
える半導体装置の製造方法。 - 【請求項２】 前記工程(ｆ)は、 (ｆ−１)前記レジストマスクに覆われない前記酸化膜の
厚みを異方性ドライエッチング法により薄くする工程
と、 (ｆ−２)厚みが薄くなった前記酸化膜をウエットエッチ
ング法により除去する工程と、を備える請求項１記載の
半導体装置の製造方法。 - 【請求項３】 半導体基板上に形成された第１および第
２のＭＯＳトランジスタを備え、前記第１のＭＯＳトラ
ンジスタにおいてシリサイド膜の形成を望まない部分に
はシリサイドプロテクション膜が形成された半導体装置
の製造方法であって、 (ａ)前記半導体基板の主面上の前記第１および第２のＭ
ＯＳトランジスタが形成される領域に、それぞれ第１お
よび第２のゲート酸化膜、第１および第２のゲート電極
を順に積層して形成する工程と、 (ｂ)前記第１および第２のゲート電極をマスクとして、
前記半導体基板に第１導電型の不純物イオンを注入し、
前記第１および第２のゲート電極の側面外方の前記半導
体基板の表面内に、自己整合的に比較的低濃度の第１導
電型の第１の半導体領域をそれぞれ形成する工程と、 (ｃ)前記第１および第２のゲート電極および前記半導体
基板の表面を覆うように第１の酸化膜を形成する工程
と、 (ｄ)前記第１の酸化膜の厚みを異方性ドライエッチング
法により薄くし、前記第１のゲート電極および前記第１
のゲート酸化膜の側面に第１のサイドウォール酸化膜
を、前記第２のゲート電極および前記第２のゲート酸化
膜の側面に第２のサイドウォール酸化膜を形成する工程
と、 (ｅ)前記工程(ｄ)の前または後に、前記第１の酸化膜の
上部から第１導電型の不純物イオンを注入し、前記第１
の半導体領域を含む前記半導体基板の表面内に自己整合
的に比較的高濃度の第１導電型の第２の半導体領域を形
成する工程と、(ｆ)厚みが薄くなった前記第１の酸化膜
の上部に第２の酸化膜を形成する工程と、 (ｇ)前記第１のゲート電極の上部から該第１のゲート電
極の側面外方近傍の前記第２の酸化膜の上部に渡るよう
に選択的にレジストマスクを形成する工程と、 (ｈ)前記レジストマスクに覆われない前記第２の酸化膜
およびその下部の厚みが薄くなった前記第１の酸化膜を
エッチングにより除去し、前記レジストマスクの下部の
前記第２の酸化膜を前記シリサイドプロテクション膜と
する工程と、を備える半導体装置の製造方法。 - 【請求項４】 前記工程(ｅ)は、前記工程(ｄ)の前に行
われ、かつ、 前記第１および第２のゲート電極と、該第１および第２
のゲート電極の側面に形成された前記第１の酸化膜とを
マスクとして第１導電型の不純物イオンを注入する工程
を備える、請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記工程(ｅ)は、前記工程(ｄ)の後に行
われ、かつ、 前記第１および第２のゲート電極と、前記第１および第
２のサイドウォール酸化膜とをマスクとして第１導電型
の不純物イオンを注入する工程を備える、請求項３記載
の半導体装置の製造方法。 - 【請求項６】 前記工程(ｈ)は、 (ｈ−１)少なくとも前記レジストマスクに覆われない前
記第２の酸化膜の厚みを異方性ドライエッチング法によ
り薄くする工程と、 (ｆ−２)厚みが薄くなった前記第２の酸化膜およびその
下部の厚みが薄くなった前記第１の酸化膜をウエットエ
ッチング法により除去する工程と、を備える請求項３記
載の半導体装置の製造方法。 - 【請求項７】 前記半導体基板は、絶縁性基板の上に形
成されたＳＯＩ層を備えたＳＯＩ基板である請求項１ま
たは請求項３記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226289A JPH1168103A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
| TW086117174A TW371789B (en) | 1997-08-22 | 1997-11-18 | Method for fabricating a semiconductor device |
| KR1019970071900A KR100261646B1 (ko) | 1997-08-22 | 1997-12-22 | 반도체 장치의 제조 방법 |
| US09/030,956 US6008077A (en) | 1997-08-22 | 1998-02-26 | Method for fabricating semiconductor device |
| DE19819438A DE19819438C2 (de) | 1997-08-22 | 1998-04-30 | Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Silizid-Schutzschicht |
| FR9805533A FR2767603B1 (fr) | 1997-08-22 | 1998-04-30 | Procede de fabrication d'un dispositif a semiconducteur sur un substrat semiconducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226289A JPH1168103A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168103A true JPH1168103A (ja) | 1999-03-09 |
Family
ID=16842888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9226289A Pending JPH1168103A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6008077A (ja) |
| JP (1) | JPH1168103A (ja) |
| KR (1) | KR100261646B1 (ja) |
| DE (1) | DE19819438C2 (ja) |
| FR (1) | FR2767603B1 (ja) |
| TW (1) | TW371789B (ja) |
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| KR100734704B1 (ko) * | 2001-02-07 | 2007-07-02 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의 제조방법 |
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