KR20030052814A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 반도체 기판의 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극의 표면 상에 스페이서를 위한 산화막을 적층한다. 이어서, 상기 산화막을 건식 식각하여 대략적인 스페이서를 형성한다. 이때, 상기 반도체 기판의 액티브영역 상에 상기 산화막의 일부 두께로 남겨 둔다. 그런 다음, 상기 산화막을 습식 식각하여 상기 액티브영역의 표면을 노출시킨다. 따라서, 상기 게이트 전극의 측벽에 스페이서가 완성된다.
따라서, 본 발명은 게이트 전극의 스페이서를 형성할 때 상기 액티브영역의 표면에 식각 손상을 최소화할 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 게이트 전극의 측벽에 스페이서를 형성하면서도 액티브영역의 식각 손상을 최소화하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 제조공정에서는 회로의 양호한 동작 성능과 고 집적도를 얻기 위해 반도체소자의 제조기술이 서브 미크론 단위로 미세화되고 있다. 상기 반도체소자의 축소는 수평 크기의 축소와 이에 비례하는 수직 크기의 축소가 함께 진행되어야만 반도체소자의 특성의 균형을 이룰 수가 있다. 이러한 점을 고려하지 않은 상태에서 반도체소자의 크기를 축소시키면, 소오스 및 드레인간의 채널 길이가 축소됨으로써 원하지 않는 반도체소자의 특성 변화가 나타난다. 그 대표적인 특성 변화가 숏 채널 효과(Short Channel Effect)이다.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소오스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어 NMOS 트랜지스터의 경우, 소오스에서 주입되는 전자가 드레인의 높은 전위 변동(Potentioal Gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(Hot Carrier)가 발생하기 쉬운 취약한 구조가 된다. 따라서, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다. 상기 LDD 구조의 트랜지스터는 저농도(n_) 영역이 채널과 고농도(n+) 드레인/소오스 사이에 위치하며 상기 저농도(n_) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고 집적도의 반도체소자의 제조기술이 연구되면서 LDD구조의 MOSFET를 제조하는 여러 가지 기술이 제안되기 시작하였다. 이 중에서 게이트전극의 측벽에 스페이서(Spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.
종래의 반도체소자의 제조방법에서는 도 1에 도시된 바와 같이, 먼저, 예를 들어 제 1 도전형인 p형 반도체 기판(10)의 액티브영역간의 전기적 절연을 위해 상기 반도체 기판(10)의 필드영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정에 의해 아이솔레이션층(11)을 형성시키고, 상기 액티브영역 상에 게이트 절연막(13), 예를 들어 산화막을 열산화공정에 의해 성장시킨다.
그런 다음, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층을 저압 화학기상증착공정에 의해 적층시킨 후 사진식각공정을 이용하여 일정 간격을 두고 이격하여 배치되는 게이트 전극(15)의 패턴을 형성시킨다. 물론, 상기 게이트 전극(15)은 다결정 실리콘층의 단일층으로 구성될 수 있을 뿐만 아니라 상기 다결정 실리콘층과 그 위의 실리사이드층으로 구성되는 것도 가능하다.
이어서, LDD구조를 위한 저농도(n_) 영역을 형성하기 위해 상기 액티브영역의 반도체 기판(10)에 인(p)과 같은 제 2 도전형의 불순물을 저농도(n_) 이온주입시킨다. 이때, 상기 게이트 전극(15)도 상기 인과 같은 불순물에 의해 저농도(n_) 이온주입된다.
도 2에 도시된 바와 같이, 상기 게이트 전극(15)의 형성이 완료되고 나면, 상기 게이트 전극(15)과 상기 게이트 절연막(13) 상에 도 4의 스페이서(20)를 위한 산화막(21)을 200Å 정도의 얇은 두께로 적층한다. 이때, 상기 산화막(21)은 오존-TEOS(Tetra Ethyl Ortho Silicate) 화학기상증착공정이나 플라즈마 화학기상증착공정에 의해 형성된다. 이어서, 상기 산화막(21) 상에 저압 화학기상증착공정에 의해 상기 스페이서(20)를 위한 질화막(23)을 800Å∼1000Å의 두께로 적층한다.
도 3에 도시된 바와 같이, 상기 질화막(23)의 적층이 완료되고 나면, 상기 에치백공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정을 이용하여 상기 게이트 전극(15) 및 상기 소오스/드레인을 위한 영역의 반도체 기판(10) 상의 산화막(21)이 노출될 때까지 상기 질화막(23)을 건식 식각한다. 이때, 상기 게이트 전극(15)의 측벽에 상기 질화막(27)이 남게 된다.
도 4에 도시된 바와 같이, 이어서, 건식 에칭공정을 이용하여 상기 게이트 전극(15) 및 상기 소오스/드레인을 위한 영역의 반도체 기판(10)이 노출될 때까지 상기 산화막(21)을 건식 식각한다. 따라서, 상기 질화막(27)에 의해 마스킹된, 상기 게이트 전극(15)의 측벽에 산화막(21)이 남게 된다. 따라서, 상기 질화막(27)과 산화막(29)으로 이루어진 스페이서(20)가 완성된다.
이후, 고농도(n+) 소오스/드레인을 형성하기 위해 상기 스페이서(20)에 의해 마스킹되지 않은 상기 반도체 기판(10)의 액티브영역에 인과 같은 제 2 도전형의 불순물을 고농도(n+) 이온주입시킨다. 이때, 상기 게이트 전극(17)도 상기 인과 같은 불순물에 의해 고농도(n+) 이온주입된다. 따라서, 상기 반도체 기판(10)의 게이트 전극(17)을 사이에 두고 LDD 구조의 소오스/드레인(도시 안됨)이 형성된다.
그런데, 종래에는 상기 질화막(23)의 스페이서를 형성하기 위한 상기 질화막(23)의 건식 식각 때에 상기 질화막(23)의 오버 에칭이 실시된다. 이는 상기 소오스/드레인이 형성될 액티브영역 상의 산화막(21) 상에 있는 질화막(23)을 모두 제거하기 위함이다.
그러나, 상기 산화막(21)이 200Å의 얇은 두께로 이루어지므로 상기 질화막(23)의 오버 에칭 때에 상기 소오스/드레인이 형성될 반도체 기판(10)의 액티브영역에 해당하는, 상기 산화막(21)의 부분(22)이 완전히 식각되고 그 아래의 반도체 기판(10)이 노출되기 쉽다. 그 결과, 상기 소오스/드레인이 형성될 반도체 기판(10)의 액티브영역이 상기 질화막(23)의 오버 에칭에 의해 식각 손상을 받는다. 더욱이, 상기 손상된 액티브영역에 소오스/드레인을 위한 이온주입이 균일하게 이루지기 어려우므로 반도체소자의 특성 불량이 다발한다.
이러한 문제점을 해결하기 위해서는 스페이서를 형성하는데 건식 식각공정이 복잡하게 진행되지 않을 수 없다.
따라서, 본 발명의 목적은 게이트 전극의 스페이서를 형성하기 위한 건식 식각공정에서 반도체 기판의 액티브영역의 식각 손상이 발생하는 것을 최소화하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트 전극의 스페이서의 형성공정을 단순화하도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1 내지 도 4는 종래 기술에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
도 5 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체 기판의 액티브영역 상에 게이트 절연막을 형성하고 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함한 상기 게이트 절연막 상에 스페이서를 위한 절연막을 적층하는 단계;
상기 절연막을 건식 식각함으로써 상기 게이트 전극의 측벽에 상기 절연막의 스페이서를 형성함과 아울러 상기 액티브영역 상에 상기 절연막을 소정 두께로 남기는 단계; 및
상기 남은 절연막을 습식 식각함으로써 상기 액티브영역의 표면을 노출시킴과 아울러 상기 스페이서를 최종적인 형태로 완성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서를 위한 절연막을 800∼1200Å의 두께로 적층할 수 있다.
바람직하게는, 상기 절연막을 200∼300Å의 두께로 남겨 둔다.
바람직하게는, 상기 절연막을 산화막으로 형성한다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 5 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 5를 참조하면, 먼저, 예를 들어 제 1 도전형인 p형 반도체 기판(10)의 액티브영역간의 전기적 절연을 위해 상기 반도체 기판(10)의 필드영역에 샐로우 트렌치 아이솔레이션 공정에 의해 아이솔레이션층(11)을 형성시키고, 상기 액티브영역 상에 게이트 절연막(13), 예를 들어 산화막을 열산화공정에 의해 성장시킨다. 여기서, 상기 아이솔레이션층(11)을 샐로우 트렌치 아이솔레이션 공정 대신에 로코스(LOCOS: Local Oxidation of Silicon) 공정에 의해 형성하는 것도 가능하다.
그런 다음, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층을 저압 화학기상증착공정에 의해 적층시킨 후 사진식각공정을 이용하여 일정 간격을 두고 이격하여 배치되는 게이트 전극(15)의 패턴을 형성시킨다. 물론, 상기 게이트 전극(15)은 다결정 실리콘층의 단일층으로 구성될 수 있을 뿐만 아니라 상기 다결정 실리콘층과 그 위의 실리사이드층으로 구성되는 것도 가능하다.
이어서, LDD구조를 위한 저농도(n_) 영역을 형성하기 위해 상기 액티브영역의 반도체 기판(10)에 인(p)과 같은 제 2 도전형의 불순물을 저농도(n_) 이온주입시킨다. 이때, 상기 게이트 전극(15)도 상기 인과 같은 불순물에 의해 저농도(n_) 이온주입된다.
상기 게이트 전극(15)의 형성이 완료되고 나면, 상기 게이트 전극(15)과 상기 게이트 절연막(13) 상에 도 7의 스페이서(35)를 위한 산화막(31)을 800∼1200Å의 균일한 두께로 적층시킨다. 이때, 상기 산화막(31)은 오존-TEOS 화학기상증착공정이나 플라즈마 화학기상증착공정에 의해 형성된다.
도 6을 참조하면, 상기 산화막(31)의 적층이 완료되고 나면, 상기 산화막(31)을 상기 에치백공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 건식 식각시킨다. 따라서, 상기 게이트 전극(15)의 측벽에 산화막의 스페이서(33)가 형성된다.
이때, 소오스/드레인을 위한 액티브영역 상에 남은 산화막(32)은 200∼300Å의 두께로 유지시키는 것이 바람직하다. 이는 상기 게이트 전극(15)의 측벽에 스페이서를 형성하기 위해 상기 산화막(31)을 건식 식각할 때 상기 액티브영역 상의 산화막(31)의 특정 부분이 완전히 식각되어서 상기 액티브영역의 표면이 식각 손상을 받는 것을 사전에 방지하기 위함이다.
도 7을 참조하면, 상기 스페이서(33)가 형성되고 나면, 상기 스페이서(33)를 상기 액티브영역의 반도체 기판(10)이 노출될 때까지 습식 에칭공정에 의해 식각한다. 따라서, 상기 게이트 전극(15)의 측벽에 최종적인 형태의 스페이서(35)가 완성된다.
여기서, 상기 습식 에칭공정을 사용하는 것은 상기 산화막(32)이 완전히 식각되고 나서 상기 반도체 기판(10)이 노출될 때 상기 습식 에칭공정에 사용된 에칭 용액에 의해 손상되는 것을 최소화할 수 있다.
이후, 통상적인 이온주입공정을 이용하여 상기 반도체기판의 액티브영역에 고농도의 소오스/드레인을 형성한다. 설명의 편의상 본 발명의 이해를 돕기 위해이에 대한 상세한 설명을 생략하기로 한다.
따라서, 본 발명은 게이트 전극의 측벽에 산화막의 스페이서를 형성할 때 액티브영역의 반도체기판의 표면에 식각 손상을 주지 않음으로써 상기 액티브영역에 소오스/드레인을 이온주입을 균일하게 실시할 수가 있고, 나아가 반도체소자의 특성 불량을 방지할 수가 있다. 더욱이, 본 발명은 질화막의 스페이서를 형성하는 공정을 생략할 수 있으므로 스페이서 형성공정을 단순화할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체 기판의 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극의 표면 상에 스페이서를 위한 산화막을 적층한다. 이어서, 상기 산화막을 건식 식각하여 대략적인 스페이서를 형성한다. 이때, 상기 반도체 기판의 액티브영역 상에 상기 산화막의 일부 두께로 남겨 둔다. 그런 다음, 상기 산화막을 습식 식각하여 상기 액티브영역의 표면을 노출시킨다. 따라서, 상기 게이트 전극의 측벽에 최종적인 형태의 스페이서가 완성된다.
따라서, 본 발명은 게이트 전극의 스페이서를 형성할 때 상기 액티브영역의 표면에 식각 손상을 최소화할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (4)
- 반도체 기판의 액티브영역 상에 게이트 절연막을 형성하고 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 상기 게이트 절연막 상에 스페이서를 위한 절연막을 적층하는 단계;상기 절연막을 건식 식각함으로써 상기 게이트 전극의 측벽에 상기 절연막의 스페이서를 형성함과 아울러 상기 액티브영역 상에 상기 절연막을 소정 두께로 남기는 단계; 및상기 남은 절연막을 습식 식각함으로써 상기 액티브영역의 표면을 노출시킴과 아울러 상기 스페이서를 최종적인 형태로 완성시키는 단계를 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서를 위한 절연막을 800∼1200Å의 두께로 적층하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막을 200∼300Å의 두께로 남기는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR1020010082913A KR20030052814A (ko) | 2001-12-21 | 2001-12-21 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010082913A KR20030052814A (ko) | 2001-12-21 | 2001-12-21 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030052814A true KR20030052814A (ko) | 2003-06-27 |
Family
ID=29577556
Family Applications (1)
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|---|---|---|---|
| KR1020010082913A KR20030052814A (ko) | 2001-12-21 | 2001-12-21 | 반도체소자의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20030052814A (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980055976A (ko) * | 1996-12-28 | 1998-09-25 | 김영환 | 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법 |
| KR19980067039A (ko) * | 1997-01-30 | 1998-10-15 | 김광호 | 실리사이드 게이트전극을 구비한 트랜지스터의 제조방법 |
| JPH1168103A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR19990045906A (ko) * | 1999-02-10 | 1999-06-25 | 권용철 | 반사형영화스크린 |
-
2001
- 2001-12-21 KR KR1020010082913A patent/KR20030052814A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980055976A (ko) * | 1996-12-28 | 1998-09-25 | 김영환 | 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법 |
| KR19980067039A (ko) * | 1997-01-30 | 1998-10-15 | 김광호 | 실리사이드 게이트전극을 구비한 트랜지스터의 제조방법 |
| JPH1168103A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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