KR20050070627A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터 형성에 있어, 스페이서와 기판의 경계 부분에서 발생 가능한 전위 현상을 미연에 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면에 LDD 구조를 위한 저농도 불순물 이온을 주입하는 단계;와, 상기 기판 전면에 적어도 2개층 이상의 절연막을 적층시킨 다음 선택적으로 패터닝하여 상기 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 스페이서를 구성하는 절연막 중 기판과 접하는 하부의 절연막의 에지 부위를 소정 폭만큼 제거하는 단계;와, 상기 소스/드레인 형성을 위한 고농도 불순물 이온을 기판 전면 상에 주입하는 단계;와, 상기 게이트 전극 표면 및 상기 게이트 전극 좌우의 반도체 기판 표면 상에 살리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and its fabricating method}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 트랜지스터 형성에 있어, 스페이서와 기판의 경계 부분에서 발생 가능한 전위 현상을 미연에 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
최근, 회로의 양호한 동작 성능과 고 집적도를 얻기 위해 반도체소자의 제조기술이 서브 미크론 단위로 미세화되고 있다. 상기 반도체소자의 축소는 수평 크기의 축소와 이에 비례하는 수직 크기의 축소가 함께 진행되어야만 반도체소자의 특성의 균형을 이룰 수가 있다. 이러한 점을 고려하지 않은 상태에서 반도체소자의 크기를 축소시키면, 소스 및 드레인간의 채널 길이가 축소됨으로써 원하지 않는 반도체소자의 특성 변화가 나타난다. 그 대표적인 특성 변화가 숏 채널 효과(Short Channel Effect, SCE)이다.
상기 숏 채널 효과를 해결하려면, 게이트전극 길이의 축소와 같은 수평 축소와 함께 게이트 절연막의 두께 및 소스/드레인의 접합 깊이와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 인가 전원의 전압을 낮추고 반도체기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나, 반도체소자의 크기가 축소되고 있으나 전자 제품에서 요구하는 동작 전원이 아직 낮지 않기 때문에 예를 들어 NMOS 트랜지스터의 경우, 소스에서 주입되는 전자가 드레인의 높은 전위 변동(potential gradient) 상태에서 심하게 가속됨으로써 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조가 된다. 따라서, 상기 핫 캐리어에 취약한 NMOS 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조가 제안되었다. 상기 LDD 구조의 트랜지스터는 저농도(n_) 영역이 채널과 고농도(n+) 드레인/소스 사이에 위치하며 상기 저농도(n_) 영역이 상기 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동을 유발시키지 않음으로써 핫 캐리어의 발생을 억제시킨다. 고 집적도의 반도체소자의 제조기술이 연구되면서 LDD구조의 MOSFET를 제조하는 여러 가지 기술이 제안되기 시작하였다. 이 중에서 게이트전극의 측벽에 스페이서(spacer)를 형성하는 LDD 제조방법이 가장 전형적인 방법이며 현재까지 대부분의 양산 기술로 사용되고 있다.
종래의 반도체소자의 제조방법에서는 도 1a에 도시된 바와 같이, 먼저, 예를 들어 제 1 도전형인 p형 반도체 기판(101)의 액티브영역간의 전기적 절연을 위해 상기 반도체 기판(101)의 필드영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정에 의해 소자분리막(102)을 형성시키고, 상기 액티브영역 상에 게이트 절연막(103), 예를 들어 산화막을 열산화공정에 의해 성장시킨다.
그런 다음, 상기 게이트 절연막(103) 상에 게이트 전극(104)을 위한 다결정 실리콘층을 저압 화학기상증착공정에 의해 적층시킨 후 사진식각공정을 이용하여 게이트 전극(104)의 패턴을 형성시킨다. 이어서, LDD구조를 위한 저농도(n_) 영역을 형성하기 위해 상기 액티브영역의 반도체 기판(101)에 인(p)과 같은 제 2 도전형의 불순물을 저농도(n_) 이온주입시킨다. 이때, 상기 게이트 전극(104)도 상기 인과 같은 불순물에 의해 저농도(n_) 이온주입된다.
도 1b에 도시된 바와 같이, 상기 게이트 전극(104)의 형성이 완료되고 나면, 상기 게이트 전극의 건식 식각으로 유발된 게이트 절연막의 손상을 치유하기 위해 소정의 열산화 공정을 거친다. 이어, 상기 게이트 전극(104)과 상기 게이트 절연막(103) 상에 도 1d의 스페이서(107)를 위한 산화막(105)을 200Å 정도의 얇은 두께로 적층한다. 이때, 상기 산화막(105)은 오존-TEOS(Tetra Ethyl Ortho Silicate) 화학기상증착공정이나 플라즈마 화학기상증착공정에 의해 형성된다. 이어서, 상기 산화막(105) 상에 저압 화학기상증착공정에 의해 상기 스페이서(107)를 위한 질화막(106)을 800Å∼1000Å의 두께로 적층한다.
도 1c에 도시된 바와 같이, 상기 질화막(106)의 적층이 완료되고 나면, 상기 에치백공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정을 이용하여 상기 게이트 전극(104) 및 상기 소스/드레인을 위한 영역의 반도체 기판(101) 상의 산화막(105)이 노출될 때까지 상기 질화막(106)을 건식 식각한다. 이때, 상기 게이트 전극(104)의 측벽에 상기 질화막(106)이 남게 된다.
이어서, 도 1d에 도시된 바와 같이, 건식 식각공정을 이용하여 상기 게이트 전극(104) 및 상기 소스/드레인을 위한 영역의 반도체 기판(101)이 노출될 때까지 상기 산화막(105)을 건식 식각한다. 따라서, 상기 질화막(106)에 의해 마스킹된, 상기 게이트 전극(104)의 측벽에 산화막(105)이 남게 된다. 따라서, 상기 질화막(106)과 산화막(105)으로 이루어진 스페이서(107)가 완성된다.
이후, 고농도(n+) 소스/드레인을 형성하기 위해 상기 스페이서(107)에 의해 마스킹되지 않은 상기 반도체 기판(101)의 액티브영역에 인과 같은 제 2 도전형의 불순물을 고농도(n+) 이온주입시킨다. 이때, 상기 게이트 전극(104)도 상기 인과 같은 불순물에 의해 고농도(n+) 이온주입된다. 따라서, 상기 반도체 기판(101)의 게이트 전극(104)을 사이에 두고 LDD 구조의 소스/드레인(도시 안됨)이 형성된다.
한편, 상기 스페이서(107)를 도 1d와 같이 산화막, 질화막의 이중층 구조 이외에 제 1 산화막, 질화막, 제 2 질화막의 삼중층의 구조로서 형성할 수 있다.
종래의 기술에 있어서, 스페이서 형성 후 기판 전면을 대상으로 소스/드레인 형성용 이온을 주입하게 되는데 이 때, 상기 주입되는 이온들의 물리적 충격에 의해 상기 스페이스 주위의 기판 표면 및 내부가 손상된다. 특히, 비소(As)와 같이 질량이 큰 이온은 기판 손상을 더욱 심화시킨다. 상기와 같은 이온들에 의한 손상 이외에 소자분리막 형성 과정에서의 기판 손상 및 스페이서 형성 과정에서의 식각 공정으로 인한 손상이 기판에 누적된다. 상기 손상은 재료과학적 관점에서 볼 때, 원자배열에 점결함(point defect), 선결함(line defect) 등을 의미한다.
이와 같은 상태에서, 주입된 이온들을 활성화하기 위해 기판을 열처리하게 되는데, 상기 열처리로 인해 기판 표면 및 내부는 재결정화(Recrystallization)된다. 상기 재결정화에 의해 상기 기판의 손상 즉, 점결함 또는 선결함에 의한 전위(dislocation) 현상이 발생하게 되는데 특히, 상기 스페이서와 기판의 경계에 응력이 집중하게 되어 해당 부분에 전위 현상이 심화된다.
상기 스페이서와 기판의 경계에 전위 현상이 집중됨에 따라 반도체 소자의 전기적 특성이 악화되고 누설전류 등을 야기할 수 있다. 또한, 반도체 소자의 설계 룰(design rule)이 미세화됨에 따라 상기와 같은 전위 현상으로 인한 반도체 소자의 신뢰성 저하는 큰 문제점으로 드러나고 있다.
이와 같은 전위 현상으로 인한 문제점을 해결하기 위해 종래의 기술에서는 소자분리막 형성 공정, 스페이서 형성 공정 등 각 단위 공정의 완료 후 기판에 대한 열처리를 수행하여 상기와 같은 기판 손상을 최소화하는 방법을 택하고 있다. 그러나, 이와 같은 해결책은 공정의 복잡화뿐만 아니라 미세 소자의 구현에 있어 장애물로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터 형성에 있어, 스페이서와 기판의 경계 부분에서 발생 가능한 전위 현상을 미연에 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;와, 상기 게이트 전극을 포함한 기판 전면에 LDD 구조를 위한 저농도 불순물 이온을 주입하는 단계;와, 상기 기판 전면에 적어도 2개층 이상의 절연막을 적층시킨 다음 선택적으로 패터닝하여 상기 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;와, 상기 스페이서를 구성하는 절연막 중 기판과 접하는 하부의 절연막의 에지 부위를 소정 폭만큼 제거하는 단계;와, 상기 소스/드레인 형성을 위한 고농도 불순물 이온을 기판 전면 상에 주입하는 단계;와, 상기 게이트 전극 표면 및 상기 게이트 전극 좌우의 반도체 기판 표면 상에 살리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판 표면 상에 형성되는 살리사이드층이 상기 제거된 절연막 부위를 채울 수 있다.
바람직하게는, 상기 스페이서를 구성하는 절연막은 산화막/질화막의 이중층, 산화질화막/질화막의 이중충 또는 산화막/질화막/산화막의 삼중층 중 어느 하나로 형성할 수 있다.
바람직하게는, 상기 기판과 접하는 하부의 절연막의 에지 부위가 제거되는 폭은 30∼100Å 정도이다.
바람직하게는, 상기 기판과 접하는 하부의 절연막의 에지 부위는 등방성 습식식각을 통해 제거될 수 있다.
바람직하게는, 상기 등방성 습식식각에 사용되는 에천트는 0.4∼0.5wt% HF의 희석 불산을 사용할 수 있다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극;과, 상기 게이트 절연막 및 게이트 전극의 측벽에 형성되며 적어도 2개층 이상의 절연층으로 구성되며, 기판과 접하는 하부 절연막의 에지 부위가 소정 폭만큼 식각되어 형성된 스페이서;와, 상기 게이트 전극 표면 및 상기 게이트 전극 좌우의 반도체 기판 표면 상에 형성된 살리사이드층을 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 특징에 따르면, 산화막 및 질화막 등으로 구성되는 스페이서의 형성 후 소스/드레인 형성용 이온을 주입한 다음, 기판과 접하는 상기 스페이서의 산화막의 소정 부분을 습식 식각을 통해 제거하여 상기 스페이서의 측면 에지 부분에 응력이 집중되는 것을 방지하여 전위 현상이 발생하지 않도록 할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조방법을 상세히 설명하기로 한다. 도 2는 본 발명에 따른 반도체 소자의 구조 단면도이고, 도 3a 내지 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2에 도시한 바와 같이 본 발명에 따른 반도체 소자에서는 반도체 기판(201)의 액티브 영역을 격리하기 위해 기판의 필드 영역에 소자분리막(202)이 형성되어 있다. 상기 기판의 액티브 영역의 정해진 영역 상에 게이트 절연막(203)과 게이트 전극(204)이 순차적으로 형성된다. 상기 게이트 전극 좌우의 측벽에는 절연막으로 이루어지는 스페이서(207)가 형성되어 있다. 여기서, 상기 스페이서(207)를 구성하는 절연막은 산화막(205)/질화막(206)의 이중층, 산화질화막/질화막의 이중층 또는 산화막/질화막/산화막의 삼중층 중 어느 한 구조를 형성되어 있다. 상기 스페이서(207)를 구성하는 절연막 중 기판과 접하는 하부 절연막(205)의 에지 부위는 소정 폭만큼 식각, 제거되어 있다.
또한, 상기 게이트 전극(204) 표면 및 상기 게이트 전극 좌우의 반도체 기판 표면 상에 살리사이드층(208)이 형성되어 있다. 여기서, 상기 반도체 기판 표면 상에 형성되는 살리사이드층이 상기 제거된 절연막 부위를 채우고 있다.
한편, 상기 스페이서(207)를 구성하는 하부 절연막이 소정 폭 만큼 식각된 구조를 갖음에 따라 후속의 열처리 공정 등에 의한 기판의 재결정화시 스페이서(207)의 에지 부위에 응력이 집중되는 것을 방지할 수 있게 된다.
이와 같은 구조를 갖는 본 발명의 반도체 소자의 제조방법을 도 3a 내지 3d를 참조하여 설명하기로 한다. 먼저, 도 3a에 도시한 바와 같이 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판(201) 예를 들어, p형 또는 n형의 반도체 기판의 필드 영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정 등을 이용하여 소자분리막(202)을 형성한다. 이어, 열산화 공정을 이용하여 기판의 액티브 영역 상에 게이트 절연막을 위한 산화막을 성장시킨다. 여기서, 상기 산화막의 두께는 소자의 특성에 따라 결정된다.
그럼 다음, 상기 산화막 상에 저압 화학기상증착 공정 등을 이용하여 다결정 실리콘층을 적층시킨 후 포토리소그래피 공정 및 식각 공정을 이용하여 상기 산화막 및 다결정 실리콘층을 선택적으로 패터닝하여 게이트 절연막(203) 및 게이트 전극(204)을 형성한다.
상기 게이트 전극이 형성된 상태에서, 도 3b에 도시한 바와 같이 기판 전면에 LDD 영역을 형성하기 위한 저농도의 불순물 이온 주입 공정을 실시하여 상기 게이트 전극 좌우의 기판 내부에 저농도 불순물 이온 주입 영역(n-)을 형성한다. 상기 저농도 불순물 이온 주입 영역은 후속의 열처리 공정을 통해 LDD 영역을 형성한다.
이와 같은 상태에서 도 3c에 도시한 바와 같이 스페이서(207) 형성을 위한 절연막을 반도체 기판 상에 적층시킨다. 즉, 상기 게이트 전극을 포함한 반도체 기판 전면 상에 절연막 예를 들어, 산화막(205) 및 질화막(206)을 순차적으로 적층시킨다. 여기서, 상기 산화막(205)과 질화막(206)은 각각 50∼100Å과 100∼200Å의 두께로 형성하는 것이 바람직하다. 물론, 상기 스페이서(207) 형성을 위한 절연막은 상기의 산화막/질화막의 이중층 이외에 산화막/질화막/산화막 형태의 삼중층으로 구성하는 것도 가능하며 상기 산화막 대신 산화질화막을 사용할 수도 있다. 이어서, 이방성 식각 특성을 갖는 건식 식각 공정 예를 들어, 반응성 이온 식각(Reactive Ion Etching, RIE) 공정을 이용하여 상기 게이트 전극(204) 및 기판(201) 표면이 드러나도록 상기 질화막(206) 및 산화막(205)을 차례대로 식각한다. 이에 따라, 상기 게이트 전극(204)의 측벽에는 스페이서(207)가 형성된다.
상기 스페이서(207)가 형성된 상태에서, 소스/드레인 영역을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시하여 상기 스페이서(207) 좌우의 기판 내부에 고농도 불순물 이온 주입 영역(n+)을 형성한다. 상기 고농도 불순물 이온 주입 영역은 후속의 열처리 공정을 통해 소스/드레인 영역을 형성한다.
상기 소스/드레인 영역이 형성된 상태에서, 도 3d에 도시한 바와 같이 상기 스페이서(207)를 구성하는 하부 구조물 즉, 산화막(205)을 부분 제거하는 공정을 진행하다. 구체적으로, 상기 반도체 기판에 대해 등방성 습식식각(Isotropic wet etch) 공정을 적용한다. 이 때의 등방성 습식식각 공정의 에천트는 희석 불산(Diluted HF, DHF)을 사용할 수 있으며, 상기 희석 불산은 0.4∼0.5wt% HF 정도가 바람직하다. 상기 희석 불산을 이용한 등방성 습식식각으로 제거되는 산화막(205) 상기 기판(201)과 접하는 산화막(205)의 에지부위이다. 또한, 이 때 식각되는 산화막의 폭(d)은 반도체 소자의 설계 룰에 따라 유동적일 수 있으며 바람직하게는 30∼100Å 정도이다. 이와 같이, 상기 기판(201)과 접하는 스페이서(207)의 산화막의 에지 부위가 소정 폭만큼 제거됨에 따라 종래의 스페이서(207)의 에지부위에 응력이 집중되어 전위(dislocation)가 발생되는 현상을 미연에 방지할 수 있게 된다.
이후, 상기 기판을 600∼1000℃ 정도의 온도에서 급속 열처리 공정 등을 통하여 열처리하여 상기 고농도 불순물 이온 주입 영역을 활성화하여 소스/드레인(S/D) 영역을 형성한다. 여기서, 상기 고농도 불순물 이온 주입 영역에 상응하는 기판 표면 및 내부는 상기 LDD 영역을 위한 저농도 이온 및 이후의 고농도 이온들에 의해 기판의 내부 구조가 점결함(point defect) 또는 선결함(line defect)을 갖는 불규칙적인 결정 상태이나, 상기 열처리를 통해 재결정화(Recrystallization)되는데, 이 때 상기 재결정화시 열응력이 종래에는 상기 스페이서(207)의 에지 부위 정확히는 산화막의 에지 부위에 집중되었으나 본 발명에서는 상기 산화막의 에지 부위를 소정 폭만큼 미리 제거하였기 때문에 상기 열응력이 상기 스페이서(207)의 에지 부위에 집중되지 않게 되어 해당 부위에 전위 현상이 발생하지 않게 된다.
상기 소스/드레인이 형성된 상태에서, 도 3e에 도시한 바와 같이 고융점 금속층을 상기 게이트 전극을 포함한 기판 전면 상에 스퍼터링 공정 등을 이용하여 적층한 다음 기판의 열처리하여 상기 스페이서(207)를 제외한 부분 즉, 게이트 전극 표면과 소스/드레인 영역의 반도체 기판 표면 상에 실리콘과 금속 간의 실리사이드 반응을 유도한다. 상기 실리사이드 반응을 통해 상기 게이트 전극 표면 및 상기 소스/드레인 영역 상의 반도체 기판 표면에는 살리사이드층(Salicide : Self Aligned Silicide)(208)이 형성된다. 여기서, 상기 고융점 금속의 종류에 따라 상기 살리사이드층(208)은 MoSi2, PdSi2, PtSi2, TaSi2 및 WSi 2 와 같은 물질층으로 형성될 수 있다.
한편, 상기 살리사이드층(208)은 기판 상에 적층된 고융점 금속층이 상기 기판 즉, 실리콘과 반응하여 기판쪽 방향으로 성장한 것인데, 이 때의 성장으로 인해 상기 습식 식각으로 제거된 산화막 부위가 살리사이드층으로 채워지게 된다. 상기 산화막이 제거된 부위가 살리사이드층으로 채워짐에 따라 반도체 소자의 전기적 특성을 담보할 수 있게 된다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
산화막 및 질화막 등으로 구성되는 스페이서(207)의 형성 후 소스/드레인 형성용 이온을 주입한 다음, 기판과 접하는 상기 스페이서(207)의 산화막의 소정 부분을 습식 식각을 통해 제거하여 상기 스페이서(207)의 측면 에지 부분에 응력이 집중되는 것을 방지하여 전위 현상이 발생하지 않도록 할 수 있다. 또한, 상기 제거된 산화막 부위를 후속의 살리사이드 공정을 통해 채울 수 있게 되어 반도체 소자의 전기적 특성을 일정하게 유지할 수 있게 된다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
도 2는 본 발명에 따른 반도체 소자의 단면 구조도.
도 3a 내지 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 소자분리막
203 : 게이트 절연막 204 : 게이트 전극
205 : 산화막 206 : 질화막
207 : 스페이서 208 : 살리사이드층

Claims (9)

  1. 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 기판 전면에 LDD 구조를 위한 저농도 불순물 이온을 주입하는 단계;
    상기 기판 전면에 적어도 2개층 이상의 절연막을 적층시킨 다음 선택적으로 패터닝하여 상기 게이트 전극 좌우의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 구성하는 절연막 중 기판과 접하는 하부의 절연막의 에지 부위를 소정 폭만큼 제거하는 단계;
    상기 소스/드레인 형성을 위한 고농도 불순물 이온을 기판 전면 상에 주입하는 단계;
    상기 게이트 전극 표면 및 상기 게이트 전극 좌우의 반도체 기판 표면 상에 살리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 반도체 기판 표면 상에 형성되는 살리사이드층이 상기 제거된 절연막 부위를 채우는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 스페이서를 구성하는 절연막은 산화막/질화막의 이중층, 산화질화막/질화막의 이중충 또는 산화막/질화막/산화막의 삼중층 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 기판과 접하는 하부의 절연막의 에지 부위가 제거되는 폭은 30∼100Å 정도인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 기판과 접하는 하부의 절연막의 에지 부위는 등방성 습식식각을 통해 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 등방성 습식식각에 사용되는 에천트는 0.4∼0.5wt% HF의 희석 불산을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 반도체 기판 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극;
    상기 게이트 절연막 및 게이트 전극의 측벽에 형성되며 적어도 2개층 이상의 절연층으로 구성되며, 기판과 접하는 하부 절연막의 에지 부위가 소정 폭만큼 식각되어 형성된 스페이서;
    상기 게이트 전극 표면 및 상기 게이트 전극 좌우의 반도체 기판 표면 상에 형성된 살리사이드층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서, 상기 반도체 기판 표면 상에 형성되는 살리사이드층이 상기 제거된 절연막 부위를 채우도록 형성된 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서, 상기 기판과 접하는 하부의 절연막의 에지 부위가 제거된 폭은 30∼100Å 정도인 것을 특징으로 하는 반도체 소자.
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