KR100400780B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 게이트의 살리사이드 형성 영역을 최대한 확보한후 공정을 진행하여 저저항 및 우수한 열적 안정성을 갖도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 전극들을 형성하는 단계;상기 게이트 전극들의 양측 기판 표면내에 저농도 불순물 영역을 형성하고, 게이트 전극을 포함하는 전면에 제 1,2 절연층을 형성하고 게이트 전극들의 상부 표면 및 상단 측면 일부를 노출시키는 단계;선택적으로 게이트 전극들을 마스킹하고 노출된 게이트 전극들내에 게이트 이온 주입 공정을 진행하는 단계;상기 게이트 전극의 상단 측면에 측벽 마스크층을 형성하고 이를 마스크로 제 1,2 절연층을 제거하여 제 1,2 게이트 측벽을 형성한후 측벽 마스크층을 제거하는 단계;상기 게이트의 양측 기판 표면내에 소오스/드레인 영역을 형성하고 노출된 기판 표면 및 게이트 전극 상부 표면 및 상단 측면 일부에 살리사이드층을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 게이트의 살리사이드 형성 영역을 최대한 확보한후 공정을 진행하여 저저항 및 우수한 열적 안정성을 갖도록한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 고속의 반도체 소자를 구성하기 위하여 게이트 전극과 소오스/드레인 영역의 면저항과 콘택 저항을 감소시켜야 한다. 이를 위하여, 게이트 전극과 소오스/드레인 영역에만 선택적으로 비저항이 낮은 실리사이드(silicide)를 형성시키는 살리사이드 공정이 널리 사용되고 있다.
특히 1G 이상의 DRAM 또는 로직(logic) 및 통합 메모리 로직(Merged Memory Logic; MML) 소자 등의 게이트 특성을 향상시키기 위해 살리사이드 게이트 공정이 많이 적용되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 게이트 전극 형성에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 게이트 전극 형성을 위한 공정 단면도이다.
도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 필드 산화막(12)을 성장시킨 후 반도체 기판(11)의 액티브 영역에 게이트 산화막(13)을 형성한다.
이어, 게이트 산화막(13) 상부에 폴리실리콘층을 형성한후 선택적으로 패터닝하여 게이트 전극(14)을 형성한다.
그리고 상기 게이트 전극(14)을 마스크로 하여 반도체 기판(11)의 표면내에 불순물 이온을 주입하여 LDD(Lightly Doped Drain)영역을 형성하기 위한 저농도 불순물 영역(15)을 형성한다.
이어, 도 1b에서와 같이, 상기의 게이트 전극(14) 및 저농도 불순물 영역(15)을 포함하는 전면에 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로게이트 전극(14)의 측면에 게이트 측벽(16)을 형성한다.
그리고 상기 게이트 측벽(16)을 포함하는 전면에 불순물 이온을 주입하여 게이트 전극(14) 양측의 액티브 표면내에 소오스/드레인 영역(17)을 형성한다.
이어, 도 1c에서와 같이, 전면에 고융점 금속 예를들면, Co, Ti등의 물질을 증착하여 실리사이드 형성용 물질층(18)을 형성한다.
그리고 도 1d에서와 같이, 상기 실리사이드 형성용 물질층(18)을 열처리 공정으로 실리사이드화하여 액티브 표면 및 게이트 전극(14)의 상면에 살리사이드층(19)을 형성하고, 미반응의 실리사이드 형성용 물질층(18)을 제거한다.
이와 같은 실리사이드 공정시에 열처리등의 공정 조건에 의해 살리사이드층이 불균일하게 형성되거나 뭉침 현상(agglomerate)이 발생될 수 있다.
이와 같이 불균일하게 형성된 실리사이드는 소자 결함 또는 필드 산화막에서의 누설 전류 등의 문제를 야기한다.
그러나 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 공정에 있어서는 다음과 같은 문제점이 있다.
살리사이드층의 뭉침 현상(agglomerate)을 제어하지 못하여 누설 전류 등의 문제를 야기하고, 접합 두께가 0.1㎛ 이하로 얇아지면 불균일한 실리사이드로 인해 접합층 자체에서의 누설 문제도 심각해진다.
또한, 게이트 살리사이드층의 저항에 대한 고려가 이루어지지 않아 소자의동작 속도에 영향을 주고, 열적 안정성이 충분히 확보되지 않아 소자의 신뢰성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 게이트 전극 제조 공정의 문제를 해결하기 위한 것으로, 게이트의 살리사이드 형성 영역을 최대한 확보한후 공정을 진행하여 저저항 및 우수한 열적 안정성을 갖도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 게이트 전극 형성을 위한 공정 단면도
도 2a내지 도 2l은 본 발명에 따른 게이트 전극 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23a.23b. 게이트 전극 24. 저농도 불순물 영역
25. 제 1 절연층 26. 제 2 절연층
26a. 완전 평탄화된 제 2 절연층 26b. 언더 폴리싱된 제 2 절연층
26c. 오버 에치된 제 2 절연층 27. 포토레지스트
28. 제 3 절연층 28a. 측벽 마스크층
29. 제 2 게이트 측벽 30. 소오스/드레인 영역
31. 제 1 게이트 측벽 32. 살리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 전극들을 형성하는 단계;상기 게이트 전극들의 양측 기판 표면내에 저농도 불순물 영역을 형성하고, 게이트 전극을 포함하는 전면에 제 1,2 절연층을 형성하고 게이트 전극들의 상부 표면 및 상단 측면 일부를 노출시키는 단계;선택적으로 게이트 전극들을 마스킹하고 노출된 게이트 전극들내에 게이트 이온 주입 공정을 진행하는 단계;상기 게이트 전극의 상단 측면에 측벽 마스크층을 형성하고 이를 마스크로 제 1,2 절연층을 제거하여 제 1,2 게이트 측벽을 형성한후 측벽 마스크층을 제거하는 단계;상기 게이트의 양측 기판 표면내에 소오스/드레인 영역을 형성하고 노출된 기판 표면 및 게이트 전극 상부 표면 및 상단 측면 일부에 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2l은 본 발명에 따른 게이트 전극 형성을 위한 공정 단면도이다.
본 발명은 게이트 살리사이드 공정을 진행하기 전에 게이트를 최대한 노출시킨후에 살리사이드 형성 공정을 진행하는 것이다.
본 발명은 고집적 CMOS 반도체 소자의 제조 공정시에 N+ 게이트의 프리 도핑에 의해 발생하는 NP 바이어스 및 액티브 데미지 문제를 해결하고, 게이트 실리사이드의 저항을 낮추고 열적 안정성을 높이기 위한 것이다.
고집적 CMOS 반도체 소자의 제조에 있어서, 폴리 게이트 살리사이드(salicide)의 저항은 소자의 성능에 큰 영향을 준다.
따라서, 폴리 게이트 살리사이드 저항을 낮추기 위하여 많은 연구가 진행되고 있고, 특히 후속되는 열처리에 의한 열화를 막기 위한 연구가 많이 진행되고 있다.
먼저, 도 2a에서와 같이, 반도체 기판(21)에 소자 격리층(12)을 형성하여 서로 다른 도전형의 채널을 갖는 트랜지스터들의 형성 영역을 정의한다.
이어, 전면에 게이트 형성용 물질층을 증착하고 포토리소그래피 공정으로 선택적으로 패터닝하여 게이트 전극(23a)(23b)들을 형성한다.
그리고 상기 게이트 전극(23a)(23b)을 마스크로 사용하여 LDD(Lightly Doped Drain) 이온 주입 공정을 진행하여 저농도 불순물 영역(24)을 형성한다.
이어, 도 2b에서와 같이, 상기 게이트 전극(23a)(23b)을 포함하는 전면에 HLD(High temperature Low pressure Deposition)산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate)를 100 ~ 400Å의 두께로 증착하여 버퍼층 역할을 하는 제 1 절연층(25)을 형성한다.
그리고 상기 제 1 절연층(25)상에 나이트라이드(nitride)를 2800 ~ 3200Å의 두께로 증착하여 제 2 절연층(26)을 형성한다.
이어, 상기 제 2 절연층(26)을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하는데, 평탄화의 정도에 따라 두 가지의 경우가 있다.
먼저, 도 2c에서와 같이, 게이트 전극(23a)(23b)의 상부 표면이 노출되도록 완전 평탄화된 제 2 절연층(26a)을 형성하는 방법과, 도 2d에서와 같이, 게이트 전극(23a)(23b)의 상부에 (가)부분에서와 같이 200 ~ 800Å의 두께의 제 2 절연층을 남겨 언더 폴리싱된 제 2 절연층(26b)을 형성하는 방법이 있다.
이는 도 2c에서와 같이 완전 폴리싱을 하는 경우에는 게이트 전극(23a)(23b)의 상부 표면이 CMP 공정의 마진에 따라 손상될 우려가 있는 경우에는 도 2d에서와 같이 공정을 진행하고, CMP 공정이 안정화된 경우에는 도 2c에서와 같이 공정을 진행한다.
본 발명의 실시예에서는 도 2d에서와 같이 공정을 진행하는 것을 예로 설명한다.
그리고 도 2e에서와 같이, 건식 식각 또는 습식 식각 공정으로 게이트 전극(23a)(23b)상부의 언더 폴리싱된 제 2 절연층(26b)을 제거하여 오버 에치된(게이트 상부 높이보다 더 낮은 상태의) 제 2 절연층(26c)을 형성하여 게이트 전극(13a)(13b)의 상부 표면을 노출시킨다.
여기서, 오버 에치되는 두께는 50 ~ 500Å이다.(도 2e의 (나)부분)
이어, 도 2f에서와 같이, 전면에 포토레지스트(27)를 도포하고 선택적으로 패터닝하여 n형 불순물 이온이 주입될 부분만 오픈시킨후 n형의 불순물을 사용하여 게이트 이온 주입을 진행한다.
그리고 도 2g에서와 같이, 상기 포토레지스트(27)를 제거하고 전면에 600 ~ 800Å의 HLD(High temperature Low pressure Deposition) 산화막을 증착하여 제 3 절연층(28)을 형성한다.
이어, 도 2h에서와 같이, 이방성 식각 공정으로 상기 제 3 절연층(28)을 식각하여 오버 에치된 제 2 절연층(26c)의 리세스 부분의 게이트 전극(23a)(23b)의 측면에 측벽 마스크층(28a)을 형성한다.
그리고 도 2i에서와 같이, 상기 측벽 마스크층(28a)을 마스크로 하여 노출된 오버 에치된 제 2 절연층(26c)을 제거하여 측벽 마스크층(28a)의 하측으로 게이트 전극(23a)(23b)의 양측에 위치하는 제 2 게이트 측벽(29)을 형성한다.
이어, 도 2j에서와 같이, 전면에 불순물 이온 주입 공정을 진행하여 게이트 전극(23a)(23b)의 양측 기판 표면내에 소오스/드레인 영역(30)을 형성한다.
그리고 도 2k에서와 같이, 습식 또는 건식 식각 공정으로 측벽 마스크층(28a)을 제거한다.
이어, 도 2l에서와 같이, 전면에 실리사이드 형성용 금속층을 형성하고 열처리 공정으로 실리사이드 공정을 진행하여 게이트 전극(23a)(23b)의 상부 표면 및 상단 측면 일부 그리고 노출된 액티브 영역의 표면에 살리사이드층(32)을 형성한다.
이와 같은 본 발명은 게이트 전극의 살리사이드 형성 면적이 확대되는 것에 의해 살리사이드층의 저항을 낮출 수 있다.
또한, 본 발명은 게이트 패터닝후에 추가적인 이온 주입 공정을 진행하여 소오스/드레인 이온 주입 공정이 독립적으로 이루어지는데, 이와 같은 공정은 N 게이트 뿐만 아니라 P 게이트 제조 공정에도 적용될 수 있음은 당연하다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명은 살리사이드 공정을 진행하기 전에 게이트 전극의 노출 면적을 확대시켜 살리사이드층의 저항을 낮출 수 있고, 이는 후속되는 열공정시에 살리사이드 응집(Salicide agglomeration)을 억제하여 열적 안정성을 확보하는 효과가 있다.
또한, 본 발명은 게이트 패터닝후에 추가적인 이온 주입 공정을 진행하여 소오스/드레인 이온 주입 공정이 독립적으로 이루어질 수 있어 도핑 프로파일의 조절이 용이하다.

Claims (5)

  1. 반도체 기판상에 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들의 양측 기판 표면내에 저농도 불순물 영역을 형성하고, 게이트 전극을 포함하는 전면에 제 1,2 절연층을 형성하고 게이트 전극들의 상부 표면 및 상단 측면 일부를 노출시키는 단계;
    선택적으로 게이트 전극들을 마스킹하고 노출된 게이트 전극들내에 게이트 이온 주입 공정을 진행하는 단계;
    상기 게이트 전극의 상단 측면에 측벽 마스크층을 형성하고 이를 마스크로 제 1,2 절연층을 제거하여 제 1,2 게이트 측벽을 형성한후 측벽 마스크층을 제거하는 단계;
    상기 게이트의 양측 기판 표면내에 소오스/드레인 영역을 형성하고 노출된 기판 표면 및 게이트 전극 상부 표면 및 상단 측면 일부에 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 제 1 절연층을 HLD 산화막 또는 TEOS를 100 ~ 400Å의 두께로 증착하여 형성하고, 제 2 절연층을 나이트라이드를 2800 ~ 3200Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 제 2 절연층을 형성하고 게이트 전극들의 상부 표면을 노출시키는 공정을 CMP 공정으로 완전 평탄화하여 게이트 전극들의 표면을 노출시키거나, 게이트 전극의 상부에 200 ~ 800Å의 두께의 제 2 절연층을 남도록 언더 폴리싱한후 추가 식각 공정으로 제 2 절연층을 오버 에치하여 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 제 2 절연층의 오버 에치에 의해 남겨진 제 2 절연층은 게이트 전극의 표면보다 50 ~ 500Å 낮은 위치에 상부 표면이 위치하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 평탄화 및 식각 공정후 게이트 이온 주입을 하는 공정은 NMOS 게이트 지역뿐 아니라 PMOS 게이트 지역도 시행하여 NMOS뿐만 아니라 PMOS의 게이트와 소오스/드레인을 독립적으로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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