KR100447230B1 - 반도체 소자의 살리사이드 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 238000010438 heat treatment Methods 0.000 claims abstract description 13
- 230000002265 prevention Effects 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000007711 solidification Methods 0.000 claims abstract description 5
- 230000008023 solidification Effects 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 11
- 238000004528 spin coating Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 살리사이드 형성 지역을 제어할 수 있도록하여 살리사이드층의 열적 안정성 및 소자의 동작 특성을 높일 수 있도록한 반도체 소자의 살리사이드 형성 방법에 관한 것으로, 반도체 기판에 게이트 전극 및 소오스/드레인을 갖는 트랜지스터들을 형성하는 단계;전면에 제 1 두께를 갖는 포토레지스트를 도포하고 선택적으로 패터닝하여 살리사이드 방지 영역이 오픈되는 포토레지스트 패턴층을 형성하는 단계;상기 살리사이드 방지 지역에 절연 물질을 제 1 두께보다 작은 제 2 두께를 갖도록 채운 후에 열처리에 의한 응고 과정을 진행하고 포토레지스트 패턴을 제거하여 살리사이드 방지막을 형성하는 단계;전면에 살리사이드 형성용 금속층을 형성하고 1차 열처리후에 미반응 금속층을 제거한후 2차 열처리 공정으로 살리사이드층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 살리사이드 형성 지역을 제어할 수 있도록하여 살리사이드층의 열적 안정성 및 소자의 동작 특성을 높일 수 있도록한 반도체 소자의 살리사이드 형성 방법에 관한 것이다.
일반적으로 고속의 반도체 소자를 구성하기 위하여 게이트 전극과 소오스/드레인 영역의 면저항과 콘택 저항을 감소시켜야 한다.
이를 위하여, 게이트 전극과 소오스/드레인 영역에만 선택적으로 비저항이 낮은 실리사이드(silicide)를 형성시키는 살리사이드 공정이 널리 사용되고 있다.
특히 1G 이상의 DRAM 또는 로직(logic) 및 통합 메모리 로직(Merged Memory Logic; MML) 소자 등의 게이트 특성을 향상시키기 위해 살리사이드 게이트 공정이 많이 적용되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 살리사이드 형성에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 일반적인 살리사이드 형성을 위한 공정 단면도이다.
도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 필드 산화막(12)을 성장시킨 후 반도체 기판(11)의 액티브 영역에 게이트 산화막(13)을 형성한다.
이어, 게이트 산화막(13) 상부에 폴리실리콘층을 형성한후 선택적으로 패터닝하여 게이트 전극(14)을 형성한다.
그리고 상기 게이트 전극(14)을 마스크로 하여 반도체 기판(11)의 표면내에 불순물 이온을 주입하여 LDD(Lightly Doped Drain)영역을 형성하기 위한 저농도 불순물 영역(15)을 형성한다.
이어, 도 1b에서와 같이, 상기의 게이트 전극(14) 및 저농도 불순물 영역(15)을 포함하는 전면에 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로 게이트 전극(14)의 측면에 게이트 측벽(16)을 형성한다.
그리고 상기 게이트 측벽(16)을 포함하는 전면에 불순물 이온을 주입하여 게이트 전극(14) 양측의 액티브 표면내에 소오스/드레인 영역(17)을 형성한다.
이어, 도 1c에서와 같이, 전면에 고융점 금속 예를들면, Co, Ti등의 물질을 증착하여 실리사이드 형성용 물질층(18)을 형성한다.
그리고 도 1d에서와 같이, 상기 실리사이드 형성용 물질층(18)을 열처리 공정으로 실리사이드화하여 액티브 표면 및 게이트 전극(14)의 상면에 살리사이드층(19)을 형성하고, 미반응의 실리사이드 형성용 물질층(18)을 제거한다.
이와 같은 실리사이드 공정시에 열처리등의 공정 조건에 의해 살리사이드층이 불균일하게 형성되거나 뭉침 현상(agglomerate)이 발생될 수 있다.
이와 같이 불균일하게 형성된 실리사이드는 소자 결함 또는 필드 산화막에서의 누설 전류 등의 문제를 야기한다.
소자의 고속화 및 소자의 정전 방지(Electrostatic Discharge)등의 특성을 높이기 위해서는 입출력 단자등 특정의 소오스/드레인 영역은 저항을 높일 필요가 있으므로 살리사이드 공정을 진행하는 과정에서 특정 영역은 마스킹하여 살리사이드층이 형성되지 않도록 하여야 한다.
그러나 이와 같은 종래 기술의 선택적인 살리사이드 형성 공정에 있어서는 다음과 같은 문제점이 있다.
종래 기술에서는 특정 영역에 살리사이드층이 형성되지 않도록 하기 위하여전면에 산화막을 증착한후에 리소그래피 기술과 건식 식각 공정을 이용하여 선택 지역에만 산화막을 남김으로써 살리사이드 공정시의 방어막이 되도록 하였다.
하지만 이와 같은 건식 식각 공정에 의해 실리콘 표면이 탄소나 불화물등에 의해 오염되는 문제가 발생하여 결국에는 살리사이드층의 열안정성이 저하되는 문제가 발생한다.
또한, 건식 식각 공정에 의해 실리콘 표면이 과식각되어 접합 깊이가 낮아지는 등의 접합 누설 전류 문제도 일으킨다.
본 발명은 이와 같은 종래 기술의 살리사이드 형성 공정의 문제를 해결하기 위한 것으로, 살리사이드 형성 지역을 제어할 수 있도록하여 살리사이드층의 열적 안정성 및 소자의 동작 특성을 높일 수 있도록한 반도체 소자의 살리사이드 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 일반적인 살리사이드 형성을 위한 공정 단면도
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 살리사이드 형성 공정을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 게이트 산화막 24. 게이트 전극
25. 게이트 측벽 26. 소오스/드레인
27. 포토레지스트 패턴 28. 살리사이드 방지 영역
29. 살리사이드 방지막 30. 살리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 살리사이드 형성 방법은 반도체 기판에 게이트 전극 및 소오스/드레인을 갖는 트랜지스터들을 형성하는 단계;전면에 제 1 두께를 갖는 포토레지스트를 도포하고 선택적으로 패터닝하여 살리사이드 방지 영역이 오픈되는 포토레지스트 패턴층을 형성하는 단계;상기 살리사이드 방지 지역에 절연 물질을 제 1 두께보다 작은 제 2 두께를 갖도록 채운 후에 열처리에 의한 응고 과정을 진행하고 포토레지스트 패턴을 제거하여 살리사이드 방지막을 형성하는 단계;전면에 살리사이드 형성용 금속층을 형성하고 1차 열처리후에 미반응 금속층을 제거한후 2차 열처리 공정으로 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 살리사이드 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 살리사이드 형성 공정을 위한 공정 단면도이다.
본 발명은 산화막 건식 식각 공정에 의해 오염이 발생하는 문제를 해결하기 위하여 리소그래피 공정으로 감광막을 패터닝한후에 스핀 코팅을 이용해 감광막 패터닝 영역에 산화막을 채우는 음각 기술을 이용한다.
이와 같이 채워지는 산화막은 그 두께를 조절하는 것에 의해 게이트에는 살리사이드를 형성하고 확산층에는 선택적으로 살리사이드가 형성되지 않도록 제어할 수 있다.
제조 공정은 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 트렌치 형성을 위한 절연막(도면에 도시하지 않음)을 형성하고 선택적으로 패터닝하여 소자 격리 영역을 오픈시킨다.
이어, 패터닝된 절연막 패턴을 이용하여 노출된 반도체 기판(21)을 선택적으로 일정 깊이 식각하여 트렌치를 형성하고, 절연 물질을 트렌치내에 매립한후 평탄화하여 소자 격리층(22)을 형성한다.
그리고 전면에 산화막,게이트 형성용 물질층을 차례로 형성하고 선택적으로 패터닝하여 게이트 산화막(23),게이트 전극(24)층을 형성한다.
이어, 상기 게이트 전극(24)을 마스크로 하여 노출된 반도체 기판(21)의 표면내에 저농도 불순물 영역을 주입하여 LDD(Lightly Doped Drain) 영역을 형성한다.
그리고 전면에 게이트 측벽 형성용 물질층을 형성한후 이방성 식각하여 게이트 측벽(25)을 형성한후 노출된 반도체 기판(21)의 표면내에 불순물 이온 주입 및 열처리에 의한 확산 공정으로 소오스/드레인 영역(26)을 형성한다.
이어, 도 2b에서와 같이, 트랜지스터들이 형성된 전면에 포토레지스트를 1000 ~ 5000Å의 두께로 도포하고 선택적으로 노광 및 현상하여 살리사이드 방지 영역(28)만 오픈되는 포토레지스트 패턴(27)을 형성한다.
그리고 도 2c에서와 같이, 스핀 코팅 공정으로 살리사이드 방지 영역(28)에 300 ~ 1000Å의 두께의 산화막을 매립한후 응고를 위해 100 ~ 250℃의 저온에서 열처리를 하여 살리사이드 방지막(29)을 형성한다.
이어, 도 2d에서와 같이, 살리사이드 방지막(29) 형성시에 사용된 포토레지스트 패턴(27)을 제거한다.
그리고 도 2e에서와 같이, 전면에 살리사이드층을 형성하기 위한 금속층, 예를들면, 티타늄,코발트,니켈등의 금속을 증착하고 1차 열처리 공정후에 미반응 금속층을 제거한다.
이어, 2차 열처리 공정으로 살리사이드 방지막(29)이 형성된 소오스/드레인 영역을 제외한 다른 소오스/드레인 영역의 표면 및 게이트 전극의 표면에 살리사이드층(30)을 형성한다.
이와 같은 본 발명은 살리사이드 형성을 위한 공정을 진행하기 전에 스핀 코팅을 이용한 산화막의 매립으로 살리사이드 방지막을 형성한후에 살리사이드 공정을 진행하여 건식 식각에 의한 기판 손상을 방지한다.
이와 같은 본 발명에 따른 반도체 소자의 살리사이드 형성 방법은 다음과 같은 효과가 있다.
본 발명은 산화막을 증착한후에 리소그래피 기술과 건식 식각 공정을 이용하여 선택 지역에만 산화막을 남김으로써 살리사이드 공정시의 방어막을 형성하는 공정을 사용하지 않고, 포토레지스트의 패터닝후에 스핀 코팅으로 산화막을 채워 넣어 방지막을 형성하므로 건식 식각시의 오염에 의한 살리사이드층의 열적 안정성의 저하를 방지한다.
이는 산화막의 건식 식각시에 발생하는 접합 깊이가 낮아지는 문제를 해결하여 소자의 동작 특성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판에 게이트 전극 및 소오스/드레인을 갖는 트랜지스터들을 형성하는 단계;전면에 제 1 두께를 갖는 포토레지스트를 도포하고 선택적으로 패터닝하여 살리사이드 방지 영역이 오픈되는 포토레지스트 패턴층을 형성하는 단계;상기 살리사이드 방지 지역에 절연 물질을 제 1 두께보다 작은 제 2 두께를 갖도록 채운 후에 열처리에 의한 응고 과정을 진행하고 포토레지스트 패턴을 제거하여 살리사이드 방지막을 형성하는 단계;전면에 살리사이드 형성용 금속층을 형성하고 1차 열처리후에 미반응 금속층을 제거한후 2차 열처리 공정으로 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
- 제 1 항에 있어서, 살리사이드 방지막은 선택된 트랜지스터들의 소오스/드레인 영역상에 형성되는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
- 제 1 항에 있어서, 제 1 두께를 1000 ~ 5000Å으로 하고, 제 2 두께를 300 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
- 제 1 항에 있어서, 살리사이드 방지 영역에 절연 물질을 채우는 공정을 산화막을 사용한 스핀 코팅 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
- 제 1 항에 있어서, 살리사이드 방지막을 형성하기 위한 응고 과정을 100 ~ 250℃의 온도에서의 열처리로 진행하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083222A KR100447230B1 (ko) | 2001-12-22 | 2001-12-22 | 반도체 소자의 살리사이드 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083222A KR100447230B1 (ko) | 2001-12-22 | 2001-12-22 | 반도체 소자의 살리사이드 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030053168A KR20030053168A (ko) | 2003-06-28 |
| KR100447230B1 true KR100447230B1 (ko) | 2004-09-04 |
Family
ID=29577778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0083222A KR100447230B1 (ko) | 2001-12-22 | 2001-12-22 | 반도체 소자의 살리사이드 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100447230B1 (ko) |
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-
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- 2001-12-22 KR KR10-2001-0083222A patent/KR100447230B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20030053168A (ko) | 2003-06-28 |
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| A201 | Request for examination | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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