KR100571384B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
반도체 소자 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR100571384B1 KR100571384B1 KR1020030074452A KR20030074452A KR100571384B1 KR 100571384 B1 KR100571384 B1 KR 100571384B1 KR 1020030074452 A KR1020030074452 A KR 1020030074452A KR 20030074452 A KR20030074452 A KR 20030074452A KR 100571384 B1 KR100571384 B1 KR 100571384B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- forming
- layer
- conductive layer
- gate poly
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 125000006850 spacer group Chemical group 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910003855 HfAlO Inorganic materials 0.000 claims description 4
- 229910004143 HfON Inorganic materials 0.000 claims description 4
- 229910004129 HfSiO Inorganic materials 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 abstract description 7
- 238000000059 patterning Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 36
- 239000012535 impurity Substances 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- -1 germanium ions Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
샐리사이드가 형성되는 게이트 면적을 충분히 확보할 수 있는 숏 채널 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명의 제조 방법은, 반도체 기판에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 실리콘-게르마늄층을 형성하는 단계; 상기 실리콘-게르마늄층 상부에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 및 실리콘-게르마늄층을 패터닝하여 상부 폭이 하부 폭보다 크게 형성된 실리콘-게르마늄층/폴리실리콘층으로 이루어지는 게이트 폴리를 형성하는 단계; 상기 게이트 폴리를 마스크로 하여 LDD를 형성하는 단계; 상기 게이트 폴리의 측벽에 스페이서를 형성하는 단계; 상기 게이트 폴리 및 스페이서를 마스크로 하여 소스/드레인을 형성하는 단계; 및 상기 게이트 폴리, 소스/드레인 위에 샐리사이드막을 형성하는 단계;를 포함한다.
게이트, 이중 스페이서, 트랜지스터, 샐리사이드, 더미 게이트,
Description
도 1은 종래 기술에 따른 반도체 소자의 개략 구성도이고,
도 2는 본 발명에 따른 반도체 소자의 개략 구성도이며,
도 3a 내지 3d는 도 2의 반도체 소자 제조 방법을 나타내는 공정도이다.
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 샐리사이드가 형성되는 게이트 면적을 충분히 확보할 수 있는 숏 채널 트랜지스터 및 이의 제조 방법에 관한 것이다.
반도체 소자의 제조 기술이 점차 고집적화 되고 또한 빠른 속도가 요구되어짐에 따라 새로운 반도체 제조 기술이 활발히 연구되고 있다. 최근에는 특히 빠른 소자 동작 속도를 위해서 트랜지스터가 턴온(turn on)될 때 전자의 이동 경로를 최소한으로 줄이는 것이 요구된다. 이를 위해 소스와 드레인간의 거리, 즉 채널 길이가 축소된 숏 채널 트랜지스터에 대한 연구가 진행되고 있으며, 또한 트랜지스터의 게이트와 후속 배선과의 콘택 저항을 최소한으로 줄일 수 있는 샐리사이드에 대 한 연구가 진행되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 개략적인 구성도를 도시한 것이다.
도시한 바와 같이, 반도체 기판(100)의 소자 영역에는 게이트 산화막(102)과 게이트 폴리(104)가 형성되어 있으며, 게이트 폴리(104)의 측벽에는 절연막으로 이루어진 스페이서(106)가 형성되어 있다.
또한, 게이트 산화막(102) 하부의 반도체 기판(100)에는 반도체 기판(100)과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(108)가 형성되어 있으며, LDD(108)에 접하는 반도체 기판(100)의 접합 영역에는 LDD(108)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(110)이 형성되어 있다.
또한, 게이트 폴리(104) 및 소스/드레인(110)의 상부에는 접촉 저항을 낮추기 위한 샐리사이드막(112)이 형성되어 있다.
이러한 구성의 트랜지스터를 갖는 반도체 소자에 있어서, 빠른 소자 동작 속도를 위해서는 위에서 설명한 바와 같이 소스/드레인 사이의 채널 길이를 줄여야 하는데, 상기 채널 길이를 줄이기 위해서는 게이트 폴리의 폭을 축소시켜야 한다. 그런데, 게이트 폴리의 폭을 축소하는 경우에는 좁은 라인 효과(narrow line effect)가 심하게 발생하고, 이로 인해 게이트 폴리의 상부에 샐리사이드를 형성하는 작업이 용이하지 않다. 따라서, 종래의 숏 채널 트랜지스터는 게이트 저항 증가로 인해 소자 특성이 저하되는 문제점이 있다.
또한, 게이트 산화막 역시 반도체 소자가 고집적화 되어 감에 따라 매우 얇게 형성된다. 따라서, 소스/드레인의 불순물 이온을 활성화시키기 위한 열공정시 게이트 폴리 내에 함유된 불순물 이온이 게이트 산화막 뿐만 아니라 채널 영역에까지 침투해 들어가게 된다. 이로 인하여 게이트 산화막이 열화(degradation)되고, 문턱 전압이 변하게 되어 소자의 전기적 특성이 저하된다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 샐리사이드가 형성되는 게이트 면적을 충분히 확보할 수 있으며, 전기적 특성이 저하되는 것을 방지할 수 있는 숏 채널 트랜지스터를 제공하는데 있다.
본 발명의 또다른 목적은 상기한 숏 채널 트랜지스터의 효과적인 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판;
상기 반도체 기판의 소자 영역에 제공되는 게이트 산화막 및 게이트 폴리;
상기 게이트 폴리의 측벽에 제공되는 스페이서;
상기 게이트 산화막 하부의 반도체 기판에 제공되는 소스/드레인; 및
상기 게이트 폴리, 소스/드레인의 표면에 제공되는 샐리사이드막;
을 포함하며, 상기 게이트 폴리는 상부 게이트 및 하부 게이트의 이중층으로 이루어지고, 상부 게이트는 하부 게이트보다 넓은 폭으로 형성되는 반도체 소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 상부 게이트는 UP(Un-doped Polysilicon)에 게르마늄(Ge)을 주입한 실리콘-게르마늄층으로 이루어지고, 하부 게이트는 DP(Doped Polysilicon)으로 이루어진다.
이러한 구성의 반도체 소자는,
반도체 기판에 게이트 산화막을 형성하는 단계;
하부 및 상부 게이트의 이중층으로 이루어지며, 상기 상부 게이트가 하부 게이트보다 큰 폭으로 이루어지는 게이트 폴리를 형성하는 단계;
상기 게이트 폴리를 마스크로 하여 LDD를 형성하는 단계;
상기 게이트 폴리의 측벽에 스페이서를 형성하는 단계;
상기 게이트 폴리 및 스페이서를 마스크로 하여 소스/드레인을 형성하는 단계; 및
상기 게이트 폴리, 소스/드레인 위에 샐리사이드막을 형성하는 단계;
를 포함하는 반도체 소자의 제조 방법에 의해 제조할 수 있다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 폴리를 형성하는 단계는, 게이트 산화막 상부에 제1 전도층을 형성하는 단계; 상기 제1 전도층에 게르마늄을 이온 주입하여 Ge-Rich 상태로 변화시키는 단계; 상기 제1 전도층 상부에 제2 전도층을 형성하는 단계; 및 상기 제1 및 제2 전도층을 선택적으로 제거하는 단계를 포함한다.
여기에서, 상기 선택적 제거 단계에서는 건식 식각 공정을 사용하는데, 상기한 건식 식각 공정을 사용하면 제1 전도층과 제2 전도층의 식각비가 다르므로, 제2 전도으로 이루어지는 상부 게이트의 폭이 제1 전도층으로 이루어지는 하부 게이트 의 폭보다 크게 식각된다.
이때, 상기 제1 전도층으로는 UP(Undoped Polysilicon)을 사용하며, 제2 전도층으로는 DP(Doped Polysilicon)을 사용하며, 제1 및 제2 전도층의 건식 식각시에는 CF4 또는 HBr을 포함하는 가스를 사용한다.
그리고, 게르마늄 이온 주입시에는 10∼100keV의 이온 주입 에너지를 사용한다.
한편, 상기 게이트 산화막은 HfO2, HfAlO, HfSiO 또는 HfON 중에서 선택한 어느 하나로 형성하며, 샐리사이드막은 티타늄, 코발트, 또는 니켈 중 어느 하나로 형성한다. 그리고, 스페이서는 질화막, 산화막, 또는 질화막과 산화막의 복합 막 중 어느 하나로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 개략 구성도이고, 도 3a 내지 3d는 도 2의 소자 제조 방법을 나타내는 공정도이다.
반도체 기판(10)의 소자 영역에는 게이트 산화막(12)과 게이트 폴리(14)가 형성되어 있으며, 게이트 폴리(14)의 측벽에는 스페이서(16)가 형성되어 있다.
여기에서, 상기 게이트 산화막(12)은 HfO2, HfAlO, HfSiO 또는 HfON 중에서 선택한 어느 하나로 이루어지며, 스페이서(16)는 질화막, 산화막, 또는 질화막과 산화막의 복합막 중 어느 하나로 이루어진다.
그리고, 게이트 폴리(14)는 서로 다른 폭의 하부 게이트(14a)와 상부 게이트(14b)로 이루어지는데, 바람직하게는, 상부 게이트(14b)가 하부 게이트(14a)보다 더 큰 폭으로 이루어진다.
여기에서, 상기 상부 게이트(14b)는 DP(Doped Polysilicon)층으로 이루어지며, 하부 게이트(14a)는 UP(Undoped Polysilicon)층으로 이루어진다. 그리고, 상기 하부 게이트(14a)는 게이트 내의 불순물 이온이 게이트 산화막으로 침투하는 것을 방지할 수 있는 원소, 일례로 게르마늄(Ge)이 풍부하게 포함된 Ge-Rich 상태로 형성된다. 이를 위해, 상기 하부 게이트(14a)에는 게르마늄 등의 원소가 이온 주입된다.
그리고, 게이트 산화막(12) 하부의 반도체 기판(10)에는 반도체 기판과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(18)가 형성되어 있으며, LDD(18)에 접하는 반도체 기판(10)의 접합 영역에는 LDD(18)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(20)이 형성되어 있다. 상기 도 2에는 열공정 후의 상기 소스/드레인(20)의 최종 프로파일을 도시하였다.
또한, 게이트 폴리(14)와 소스/드레인(20)의 상부에는 접촉 저항을 낮추기 위한 코발트, 티타늄 또는 니켈 등의 샐리사이드막(22)이 형성되어 있다. 이때, 게이트 폴리(14)는 하부 게이트(14a)보다 상부 게이트(14b)의 폭이 넓게 형성되어 있으므로, 소스/드레인(20) 사이의 채널 길이는 축소되어 있으면서도 게이트 폴리(14)의 상부에 샐리사이드막(22)이 양호하게 형성되어 있다. 따라서, 게이트 폭 축소로 인해 게이트 저항이 증가되고, 이로 인해 소자 특성이 저하되는 것을 방 지할 수 있다.
또한, 소스/드레인(20)의 불순물 이온을 활성화시키기 위한 열공정시 게이트 폴리(14) 내에 함유된 불순물 이온이 게이트 산화막(12)으로 침투하는 것이 방지되므로, 게이트 산화막(12)의 열화 및 문턱 전압의 변화가 방지되고, 게이트의 디플리션(depletion) 억제로 인해 소자의 온/오프 특성이 향상된다.
이러한 구성의 반도체 소자를 제조하기 위한 제조 방법을 설명하면 다음과 같다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(10) 상부에 HfO2, HfAlO, HfSiO 또는 HfON 중에서 선택한 어느 하나를 사용하여 게이트 산화막(12)을 형성하고, 이 막(12) 상부에 제1 전도층(14'a)을 형성한다. 이때, 제1 전도층(14'a)으로는 UP(Un-doped Polysilicon)를 사용한다.
그리고, 상기의 제1 전도층(14'a)을 형성한 후에는 게이트 내의 불순물 이온이 게이트 산화막(12)으로 침투하는 것을 방지할 수 있는 원소, 예를 들면 게르마늄(Ge) 등을 이온 주입한 후 활성화 열처리를 실시하여 제1 전도층(14'a)이 Ge-Rich 상태가 되도록 한다. 이에 따라, 상기 제1 전도층(14'a)이 실리콘-게르마늄층으로 형성된다.
이때, 상기 게르마늄 이온 주입 공정은 제1 전도층(14'a)을 형성한 후 바로 실시하는 것이 바람직하며, 이온 주입 에너지는 10∼100keV로 조절한다. 또한, 제1 전도층(14'a)에 게르마늄 이온이 고르게 주입될 수 있도록 입사 방향을 360° 회전시키면서 이온 주입 공정을 실시할 수 있다.
그리고, 활성화 열처리는 RTP 장비 또는 퍼니스(furnace)에서 실시할 수 있는데, 이때, 제1 전도층(14'a)에 게르마늄을 주입한 후 바로 실시할 수도 있으며, 후속 공정에서 제1 전도층(14'a) 상부에 제2 전도층(14'b)을 형성한 후에 실시할 수도 있다.
이어서, 도 3b에 도시한 바와 같이 제1 전도층(14'a) 상부에 DP(Doped Polysilicon)으로 이루어진 제2 전도층(14'b)을 형성하고, 제2 전도층(14'b) 상부에 포토레지스트를 도포한 후 이를 노광 및 현상하여 감광 마스크(24)를 형성한다.
계속하여, 도 3c에 도시한 바와 같이, 상기 감광 마스크(24)를 마스크로 하고 CF4 또는 HBr을 포함하는 가스를 사용하여 건식 식각 방법에 의해 제1 및 제2 전도층(14'a,14'b)을 선택적으로 제거함으로써 하부 게이트(14a) 및 상부 게이트(14b)를 형성하는데, 이때, 하부 및 상부 게이트(14a,14b)는 상기 제1 및 제2 전도층(14'a,14'b)의 식각비가 다름으로 인해 서로 다른 폭으로 형성된다. 즉, 상부 게이트(14b)가 하부 게이트(14a)보다 넓은 폭으로 형성된다.
상기와 같이 하부 및 상부 게이트(14a,14b)로 이루어진 게이트 폴리(14)를 형성한 후, 이 게이트 폴리(14)를 마스크로 하여 반도체 기판(10)에 LDD(18)를 형성한다.
이후, 도 3d에 도시한 바와 같이 상기 게이트 폴리(26)의 측벽에 스페이서(16)를 형성하고, 이후, 게이트 폴리(14) 및 스페이서(16)를 마스크로 하 여 반도체 기판에 소스/드레인(20)을 형성한다.
여기에서, 상기 스페이서(16)는 질화막, 산화막 또는 질화막과 산화막의 복합막 중에서 선택한 하나를 이용하여 형성할 수 있다.
계속하여, 게이트 폴리(14) 및 스페이서(16)를 포함하는 반도체 기판(10)의 전면에 코발트(Co), 티타늄(Ti) 또는 니켈(Ni) 등의 금속 박막을 스퍼터링 방식으로 형성하고, 상기 반도체 기판(10)에 RTA(Rapid Thermal Annealing) 공정을 실시한 후, 습식 에천트를 사용하여 상기 반도체 기판의 실리콘과 반응하지 않은 금속 박막을 선택적으로 제거함으로써 도 2에 도시한 바와 같이 게이트 폴리(14)와 소스/드레인(20) 표면에 샐리사이드막(22)을 형성한다.
그리고, 도시하지는 않았지만, 상기한 샐리사이드막(22)을 형성한 후에는 반도체 기판(10)의 상부 전면에 PMD를 증착하고 평탄화하며, PMD를 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀에 텅스텐 플러그를 형성하여 소자 전극과 금속 배선층간의 전기적 접속을 위한 콘택을 형성한 후, PMD 상부에 금속 박막을 증착하고 패터닝하여 텅스텐 플러그에 접속되는 금속 박막 패턴으로 이루어진 금속 배선층을 형성하여 반도체 소자를 완성할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 설명한 바와 같이 본 발명은 샐리사이드막을 형성하기 위한 게이트 폴리의 폭을 충분히 확보할 수 있으므로, 추가 장비의 구매 없이 숏 채널 트랜지스터를 제조할 수 있으며, 숏 채널 트랜지스터에서 게이트 폴리의 폭 축소로 인해 발생되는 좁은 라인 효과(narrow line effect)를 억제할 수 있다.
따라서, 게이트 폴리의 상부에 샐리사이드막을 용이하게 형성할 수 있으므로, 게이트 저항 증가로 인해 소자 특성이 저하되는 문제점을 제거할 수 있다.
그리고, 게이트 폴리가 실리콘-게르마늄층과 폴리실리콘층의 이중층으로 이루어져 있으므로, 소스/드레인의 불순물 이온을 활성화시키기 위한 열공정시 게이트 폴리 내에 함유된 불순물 이온이 게이트 산화막으로 침투하는 것을 방지할 수 있다. 따라서, 게이트 산화막의 열화 및 문턱 전압의 변화를 방지할 수 있고, 게이트의 디플리션(depletion)을 억제할 수 있어 소자의 온/오프 특성을 향상시킬 수 있는 효과가 있다.
Claims (10)
- 삭제
- 삭제
- 삭제
- 반도체 기판에 게이트 산화막을 형성하는 단계;하부 및 상부 게이트의 이중층으로 이루어지며, 상기 상부 게이트가 하부 게이트보다 큰 폭으로 이루어지는 게이트 폴리를 형성하는 단계;상기 게이트 폴리를 마스크로 하여 LDD를 형성하는 단계;상기 게이트 폴리의 측벽에 스페이서를 형성하는 단계;상기 게이트 폴리 및 스페이서를 마스크로 하여 소스/드레인을 형성하는 단계; 및상기 게이트 폴리, 소스/드레인 위에 샐리사이드막을 형성하는 단계;를 포함하고,상기 게이트 폴리를 형성하는 단계는, 게이트 산화막 상부에 제1 전도층을 형성하는 단계; 상기 제1 전도층에 게르마늄을 이온 주입하여 Ge-Rich 상태로 변화시키는 단계; 상기 제1 전도층 상부에 제2 전도층을 형성하는 단계; 및 CF4 또는 HBr을 포함하는 가스를 이용한 건식 식각 공정을 사용하여 상기 제1 및 제2 전도층을 선택적으로 제거하는 단계를 포함하고,상기 제1 전도층으로는 UP(Undoped Polysilicon)를 사용하며, 제2 전도층으로는 DP(Doped Polysilicon)을 사용하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 삭제
- 제 4항에 있어서, 상기 게르마늄 이온 주입 공정에서는 10∼100keV의 이온 주입 에너지를 사용하는 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 게이트 산화막은 HfO2, HfAlO, HfSiO 또는 HfON 중에서 선택한 어느 하나로 형성하는 반도체 소자의 제조 방법.
- 제 8항에 있어서, 상기 스페이서는 질화막, 산화막, 또는 질화막과 산화막의 복합 막 중 어느 하나로 형성하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074452A KR100571384B1 (ko) | 2003-10-23 | 2003-10-23 | 반도체 소자 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030074452A KR100571384B1 (ko) | 2003-10-23 | 2003-10-23 | 반도체 소자 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050039090A KR20050039090A (ko) | 2005-04-29 |
| KR100571384B1 true KR100571384B1 (ko) | 2006-04-14 |
Family
ID=37241367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030074452A KR100571384B1 (ko) | 2003-10-23 | 2003-10-23 | 반도체 소자 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100571384B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100741983B1 (ko) | 2004-07-05 | 2007-07-23 | 삼성전자주식회사 | 고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조방법 |
-
2003
- 2003-10-23 KR KR1020030074452A patent/KR100571384B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100741983B1 (ko) | 2004-07-05 | 2007-07-23 | 삼성전자주식회사 | 고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050039090A (ko) | 2005-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100214468B1 (ko) | 씨모스 소자 제조방법 | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| KR100602110B1 (ko) | 이중 스페이서를 갖는 반도체 소자 및 이의 제조 방법 | |
| JP4093855B2 (ja) | 半導体素子の製造方法 | |
| KR100470832B1 (ko) | 두께가 얇은 ｓｏｉ층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법 | |
| KR20000048314A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100658088B1 (ko) | 저 누설량을 갖는 ｍｏｓ 트랜지스터 | |
| JP2006508548A (ja) | ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 | |
| KR100510525B1 (ko) | 얕은 소오스/드레인 영역을 갖는 반도체 소자의 제조방법 | |
| KR100453950B1 (ko) | 모스형 트랜지스터의 게이트전극 형성방법 | |
| KR100571384B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20050105806A (ko) | 반도체 소자의 제조방법 | |
| KR100299896B1 (ko) | 반도체장치제조방법 | |
| KR101128696B1 (ko) | 모스 트랜지스터 제조 방법 | |
| KR100467812B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101102775B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2004207613A (ja) | 半導体装置及びその製造方法 | |
| JPH08321607A (ja) | 半導体装置およびその製造方法 | |
| KR100995332B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100247811B1 (ko) | 반도체장치의 제조방법 | |
| KR100447230B1 (ko) | 반도체 소자의 살리사이드 형성 방법 | |
| KR20020096393A (ko) | 모스 트랜지스터의 제조방법 | |
| KR100628224B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR100501542B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100504196B1 (ko) | 반도체 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |