KR100596925B1 - 반도체 소자의 샐리사이드 형성 방법 - Google Patents
반도체 소자의 샐리사이드 형성 방법 Download PDFInfo
- Publication number
- KR100596925B1 KR100596925B1 KR1020040115791A KR20040115791A KR100596925B1 KR 100596925 B1 KR100596925 B1 KR 100596925B1 KR 1020040115791 A KR1020040115791 A KR 1020040115791A KR 20040115791 A KR20040115791 A KR 20040115791A KR 100596925 B1 KR100596925 B1 KR 100596925B1
- Authority
- KR
- South Korea
- Prior art keywords
- salicide
- source
- metal layer
- gate
- drain diffusion
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title abstract description 22
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 19
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 16
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 9
- -1 nitrogen ions Chemical class 0.000 claims abstract description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 239000002184 metal Substances 0.000 abstract description 24
- 229910052751 metal Inorganic materials 0.000 abstract description 24
- 238000005530 etching Methods 0.000 abstract description 6
- 238000005121 nitriding Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
반도체 소자의 샐리사이드 형성 방법을 개시한다. 본 방법은, 게이트 전극, 게이트 스페이서 및 소스/드레인 확산 영역이 형성된 반도체 기판 위에 샐리사이드를 형성하는 금속층을 형성하는 단계; 질소 이온빔을 상기 반도체 기판에 대하여 소정의 각도로 경사지게 주입하여 상기 게이트 스페이서의 상측에 형성된 상기 금속층에 질소 이온을 주입하는 단계; 상기 금속층을 열처리하여 게이트 전극의 상측 및 소스/드레인 확산 영역의 상측에 각각 샐리사이드층을 형성하는 단계; 및 상기 샐리사이드층을 제외한 상기 금속층의 잔존물을 에칭하여 제거하는 단계;를 포함하여 구성된다. 그리하여, 스페이서의 상측에 형성된 금속층을 질화시킴으로써 게이트 전극 및 소스/드레인 확산 영역 사이에 브리지가 형성되는 것을 효과적으로 방지한다.
Description
도 1a 내지 도 1e는 종래의 MOS 트랜지스터에서 샐리사이드를 형성하는 방법을 설명하기 위한 도면이다.
도 2는 본 발명에 따라 질소 이온빔을 금속층이 증착된 반도체 기판에 대하여 경사지게 주입되는 상태를 도시한 개요도이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, 게이트 전극 및 소스/드레인 확산 영역에 샐리사이드를 형성하는 방법에 관한 것이다.
반도체 집적 회로의 제조에 있어서, 개발 초기에는 1 ~ 2 mm 크기의 실리콘 다이(die)에 한 개의 트랜지스터를 제작하였으나, 오늘날에는 20 mm × 20 mm 크기 위에 수백만 개의 단위 소자들을 집적하기에 이르렀다. 이러한 집적 회로를 제조하기 위하여 단위 트랜지스터의 크기를 최소 크기로 설계하게 되는데, 이를 구현하기 위하여 다양한 공정 기술들이 개발되고 있다.
집적 회로를 구성하는 단위 트랜지스터의 스케일 다운(Scale Down)에 따라 소스-드레인 확산 영역에서의 확산 정도가 높고 큰 곡률을 가지는 매우 얇은 접합의 기판이 요구된다. 이와 같이, 불순물의 농도 구배가 급격한 드레인-기판의 접합에서는 핫 캐리어(Hot Carrier)로 인한 임팩트 이온화(Impact Ionization) 현상이 유발된다. 이 문제를 해결하기 위하여 LDD(Lightly Doped Drain) 구조가 개발되었다. LDD 구조는 다결정 실리콘 게이트의 경계를 정한 뒤, N형 불순물 주입을 사용하여 채널의 연장을 확정 짓는 LDD 연장선을 형성함으로써 이루어진다.
한편, 트랜지스터의 게이트 전극 및 소스-드레인 확산 영역을 형성한 후에는 이를 외부와 전기적으로 연결하기 위하여 금속 배선과의 컨택(Contact)을 형성하게 되는데, 트랜지스터의 스케일 다운에 따라 형성된 얇은 다결정 실리콘 게이트 및 옅은 소스-드레인 확산 영역의 면저항은 모두 10 ~ 20 ohms/square 이하로 줄어들 수 없게 된다. 이 때문에 상호접속 매개체로서의 유용성이 크게 줄어들게 된다.
이러한 문제를 해결하고 상호 접속을 향상시키기 위한 방안으로서, 게이트 또는 소스-드레인 영역의 실리콘 위에 낮은 비저항값을 가지는 실리사이드(Silicide)를 형성하는 방법이 개발되었다. 특히, 트랜지스터의 게이트와 소스-드레인 영역 위에 실리사이드를 동시에 형성하는 공정을 샐리사이드(Salicide) 공정이라고 한다. 이러한 샐리사이드 공정을 통하여, 소스-드레인과 게이트 사이에 생겨날 수 있는 겹침으로 인한 기생 커패시턴스를 없앨 수 있고, 금속과 소스-드레인의 접촉 면적이 증가하여 접촉 저항 및 소스-드레인 내부 저항을 줄일 수 있다.
도 1a 내지 도 1e를 참조하여, 종래 반도체 소자의 샐리사이드의 형성 방법 을 설명하면 다음과 같다.
먼저, 트랜지스터가 형성되는 활성 영역에서, 기판(10) 위에 게이트 산화물(20) 및 다결정 실리콘(30)을 차례로 형성한 후, 포토리소그래피 및 에칭 공정에 의해 게이트 전극이 형성될 영역만 패터닝함으로써 도 1a와 같은 형태를 얻는다.
다음으로, 도 1a에서 형성된 다결정 실리콘 게이트(30)를 마스크로 하여 기판(10)과 반대 도전형을 갖는 저농도의 불순물을 저에너지로 이온 주입하고 열처리함으로써 LDD 영역(22a)을 형성한다.(도 1b 참조)
위와 같이 LDD 영역(22a)을 형성한 후에는, 기판(10)의 전면에 걸쳐 저압 화학 기상 증착법(LPCVD)으로 산화막을 형성한 후 게이트(30)의 측벽 부분의 산화막만을 남기고 식각하여 제거한다. 이렇게 게이트(30)의 측벽 부분에 남겨진 산화막은 스페이서(Spacer; 32)로서 후술하는 샐리사이드 공정에서 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다. 도 1c에는 스페이서(32)가 형성된 상태를 도시하였다.
계속하여, 도 1d에서 보듯이, 다결정 실리콘 게이트(30) 및 스페이서(32)를 마스크로 하여 불순물을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(22b)을 형성한다. 다음으로, 실리콘 또는 다결정 실리콘과 반응하여 샐리사이드를 형성하는 코발트(Co) 또는 티타늄(Ti) 등의 금속을 기판(10)의 전면에 증착한다. 그 후, 소결 공정을 통해 다결정 실리콘 게이트의 상면 및 소스/드레인 확산 영역에서의 실리콘 기판 상면에서 샐리사이드층을 형성한 후, 반응하지 않은 금속을 선택적 에칭에 의해 제거한다. 이렇게 형성된 자기 정돈되는 실리사이드를 샐리사이드라고 한다. 도 1e에는 다결정 실리콘 게이트(30) 및 소스/드레인 확산 영역에 각각 샐리사이드층(24a, 24b)이 형성된 상태를 도시하였다.
최근 반도체 소자의 고집적화에 따라, 반도체 소자를 구성하는 각각의 구성 요소들의 크기가 매우 미세해지고 있다. 특히, 게이트 전극의 폭이 점점 작아짐에 따라 제조 공정에서의 세심한 주의가 요구된다. 따라서, 게이트 전극(30) 및 그 측벽에 형성되는 스페이서(32)의 폭이 보다 미세한 패턴으로 형성되는 경우에는, 위에서 설명한 샐리사이드 형성 공정에서 게이트 전극(30) 위의 샐리사이드층(24a) 및 소스/드레인 확산 영역 위의 샐리사이드층(24b) 사이에 브리지(bridge)가 형성되어 양자가 단락되는 문제가 발생하게 된다. 그로 인해, 게이트 및 소스/드레인 사이의 절연이 파괴되어 반도체 소자의 정상적인 동작이 방해된다.
본 발명의 목적은, MOS 트랜지스터의 게이트 및 소스/드레인 각각에 샐리사이드층을 형성할 때, 게이트 및 소스/드레인 사이에 브리지가 형성되는 것을 효과적으로 방지할 수 있는 반도체 소자의 샐리사이드 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 샐리사이드 형성 방법은, 게이트 전극, 게이트 스페이서 및 소스/드레인 확산 영역이 형성된 반도체 기판 위에 샐리사이드를 형성하는 금속층을 형성하는 단계; 질소 이온빔을 상기 반도체 기판에 대하여 소정의 각도로 경사지게 주입하여 상기 게이트 스페이서의 상측에 형성된 상기 금속층에 질소 이온을 주입하는 단계; 상기 금속층을 열처리하여 게이트 전극의 상측 및 소스/드레인 확산 영역의 상측에 각각 샐리사이드층을 형성하는 단계; 및 상기 샐리사이드층을 제외한 상기 금속층의 잔존물을 에칭하여 제거하는 단계;를 포함하여 구성된다. 그리하여, 스페이서의 상측에 형성된 금속층을 질화시킴으로써 게이트 전극 및 소스/드레인 확산 영역 사이에 브리지가 형성되는 것을 효과적으로 방지한다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 이중 LDD형 MOS 트랜지스터 및 그의 제조 방법을 바람직한 실시예를 예시하여 설명하기로 한다.
먼저, 본 발명에 따른 반도체 소자의 샐리사이드 형성 공정을 수행하기에 앞서서, 반도체 기판(10) 위에 게이트 산화막(20), 게이트 전극(30), 스페이서(32) 및 LDD가 형성된 소스/드레인 확산 영역(22)를 형성한다. 이는 도 1a 내지 도 1d를 통해 설명한 것과 동일 또는 유사한 방법으로 제조된다.
다음으로, 이렇게 형성된 반도체 기판(10) 위에 실리콘 또는 다결정 실리콘과 반응하여 샐리사이드를 형성하는 코발트(Co) 또는 티타늄(Ti) 등의 금속층(24)을 증착한다.
그 후, 도 2에서 보듯이, 상기 금속층에 질소(N)를 이온 주입 공정에 의해 주입한다. 이 때, 질소의 이온 주입은 이온 주입기 내에 장착되는 반도체 기판을 경사지게 배치하여 실시한다. 즉, 반도체 기판(10)에 대하여 이온 주입기의 이온 빔이 경사지게 주입되게 한다. 이는 스페이서(32a, 32b)의 상부에 증착된 금속층(24)의 A영역에만 질소를 주입하기 위함이다. 도 2에는 이온 빔(화살표로 표시함)이 좌측에 배치된 스페이서(32a)를 향해 일측으로 경사지게 주입되는 상태를 표시 하였다. 한편, 이와 반대로 우측에 배치된 스페이서(32b)를 향해 이온 빔이 주입되도록 반도체 기판을 반대쪽으로 기울여서 이온 주입을 실시한다.
이와 같이, 질소 이온 빔을 일측으로 경사지게 주입하게 되면, 스페이서(32a, 32b)의 상부에 증착된 금속층(24)에 질소 이온이 주로 주입되고, 게이트 전극(30)의 상부 및 소스/드레인 확산 영역(22)의 상부에 증착된 금속층(24)에는 상대적으로 약간의 질소만이 주입된다. 질소 이온이 주되게 주입된 스페이서(32a, 32b)의 상부에 증착된 금속층(24)은 질화(Nitride)된다. 따라서, 영역 A에 증착된 금속층(24)은 후속하는 소둔 공정에서 실리콘과 반응하지 않게 되므로 실리사이드(silicide)가 형성되지 않는다. 그리하여, 게이트 영역에 형성될 샐리사이드층 및 소스/드레인 확산 영역에 형성될 샐리사이드층 사이에 브리지가 형성되는 것을 방지할 수 있다.
다음으로, 소결 공정을 통해 다결정 실리콘 게이트 전극(30)의 상면 및 소스/드레인 확산 영역(22)에서의 실리콘 기판 상면에서 샐리사이드층을 형성한 후, 반응하지 않은 금속을 선택적 에칭에 의해 제거한다.
본 발명에 따르면, MOS 트랜지스터의 게이트 전극의 상부 및 소스/드레인 확산 영역의 상부에 샐리사이드층을 형성할 때, 스페이서의 상측에 증착된 금속층에만 집중적으로 질소 이온을 주입하여 질화시킴으로써 실리사이드로 변하는 것을 방지한다. 그리하여, 게이트 및 소스/드레인 사이에 브리지가 형성되는 것을 효과적으로 방지할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로, 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (3)
- 게이트 전극, 게이트 스페이서 및 소스/드레인 확산 영역이 형성된 반도체 기판 위에 코발트층을 형성하는 단계;질소 이온빔에 대하여 상기 반도체 기판을 소정의 각도로 경사지게 배치함으로써 상기 질소 이온빔을 상기 반도체 기판에 대하여 소정의 각도로 경사지게 주입하여 상기 게이트 스페이서의 상측에 형성된 상기 코발트층에 질소 이온을 주입하는 단계;상기 코발트층을 열처리하여 게이트 전극의 상측 및 소스/드레인 확산 영역의 상측에 각각 샐리사이드층을 형성하는 단계; 및상기 샐리사이드층을 제외한 상기 코발트층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 샐리사이드 형성 방법.
- 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115791A KR100596925B1 (ko) | 2004-12-29 | 2004-12-29 | 반도체 소자의 샐리사이드 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115791A KR100596925B1 (ko) | 2004-12-29 | 2004-12-29 | 반도체 소자의 샐리사이드 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060076095A KR20060076095A (ko) | 2006-07-04 |
| KR100596925B1 true KR100596925B1 (ko) | 2006-07-06 |
Family
ID=37168555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040115791A KR100596925B1 (ko) | 2004-12-29 | 2004-12-29 | 반도체 소자의 샐리사이드 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100596925B1 (ko) |
-
2004
- 2004-12-29 KR KR1020040115791A patent/KR100596925B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060076095A (ko) | 2006-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190757B1 (ko) | 모스 전계 효과 트랜지스터 형성방법 | |
| US6004849A (en) | Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source | |
| US20040188766A1 (en) | CMOS device integration for low external resistance | |
| US7449387B2 (en) | MOS transistor and method of manufacturing the same | |
| KR101022854B1 (ko) | 도핑된 고유전 측벽 스페이서들을 구비한 전계 효과트랜지스터의 드레인/소스 확장 구조 | |
| KR100707590B1 (ko) | 다중 엘디디형 모스 트랜지스터 및 그 제조 방법 | |
| US6569743B2 (en) | Method of fabricating a semiconductor device | |
| KR100214523B1 (ko) | 모스소자의 제조 방법 | |
| KR100234378B1 (ko) | 실리사이드를 이용한 스위칭 소자 및 그 제조방법 | |
| KR100596925B1 (ko) | 반도체 소자의 샐리사이드 형성 방법 | |
| KR19990060317A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100311498B1 (ko) | 반도체 소자의 이중 게이트 형성방법 | |
| KR100596927B1 (ko) | 모스 트랜지스터 및 그 제조 방법 | |
| KR19990026126A (ko) | 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법 | |
| KR100596926B1 (ko) | Ｍｏｓ 트랜지스터의 제조 방법 | |
| KR100699594B1 (ko) | 반도체 소자의 실리사이드 제조방법 | |
| KR100297325B1 (ko) | 반도체장치의 실리사이드 형성방법 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100699595B1 (ko) | 반도체 소자의 실리사이드 제조방법 | |
| KR100571384B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100622812B1 (ko) | 반도체 소자의 게이트 제조 방법 | |
| KR100546812B1 (ko) | 반도체 소자 제조방법 | |
| KR100950424B1 (ko) | 반도체 소자의 실리사이드층 형성 방법 | |
| KR19990059173A (ko) | 반도체 장치의 제조방법 | |
| KR100447230B1 (ko) | 반도체 소자의 살리사이드 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |