KR19990059173A - 반도체 장치의 제조방법 - Google Patents
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Abstract
반도체 장치의 제조방법에 관하여 개시한다. 본 발명의 제조방법은 반도체 기판상에 활성영역을 규정하기 위하여 필드 산화막을 형성하는 단계와, 여기에 게이트 산화막과 폴리실리콘층을 차례로 증착하는 단계와, 게이트 산화막 및 폴리실리콘층의 일부를 선택식각함으로써 게이트 전극을 형성하는 단계와, 이온주입을 통하여 LDD를 형성하는 단계와, 게이트 전극이 형성된 결과물 위에 실리콘 산화막을 증착하고 실리콘 산화막에 불순물을 이온주입한 다음 식각함으로써 스페이서 절연막을 형성하는 단계와, 이온주입을 통하여 소오스/드레인 영역을 형성하는 단계와, 금속층을 전면에 증착하는 단계와, 이 금속층의 실리사이드 형성을 위하여 1차 열처리를 행하는 단계와, 습식 식각공정을 통하여 미반응 금속을 제거하는 단계, 및 안정된 실리사이드를 형성을 위하여 2차 열처리를 행하는 단계를 포함하는 것을 특징으로 한다. 이와 같은 본 발명에 의하면, n형 트랜지스터에서보다 실리사이드 반응이 용이한 p형 트랜지스터에서 발생할 수 있는 게이트 전극과 소오스/드레인 확산층 사이의 단락문제를 개선함과 동시에 저저항의 자기정렬 실리사이드를 형성함으로써 반도체 소자의 실리사이드 특성을 향상시킬 수가 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 이온이 주입된 스페이서 절연막을 이용함으로써 자기정렬 실리사이드(self-aligned silicide)의 특성을 개선한 금속산화물 반도체(MOS) 장치의 제조방법에 관한 것이다.
반도체 장치의 고밀도, 고집적화로 반도체 소자의 설계치수가 스켈링 다운(scaling down)되어 서브미크론(submicron)화 하면서 활성영역, 게이트 및 금속배선의 설계선폭이 매우 축소되어 왔다. 이와 같이 반도체 소자의 게이트 길이가 크게 감소함에 따라 쇼트채널 효과(short channel effect)로 인해 반도체 소자의 전기적 불량이 발생하게 되었다. 이러한 문제점을 해결하기 위한 방법으로 채널의 길이를 적절하게 늘리는 방법과, 게이트 및 활성영역의 접촉저항을 감소하고 금속배선의 저저항화를 위하여 고전도도의 고융점 금속(refractory metal)을 이용한 금속배선 기술이 널리 주목받게 되었다.
특히 위 고융점 금속을 이용한 흔히 살리사이드(salicide)라고 하는 자기정렬 실리사이드 방법은 소오스/드레인 확산층과 폴리실리콘 게이트상에 티타늄(Ti) 등의 금속층을 증착한 후 열처리를 행하여 상기 소오스/드레인 확산층과 폴리실리콘 게이트 위에 티타늄 실리사이드 등을 형성하는 기술이다. 여기서 자기정렬 티타늄 실리사이드를 형성하기 위해서는 1차로 상대적으로 저온에서 어닐링하여 저항이 높은 C49상을 형성시키고, 미반응 티타늄을 식각한 후 2차로 상대적으로 고온에서 어닐링한으로써 저항이 낮은 C54상으로 상변위를 시키게 된다.
그러나, 이러한 종래의 자기정렬 티타늄 실리사이드 형성기술은 확산층이나 폴리실리콘의 이온주입 원소에 의해 영향을 받게 되는데, 특히 n형 트랜지스터의 이온주입 원소인 비소(As)나 인(P)은 금속의 실리사이드 반응을 지연시키는 역할을 한다. 따라서 CMOS(Complementary Metal Oxide Semiconductor) 구조에 있어서 n형 트랜지스터의 실리사이드층이 p형 트랜지스터의 실리사이드층보다 두께도 얇고 저항도 높은 단점이 있으며, 후속 열처리 공정시 임계응집에 의해 끊기는 현상으로 인해 저항이 더욱 높아진다는 문제점이 있다.
뿐만 아니라, 반도체 장치의 집적도가 증가함에 따라 두껍고 저항이 낮은 실리사이드 형성을 위해서 1차 어닐링 온도를 올리는 방법을 상정하게 되지만, 상기한 방법에 의하면 실리사이드 형성이 보다 용이한 p형 트랜지스터에서 게이트와 확산층의 실리사이드 단락문제가 발생하므로 온도상승에 한계가 있다. 따라서, 게이트와 확산층에서 저항이 낮은 자기정렬 실리사이드를 형성하면서도 이들 사이의 절연을 위한 스페이서 산화막 위에는 실리사이드가 형성되지 않는 반도체 장치의 제조방법이 요구되는 것이다.
따라서, 본 발명은 상술한 종래기술의 문제점을 해결하고자 하는 것으로 본 발명의 목적은 자기정렬 실리사이드 형성시 n형 이온주입 원소가 실리사이드 반응을 억제한다는 점을 이용함으로써 n형 트랜지스터에서보다 실리사이드 반응이 용이한 p형 트랜지스터에서 발생할 수 있는 게이트 전극과 확산층 사이의 단락문제를 해결하면서도 저저항의 자기정렬 실리사이드를 형성하는 반도체 장치의 제조방법을 제공하는 데 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 장치의 제조과정을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 실리콘 기판 20 : 필드 산화막
50 : 게이트 전극 60 : LDD
70 : 스페이서 절연막 80 : 소오스/드레인 영역
100 : 티타늄 실리사이드층
상기한 기술적 과제를 달성하기 위하여 본 발명은 반도체 기판상에 활성영역을 규정하기 위하여 필드 산화막을 형성하는 단계와;
상기 결과물 위에 게이트 산화막과 폴리실리콘층을 차례로 증착하는 단계와;
상기 게이트 산화막 및 폴리실리콘층의 일부를 선택식각함으로써 게이트 전극을 형성하는 단계와;
상기 결과물을 패터닝한 후 이온주입을 통하여 LDD를 형성하는 단계와;
상기 결과물 위에 이온주입된 스페이서 절연막을 형성하는 단계와;
이온주입을 통하여 소오스/드레인 영역을 형성하는 단계와;
상기 결과물 전면에 금속층을 증착하는 단계와;
상기 금속층의 실리사이드 형성을 위하여 1차 열처리를 행하는 단계와;
습식 식각공정을 통하여 상기 결과물상의 미반응 금속을 제거하는 단계; 및
안정된 실리사이드를 형성을 위하여 2차 열처리를 행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명은 또한 상기 스페이서 절연막을 형성하는 단계가 상기 게이트 전극이 형성된 결과물 위에 실리콘 산화막을 증착하고, 상기 실리콘 산화막에 불순물을 이온주입한 다음 식각을 행함으로써 이루어지는 것을 특징으로 한다.
본 발명에 있어서, 상기 실리사이드 형성을 위한 금속층은 Ti층으로 된 것이 바람직하다.
본 발명에 있어서, 상기 스페이서 절연막에 주입되는 불순물은 As 또는 P 이온인 것이 바람직하다.
또한 본 발명에 있어서, 상기 스페이서 절연막을 형성하기 위한 이온주입은 10∼50keV의 에너지를 가지고 1E+14∼1E+16ions/㎠의 양으로 이온을 주입하는 것이 바람직하다.
본 발명에 있어서, 상기 1차 열처리는 650∼750℃의 온도로 N2 또는 Ar 분위기에서 수십초간 유지함으로써 행해지고, 2차 열처리는 800∼1100℃의 온도로 N2 또는 Ar 분위기에서 수십초간 유지함으로써 행해지는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조방법에 의하면, 저저항의 폴리실리콘 게이트 전극을 형성하고 후속하는 배선용 금속과의 접촉저항을 낮출 수가 있어 반도체 소자의 속도를 향상시킬 수가 있다.
본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1 내지 도 5는 본 발명에 따른 반도체 장치의 제조 과정을 설명하기 위한 단면도이다.
먼저 도 1을 보면, 실리콘 기판(10)상에 활성영역을 규정하기 위하여 절연용 필드 산화막(20, field oxide)이 형성되어 있으며, 그 위에 게이트 전극을 형성하기 위하여 게이트 산화막(30)과 폴리실리콘층(40)이 통상의 게이트 전극 형성방법에 의해 차례로 증착된 모습을 볼 수 있다.
도 2는 이러한 게이트 산화막(30) 및 폴리실리콘층(40) 위에 게이트 전극이 될 부분에 마스크(미도시)를 형성하고 선택식각을 행함으로써 게이트 전극(50)이 형성된 것을 보여주고 있다.
도 3은 LDD(60), 스페이서 절연막(70) 및 소오스/드레인 영역(80)을 형성한 결과를 보여주는 것으로, 먼저 게이트 전극(50)이 형성된 도 2의 결과물을 리소그래피(lithography) 기술을 이용하여 패터닝(patterning)한 후 이온주입(ion implantation)을 통하여 LDD(60, lightly doped drain)를 형성하고, 여기에 실리콘 산화막(미도시)을 증착하고, 상기 실리콘 산화막에 불순물을 이온주입한 다음 식각을 행함으로써 소정의 스페이서 절연막(70)을 형성한 다음, 통상의 방법에 따른 이온주입을 통하여 소오스/드레인 영역(80)을 형성하였다. 여기서 상기 스페이서 절연막(70)에 주입되는 불순물은 본 발명의 목적을 실현하기 위하여 위하여 n형 반도체의 불순물인 As 또는 P 이온이며, 10∼50keV의 상대적으로 낮은 에너지를 가지고 1E+14∼1E+16ions/㎠의 양으로 이온을 주입하였다.
도 4는 도 3의 결과물 전면에 티타늄 실리사이드(TiSi2) 형성을 위한 Ti층(90)이 증착된 단계를 보여주고 있으며, 도 5는 상기 Ti 금속층(90)을 실리사이드화하기 위하여 650∼750℃의 온도에서 수십초 동안 유지함으로써 1차 열처리(annealing)를 행하고, 이 과정에서 미반응된 티타늄을 NH4OH, H2O2및 H2O를 1:1:5로 한 혼합액으로 습식 식각공정을 통하여 제거한 후, 이를 다시 800∼1100℃의 고온에서 수십초 동안 유지함으로써 2차 열처리를 행한 최종적인 티타늄 실리사이드층(100)을 보여주고 있다. 여기서 상기 제1 열처리 및 제2 열처리 공정은 RTP(Rapid Thermal Process) 장비를 가지고 N2또는 Ar 분위기에서 행해지는 것이 바람직하다. 본 발명에서는 상기한 자기정렬 실리사이드를 형성하기 위해 티타늄(Ti)을 사용하였으나, 이에 한정하는 것은 아니고 코발트(Co) 등의 다른 고융점 금속이 이용될 수도 있다.
위와 같은 일련의 공정을 통하여 소오스/드레인의 확산층 및 폴리실리콘 게이트 전극상에 저저항의 자기정렬 티타늄 실리사이드를 형성할 수가 있다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조방법에 의하면, n형 트랜지스터에서보다 실리사이드 반응이 용이한 p형 트랜지스터에서 발생할 수 있는 게이트 전극과 소오스/드레인 확산층 사이의 단락문제를 개선함으로써 반도체 소자의 실리사이드 특성을 향상시킬 수 있는 이점이 있다.
또한 본 발명에 따른 반도체 장치의 제조방법에 의하면, p형 트랜지스터에서 단락문제로 인해 제한되던 1차 어닐링의 온도상승을 n형 트랜지스터의 수준으로 올림으로써 공정상의 온도에 있어서도 여유를 가지게 되는 효과도 기대할 수가 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (6)
- 반도체 기판상에 활성영역을 규정하기 위하여 필드 산화막을 형성하는 단계와;상기 결과물 위에 게이트 산화막과 폴리실리콘층을 차례로 증착하는 단계와;상기 게이트 산화막 및 폴리실리콘층의 일부를 식각함으로써 게이트 전극을 형성하는 단계와;상기 결과물을 패터닝한 후 이온주입을 통하여 LDD를 형성하는 단계와;상기 결과물 위에 이온주입된 스페이서 절연막을 형성하는 단계와;이온주입을 통하여 소오스/드레인 영역을 형성하는 단계와;상기 결과물 전면에 금속층을 증착하는 단계와;상기 금속층의 실리사이드 형성을 위하여 1차 열처리를 행하는 단계와;습식 식각공정을 통하여 상기 결과물상의 미반응 금속을 제거하는 단계; 및안정된 실리사이드를 형성을 위하여 2차 열처리를 행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 스페이서 절연막을 형성하는 단계는 상기 게이트 전극이 형성된 결과물 위에 실리콘 산화막을 증착하고, 상기 실리콘 산화막에 불순물을 이온주입한 다음 식각을 행함으로써 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 금속층은 Ti층으로 된 것을 특징으로 하는 반도체 장치의 제조방법.
- 제2항에 있어서, 상기 불순물은 As 또는 P 이온인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제2항에 있어서, 상기 이온주입은 10∼50keV의 에너지를 가지고 1E+14∼1E+16ions/㎠의 양으로 이온을 주입하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 1차 열처리는 650∼750℃의 온도로 N2또는 Ar 분위기에서 수십초간 유지함으로써 행해지고, 2차 열처리는 800∼1100℃의 온도로 N2 또는 Ar 분위기에서 수십초간 유지함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100733605B1 (ko) * | 2005-07-01 | 2007-06-28 | 한국과학기술원 | 쇼트키―장벽 트랜지스터의 제조 방법 |
-
1997
- 1997-12-30 KR KR1019970079370A patent/KR19990059173A/ko not_active Application Discontinuation
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| KR100733605B1 (ko) * | 2005-07-01 | 2007-06-28 | 한국과학기술원 | 쇼트키―장벽 트랜지스터의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19971230 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |