JP2006508548A - ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 - Google Patents

ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 Download PDF

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Abstract

ｈｉｇｈ−ｋスペーサエレメントから、下にある半導体領域へドーパント拡散することにより形成される拡張領域と併せて、電界効果トランジスタのゲート電極のｈｉｇｈ−ｋ誘電体スペーサエレメントは、拡張領域に電荷担体密度の増加を提供する。このようにして、電荷担体密度を、略拡張領域のドーパントの固溶度に限定することが克服され、これにより、トランジスタのパフォーマンスを過度に落とすことなく、極めて浅い拡張領域が可能になる。

Description

概して本発明は、集積回路の製造に関し、また更に具体的には、ＭＯＳトランジスタ構造などの、高ドープされたシャロージャンクションを要求する、高度な電界効果トランジスタの製造に関する。
集積回路の製造プロセスは、個々の回路素子の加工寸法を縮小するという継続的な努力がもたらす様々な方法で改良が続けられている。また近い将来は、シリコン基板は入手が容易であるとともに、過去数十年にわたり開発されている十分に確立されたプロセス技術により、集積回路の大半は現在のところ、シリコンデバイスをベースとしている、あるいは近い将来はシリコンデバイスをベースとするであろう。改良された記録密度と向上したパフォーマンスを有する集積回路を開発するうえでの主要な問題は、最新のＣＰＵやメモリデバイスを生産するのに必要とされうる、非常に多くのトランジスタ素子を提供するために、ＭＯＳトランジスタエレメントなどのトランジスタエレメントを縮小することである。
寸法が縮小した電界効果トランジスタを製造する１つの重要な態様は、トランジスタのソース及びドレイン領域を離す導電性チャネルの形成を制御する、ゲート電極の長さの縮小でである。トランジスタエレメントのソース及びドレイン領域は、基板あるいはウエル領域などの、周囲の結晶活性領域のドーパントと比較された、逆の導電型のドーパントを含む導電性の半導体領域である。
更に小型で速いトランジスタエレメントを得るためには、ゲート長の縮小が必要であるが、しかしながら、縮小されたゲート長に対する、適切なトランジスタパフォーマンスを維持するためには、複数の問題点が更に含まれる。この点における１つの課題は、シャロージャンクション領域、つまり、ソース及びドレイン領域、を設けることであり、チャネルからドレイン及びソース領域のそれぞれの接触領域へ電荷担体を伝導して、抵抗率が最小となるように高導電率を示すことが求められる。
一般に、高導電率を持つシャロージャンクションの必要条件は、横方向に、また深さで変化するプロファイルを持つ、高ドープ濃度を達成するように、イオン注入シーケンスを実施することによって満たされる。しかしながら、結晶基板領域に高用量のドーパントを導入することにより、結晶構造に大きな損傷が発生し、従って、ドーパントを活性化させるために、すなわち、ドーパントを結晶サイトに置くために、また、大きな結晶損傷を回復させるために、一回以上のアニールサイクルが要求される。しかしながら、アニールサイクルがドーパントを電気的に活性化し得ることから、ドーパント濃度は制限される。更に、結晶損傷の回復や、ドーパントの活性化に加えて、望ましくないドーパントの拡散がアニーリング中に発生し、これにより“不明瞭な(blurred)”ドーパントプロファイルがもたらされうる。図１ａ−図１ｄを参照すると、従来の電界効果トランジスタを形成する、典型的な従来のプロセスフローが、関連の問題点を更に詳しく説明するために説明されている。
図１ａに、中間の製造段階における、トランジスタ構造１００の概略図を示す。トランジスタ構造１００は、一般にシリコン基板、あるいはシリコン層を含む基板である、基板１０１を有しており、活性領域１０３がシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）により取り囲まれている。ゲート電極１０５は活性領域１０３上に形成されており、またそこから、ゲート絶縁層１０６により離間されている。先に述べている、図１ａのゲート長は、ゲート電極１０５の横方向の寸法である。ゲート絶縁層１０６の下にある活性領域１０３の部分は、“先端(tip)”領域としても称されうる、ソース及びドレイン拡張領域１０８間に設けられる、チャネル領域１０４を表す。
図１ａに示されているように、トランジスタ構造１００を形成する一般のプロセスフローは、以下のプロセスステップを有しうる。高度なフォトリソグラフィ、エッチング、及び蒸着法で、シャロートレンチアイソレーションを形成した後、注入シーケンスが実施され、活性領域１０３内に所要のドーパントプロファイル（図示せず）が生成される。その後、ゲート絶縁層１０６が、ゲート電極１０５のゲート長と一致する所要の厚みを伴って、最新の酸化、及び／あるいは蒸着法により形成される。次に、ゲート電極１０５が、最新のフォトリソグラフィ及びエッチング技術により、プロシリコン層からパターニングされる。
次に、参照番号１０７により示されているイオン注入が実施され、活性領域１０３に所要の導電型のドーパントが導入され、これにより、拡張領域１０８が形成される。既述の通り、ゲート電極１０５のゲート長を縮小するには、拡張領域１０８を、１０９として示されている、約３０−２００ｎｍの範囲のゲート長に対して、約１０−１００ｎｍの範囲の厚みで、浅くドープされた領域として提供することが要求される。従って、使用されるドーパントの型に応じて、相対的に低エネルギーで、また、拡張領域１０８内で所要の高ドープ濃度を提供するために高用量で、イオン注入１０７が実施される。
図１ｂに、製造段階が進んだ状態における、トランジスタ構造１００を概略的に示す。一般に、二酸化シリコン、あるいは窒化シリコンで形成されている、サイドウォールスペーサ１１０は、ゲート電極１０５のサイドウォールに形成されている。サイドウォールスペーサ１１０は、自己整合された蒸着や異方性エッチング技術により形成され、後続のイオン注入シーケンス１１２に対して注入マスクとして働き、ソース及びドレイン領域１１１が形成される。
既に述べているように、高ドーパント濃度が、ソース及びドレイン領域１１１において、また同様に拡張領域１０８において要求され、その結果、深刻な結晶の損傷が注入シーケンス１０７、１１２の間に発生する。従って、通常は高速熱アニールなどの熱処理が一方では要求され、ドーパント原子が活性化され、また、ソース及びドレイン領域１１１と拡張領域１０８における、損傷を受けている構造が実質的に再結晶化される。しかしながら、高ドーパント濃度では、高速熱アニールサイクルによる電気的な活性化は、シリコン結晶のドーパントの固溶度により制限される。更に、ドーパントは活性領域１０３において、望ましくない結晶領域に直ちに拡散し、これにより、トランジスタのパフォーマンスが著しく落ちる。他方、ソース及びドレイン領域１１１と拡張領域１０８内に、結晶構造を効率的に再建するには、十分に長時間にわたって相対的に高い温度が要求されるが、このことは、ドーパント拡散を過度に増やしうる。結果として、トランジスタ構造１００の活性化や回復に関しては、トレードオフがなされる。特に、デバイス寸法が１００ｎｍやそれ未満のゲート長にまで縮小されるので、活性化したドーパントが十分でないために低減された導電率、及び／あるいは、拡散による不明瞭なドーパントプロファイルにより、低下したトランジスタパフォーマンスの問題点が更に強調される。
図１ｃに、製造プロセスの完了後のトランジスタ構造１００を概略的に示す。金属シリサイド領域１１５がゲート電極１０５の上部に形成され、また、コバルトシリサイド、あるいはいずれのほかの適切な耐火金属のシリサイドを有しうる、ドレイン及びソース領域１１１が形成される。接触線１１３がドレイン及びソース領域１１１と接して形成され、更なる回路素子（図示せず）や他の接続線（図示せず）へ電気接続が提供される。一般に接触線１１３は、タングステンや他の適切なバリアや接着剤を有している。
一般に金属シリサイド領域１１５の形成は、適切な高融点金属をデポジットあるいは蒸着することと、たとえ重くドープされた場合であっても、シリコンよりも著しく低いシート抵抗を持つ金属シリサイド領域１１５を得るために、後続の適切に設計されたアニールサイクルとを含む。接続線１１３は、誘電体層（便宜上、図示せず）をデポジットし、また、実質的に金属で充填されたバイアスを形成するために、誘電体層をパターニングすることにより形成され、通常、薄いバリアや接着層がバルク金属に充填する前に形成される。
トランジスタ構造１００のオペレーション中、Ｎチャネルトランジスタの場合は、１１４により示されているように、実質的に電子を有したチャネル領域１０４に薄いチャネルが形成されるように電圧が接触線１１３に印加され、また、対応の制御電圧がゲート電極１０５に印加される。既述の通り、中でもトランジスタのパフォーマンスは、チャネル１０４から拡張領域１０８までの、また領域１０８のシート抵抗からの遷移抵抗(transition resistance)に大きく依存している。その理由は、この領域には実質的に金属シリサイドが形成されないからである。拡張領域１０８とドレイン及びソース領域１１１を形成することが困難であることから、すなわち、十分に回復されていない格子の損傷と、活性ドーパント濃度の制限のために、デバイスのパフォーマンス、特に、極度に縮小されたトランジスタエレメント１００に対するパフォーマンスは低下し、これにより、集積回路の回路素子を縮小することにより、通常は得られる利点が部分的に相殺されることになる。
上述の問題に鑑みて、上述の問題点を回避する、あるいは少なくとも実質的に低減する、電界効果トランジスタ構造を形成する、改良された技術が必要とされる。
発明の詳細な説明
概して本発明は、ゲート電極のサイドウォールに形成される、高誘電率を示す誘電体材料を有すサイドウォールスペーサが、コンピュータシミュレーションにより示されているように、下層の導電領域における電荷担体の蓄積を促進しうることを見いだしたことに基づくものである。この効果は、サイドウォールスペーサの誘電体材料から、下にある拡張領域へドーパントを外方拡散することにより得られる高ドープ濃度と組み合わせられ、これにより、注入ステップを回避し、従って、トランジスタエレメントの全体の導電率を大幅に高めることが出来る。
本発明の一実施形態によれば、活性領域に形成され、そこからゲート絶縁層により離間されているゲート電極を含む基板に、ドープされたｈｉｇｈ−ｋ誘電体層を形成することを含む電界効果トランジスタを形成する方法が提供される。基板を用いて熱処理が実施され、ｈｉｇｈ−ｋ誘電体層から活性領域へドーパントを拡散し、拡張領域が形成される。ゲート電極のサイドウォールにサイドウォールスペーサを形成するために、ｈｉｇｈ−ｋ誘電体層がパターニングされ、また、注入マスクとしてサイドウォールスペーサを用いて、注入プロセスが実施され、ソース及びドレイン領域が形成される。
本発明の更なる実施形態によれば、活性領域に形成され、そこからゲート絶縁層により離されているゲート電極を含む基板に設けられている活性領域に、ソース及びドレイン領域を形成するために、注入プロセスを実施することを含み、ゲート電極は、そのサイドウォールに形成され、注入マスクとして働く、サイドウォールスペーサを有するものである電界効果トランジスタを形成する方法が提供される。次に、サイドウォールスペーサが取り除かれ、ドープされたｈｉｇｈ−ｋ誘電体層が形成される。次に基板は、ｈｉｇｈ−ｋ誘電体層から下にある領域へドーパントを拡散するために熱処理され、これにより、注入プロセスにより導入された原子が、少なくとも部分的に活性化される。更に、ゲート電極にｈｉｇｈ−ｋサイドウォールスペーサを形成するために、ｈｉｇｈ−ｋ誘電体層がパターニングされる。
本発明の更に別の実施形態によれば、誘電体領域の下に、導電性の浅くドープされた半導体領域を形成する方法は、半導体領域を有す基板に、誘電体層を形成することを含み、誘電体層は、タンタル、及び／あるいはジルコニウム、及び／あるいはハフニウム、及び／あるいはランタン、及び／あるいはイットリウム、及び／あるいはストロンチウムの酸化物を有する。ドーパントが誘電体層に導入され、基板がアニールされてドーパントが半導体領域に拡散される。次に、誘電体層がパターニングされ、ドープされた半導体領域に誘電体領域が形成され、外部電場の存在下で、誘電体領域下の電荷担体の蓄積が増加される。
本発明の更にまた別の実施形態によれば、電界効果トランジスタは、活性半導体領域の上に形成され、そこからゲート絶縁層により離されている、ゲート電極を有している。ドープされたｈｉｇｈ−ｋ誘電体スペーサエレメントは、ゲート電極のサイドウォールに、また、半導体領域の一部に形成される。スペーサエレメントと半導体領域との間の界面（interface）の少なくとも一部におけるドーパント濃度は、スペーサエレメントにおいては等しく、また、半導体領域においては、それよりも高い。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
本発明を添付の図面を参照しながら説明する。半導体デバイスの様々な構造と注入領域が非常に正確で鋭い形状とプロフィルを有し各図面に描かれているが、当業者であれば実際にこれらの領域や構造が図面に示されているほど正確なものではないと認識できるであろう。加えて、図面に描かれている様々な特徴と注入領域の相対的な大きさは、製造されているデバイスの特徴や領域のサイズと比較すると誇張や縮小されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
図２ａ−図２ｆを参照すると、本発明の実施形態が説明されている。高度なドーパント濃度を持つ半導体領域が最小の結晶損傷しか持たずに得られ、また、外部電場の存在下で、誘電率の向上により電荷担体の蓄積が増加されるように、誘電体層が高ドープされた半導体領域に設けられる。この点において、“ｈｉｇｈ−ｋ”誘電体層あるいは材料は、通常用いられている誘電体材料である二酸化シリコンや窒化シリコンの誘電率を超える誘電率を示す、いずれの材料をも特定することを意味する。これら通常用いられている誘電材料における誘電率は、誘電体層を形成するプロセス技術に応じて、約３．５から７．５までの範囲である。従って、以下の明細書では、添付の請求の範囲と同様に、“ｈｉｇｈ−ｋ”という用語は、あるいは特に規定がない場合、約８又はそれ以上の比誘電率に関する。更に、本発明は電界効果トランジスタの形成に対して、特に、従来のデバイスよりも高い導電率を示す、改良された拡張領域に対して、有利に使用されうる。しかしながら、本発明の原理はまた、相対的に浅くドープされた半導体領域において、高導電率が要求される、別の回路素子の形成にも応用できる。
図２ａに、基板２０１を備えたトランジスタ構造２００を概略的に示す。基板２０１はシリコン基板、シリコン−オン−インシュレータ（ＳＯＩ：Silicon-on-Insulator）基板、あるいは、活性半導体領域２０３を有することができるのであれば、いずれのほかの適切な基板でありうる。活性領域２０３は絶縁構造２０２に取り囲まれており、該絶縁構造２０２は、本例では、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）構造の形で提供されている。ポリシリコンなどや、あるいは、いずれの他のゲート電極材料を有しているゲート電極２０５は、活性領域２０３上に形成され、また、そこからゲート絶縁層２０６により離間されている。ゲート長と称される、ゲート電極２０５の横方向の寸法は、活性領域２０３のチャネル領域２０４を実質的に形成している。いくつかの実施形態では、ゲート長は、約３０−２００ｎｍの範囲である。更に、誘電体層２２０が、後続のプロセスステップでサイドウォールスペーサエレメントを形成するように設計されている厚みを備えて、トランジスタ構造２００上に形成される。誘電体層２２０は、タンタル、ジルコニウム、ハフニウムなどのシリケートあるいは酸化物などの、ｈｉｇｈ−ｋ材料を有しており、それらは一般に、約１０−２０の、あるいはそれ以上の比誘電率を有している。その他の適切なｈｉｇｈ−ｋ材料には、ランタン、イットリウム、ストロンチウムなどで形成されている酸化物が含まれ、それらは、２０を超える比誘電率を有している。誘電体層２２０は更に、Ｎ型ドーパントとして、ヒ素、及び／あるいはリン原子、あるいはＰ型ドーパントとして、ボロン、及び／あるいはインジウムなどの、所望の導電型のドーパント２２１を有している。誘電体層２２０のドーパント２２１の濃度は、特定の一実施形態では、誘電体層２２０の材料内のドーパント２２１の固溶度の範囲内であるか、あるいはそれぞれの固溶度としては一層高いものとなっている。しかしながら、別の実施形態では、ドーパント２２１の濃度は、半導体構造２００の更なるプロセスに要求される適切な値に調整される。
図２ａに示されているように、トランジスタ構造２００の製造に対する、一般的なプロセスフローは以下のプロセスを有しうる。図１ａを参照して既に説明されているように、活性領域２０３、絶縁構造２０２、ゲート絶縁層２０６、及びゲート電極２０５の形成は、実質的に同じステップを有しうる。従来のプロセスフローとは異なり、ｈｉｇｈ−ｋ誘電体材料を有している誘電体層２２０は、化学蒸着（ＣＶＤ）プロセス、あるいは物理蒸着（ＰＶＤ）プロセスなどの適切な蒸着法により、蒸着（あるいはデポジット）がなされる。誘電体層２２０を蒸着する間、所要の濃度でドーパント２２１が誘電体層２２０へ導入されるように、蒸着雰囲気が制御されうる。例えば、ドーパントを含むいずれの先駆ガスが蒸着雰囲気に加えられ、例えば、それぞれの先駆ガスの流量が、最終的に所要のドーパント濃度を得るように制御される。
別の実施形態では、既知の蒸着レシピに従って、誘電体層２２０の蒸着が行われ、その後、ドーパント２２１がいずれの適切な技術により、誘電体層２２０に導入されうる。例えば、誘電体層にドーパント２２１を導入するために、注入シーケンスが実施されうる。別の実施形態では、付加的な拡散層（図示せず）が、誘電体層２２０上に形成されるとともに、ドーパント２２１がその後、トランジスタ構造２００をアニールすることにより、誘電体層２２０に導入されうる。選択される方法に関わらず、ドーパント導入後の誘電体層２２０のドーパント濃度は、約１０１９−１０２１atoms/cm３でありうる。
その後、誘電体層２２０に用いられる材料、ドーパント２２１の型、ドーパント２２１の所要の浸入度、などに応じて、例えば、約８００℃から１２００℃の範囲で、約１０秒から３０分間、アニーリングするなどの、熱処理を実施することによって、活性領域２０３にドーパント２２１の一部が導入されうる。
参照番号２２２により示されているように、活性領域２０３にドーパント２２１を外方拡散することにより、誘電体層２２０のドーパント濃度により制御されうるプロセスにより、また、活性領域２０３の結晶構造に実質的に損傷を与えることなく、主に、アニールサイクルのプロセスパラメータにより、活性領域２０３に所要のドーパント濃度を確立できる。
図２ｂに、ドーパント２２１を活性領域２０３に導入し、これにより拡張領域２０８が形成される、熱処理完了後のトランジスタ構造２００を概略的に示す。いくつかの実施形態では、ドーパント濃度は約１０１９−５×１０２０atom cm−３でありうる。サイドウォールスペーサ２１０が、従来の異方性エッチングプロセスにより形成されている、ゲート電極２０５のサイドウォールに形成される。
図２ｃに、更に進んだ製造状態におけるトランジスタ構造２００を示す。ソース及びドレイン領域２１１は、参照番号２１２により示されているように、注入プロセス２１２により、活性領域２０３に形成される。既に述べているように、注入プロセス２１２を実施することにより、拡張領域２０８内、あるいは下に部分的にソース及びドレイン領域２１１が形成されるように、所要の導電型のドーパントが、活性領域２０３の特定の深さへ導入され、特定のトランジスタパフォーマンスに応じて、ドーパントプロファイルが得られる。ドレイン及びソース領域２１１をドープするための一般のエネルギーは、ヒ素、リン、ボロン、インジウムなどのドーパント型に応じて、約１０１５−１０１６イオン／ｃｍ２の範囲の投与量で、約３０−９０ｋｅＶの範囲である。
イオン注入２１２後に、注入２１２により導入されたドーパントを活性化させるために、また、イオン衝撃(ion bombardment)がもたらす格子の損傷を回復させるために、熱処理が実施される。例えば、アニールプロセスが、約９００−１２００℃の範囲の温度で、約１０−３００秒間、実施される。このアニールサイクル中に、更なるドーパントが拡張領域２０８にも導入され、及び／あるいは、拡張領域２０８のドーパントがまた、活性化されうる、すなわち、格子サイトに転送される。レーザーアニーリングなどの、非平衡アニールプロセスが実施されない限りは、達成可能なドーパントの活性化が活性領域２０３の結晶領域におけるドーパントの固溶度によって決定されるように、一般のアニールサイクルが熱平衡条件の下で実施される。
誘電体層２２０から、及び／あるいはスペーサエレメント２１０からドーパント２２１を導入することにより、拡張領域２０８に相対的に高ドープ濃度を提供することにより、スペーサ２１０により覆われている少なくとも拡張領域２０８が、最小限の結晶損傷を示し、従って、ドーピングの程度が固溶度により制限されていても、従来のデバイスと比較すると導電性の著しい向上を示す。以下に詳しく説明しているように、従来のデバイスと同様、回復されていない結晶損傷による電荷担体の散乱が著しく低減するからである。
図２ｄに、完成したトランジスタ構造２００を概略的に示す。金属シリサイド領域２１５は、ゲート電極２０５及び、ドレインとソース領域２１１の上部に形成される。更に、接触線が設けられ、他の回路素子（図示せず）、及び／あるいは導電線（図示せず）へ、ソース及びドレイン領域２１１が電気的に接続される。
図２ｄに示されているトランジスタ構造２００を形成するプロセスステップは、図１ｃに関して既に説明されているステップと同様であるため、対応する説明は省略する。
動作時においては、ゲート電極２０５に加えられる制御電圧、及び接触線２１３を介してソース及びドレイン領域２１１へ加えられる対応のオペレーション電圧が、２１４として示されているように、ソース及びドレイン間のチャネル領域２０４に電流フローを確立する。便宜上、Ｎ型の電界効果トランジスタが示されている一方で、実質的に同一の基準がＰ型トランジスタにも適用される。既に説明しているように、拡張領域２０８の部位２３０における欠陥率が低減されたことで、電荷担体の散乱が小さくなって導電性の向上をもたらす。更に、サイドウォールスペーサ２１０の高誘電率により、下にある拡張領域２０８への静電結合が増加し、これにより、部位２３０の電荷担体の蓄積が増加される。増加した静電接合と、固溶度の範囲内でありうる拡張領域２０８の高ドーパント濃度により、電荷担体濃度は、通常は３×２０／ｃｍ３の範囲である、固溶度により決定される大きさのオーダーを十分に超える。従って、従来のデバイスに相当する拡張領域２０８におけるドーパント濃度に対しても、電荷担体密度の増加が本発明により達成され、付加的には、欠陥値の低減が導電率を高めることにもなりうる。これにより、トランジスタのパフォーマンスを落とすことなく、極めて浅いシャロー拡張領域２０８を可能にする。
図２ｅに部位２３０を拡大したものを概略的に示す。図２ｅに示すように、スペーサエレメント２１０と拡張領域２０８との間の界面（インターフェース）２２２付近のドーパント２２１の濃度は、拡散メカニズムにより、実質的には拡張領域２０８における対応するドーパント濃度以上となっている。拡張領域２０８へドーパント２２１を外方拡散するために実施されるアニールサイクルが、スペーサエレメント２１０（あるいは誘電体層２２０（図２ａ））を“空乏状態(deplete)”とするに十分長く、また、インターフェース２２２において略平衡状態が得られるに十分でかつ拡張領域２０８内にドーパントを蓄積するまでに十分に長い時間にわたって実施される場合に、インターフェース２２２の両側面に実質的に等しい濃度が得られる。特に、スペーサエレメント２１０における初期のドーパント濃度が、スペーサ材料や、下層の活性領域２０３の固溶度の限界を越えるように選択される場合、固溶度のオーダーに近い高ドープ濃度や、活性層２０３が、ドーパント２２１を拡張領域２０８へ拡散することにより得られうる。更に従来のプロセスフローでは通常、拡張領域のドーパント濃度が、所望のアニールサイクル中に低減される。これは、例えば、ドーパントを活性化させ、また、望ましくないドーパントの外方拡散によるドレイン及びソース領域の形成後に、結晶の損傷を回復させるためになされる。しかしながら、上述の本発明の実施形態によれば、これらのアニールサイクル中のドーパント濃度は、実質的に維持されうる、あるいは、インターフェース２２２におけるドーパント濃度が高いことで、濃度が高くすらなり得る。その理由は、ドーパント２２１がドープされたスペーサエレメント２１０は、下層の拡張領域２０８よりもその濃度が高い限りは、ドーパント２１０を継続的に提供することになるからである。
上述の例示の実施形態では、活性領域２０３へのドーパント２２１の外方拡散は実質的に、誘電体層２２０（図２ａ）から下の基板領域へ発生する。他の実施形態では、アニールサイクルを実施せずに、誘電体層２２０をまずパターニングし、また、スペーサエレメント２１０の形成後に、活性領域２０３へドーパント２２１を導入することが好ましいと考えられ、例えば、ソース及びドレイン領域２１１を形成における注入プロセス２１２（図２ｃ）後に要求される、アニールサイクル中である。
本発明の別の実施形態では、ソース及びドレイン領域２１１は、二酸化シリコン、及び／あるいは窒化シリコンなどの、従来のｌｏｗ−ｋ材料を有しうる、対応のサイドウォールスペーサエレメント（図示せず）を形成することにより、拡張領域２０８を形成する前に、かつ、ドレイン及びソース領域２１１を形成するために、イオン注入プロセス後にサイドウォールスペーサを取り除く前に形成されうる。その後、プロセスシーケンスが、図２ａに関して説明されているように継続され、誘電体層２２０から、及び／あるいは、スペーサエレメント２１０からのドーパント２２１の導入が、ドレイン及びソース領域２１１におけるドーパントを活性化させるために用いられる、別々の、あるいは共通のアニールサイクルで実施されうる（図２ｃの注入シーケンス２１２はもはや要求されない）。
図２ｆに、本発明の更なる実施形態による、早期の製造段階におけるトランジスタ構造２００を示す。トランジスタ２００は、図２ａの構造と全く同様であり、かつ、付加的には、誘電体層２２０の下に形成されたバリア層２２５を備えている。バリア層２２５は、活性領域２０３へのドーパント２２１の拡散を過度に遅らせることなく、下にある活性層２０３に、及び／あるいは隣接するゲート電極２０５に、層２２０の誘電体材料が必要以上に拡散されないための優れた特徴を示す、ｌｏｗ−ｋ誘電体材料を有しうる。例えば、誘電体層２２０に含まれる、いくつかのｈｉｇｈ−ｋコンポーネントは、高温においては十分に安定しておらず、かつ、すぐに拡散しうる。その結果、バリア層２２５は、これらのコンポーネントが、隣接する領域へ拡散するのを十分に防ぎうる。誘電体層２２０やバリア層２２５により形成される積層の全体の誘電率を過度に落とすことなく、十分なバリア特性を提供するように、バリア層２２５の厚みが選択されるという利点を有す。いくつかの実施形態では、３−１０ｎｍの厚みを有す、二酸化シリコン、及び／あるいは窒化シリコン層は、隣接する領域にｈｉｇｈ−ｋ材料が拡散するのを十分に防ぎうる。更に、別の実施形態では、バリア層２２５は、層２２５の形成中にドープされうる、あるいは誘電体層２２０から活性領域２０３へドーパント２２１を導入するために、アニールサイクルが実施されるまで、非ドープのままにされうる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
典型的な従来のプロセスフローの様々な製造段階におけるトランジスタ構造の概略的断面図。 典型的な従来のプロセスフローの様々な製造段階におけるトランジスタ構造の概略的断面図。 典型的な従来のプロセスフローの様々な製造段階におけるトランジスタ構造の概略的断面図。 本発明の実施形態による様々な製造段階におけるトランジスタ構造の形をした半導体構造の概略的断面図。 本発明の実施形態による様々な製造段階におけるトランジスタ構造の形をした半導体構造の概略的断面図。 本発明の実施形態による様々な製造段階におけるトランジスタ構造の形をした半導体構造の概略的断面図。 本発明の実施形態による様々な製造段階におけるトランジスタ構造の形をした半導体構造の概略的断面図。 本発明の実施形態による様々な製造段階におけるトランジスタ構造の形をした半導体構造の概略的断面図。 本発明の実施形態による様々な製造段階におけるトランジスタ構造の形をした半導体構造の概略的断面図。

Claims (17)

  1. 電界効果トランジスタを形成する方法であって、
    アクティブ領域２０３に形成されてこのアクティブ領域２０３からゲート絶縁層２０６により離間されているゲート電極２０５を備えた基板２０１に、ドープされたｈｉｇｈ−ｋ誘電体層２２０を形成するステップと、
    前記ｈｉｇｈ−ｋ誘電体層２２０から前記活性領域２０３へドーパントを拡散して拡張領域２０８を形成するように、前記基板を熱処理するステップと、
    前記ゲート電極２０５のサイドウォールで、サイドウォールスペーサ２１０を形成するために、前記ｈｉｇｈ−ｋ誘電体層２２０をパターニングするステップと、
    前記電界効果トランジスタのソース及びドレイン領域２１１を形成するために、注入マスクとして前記サイドウォールスペーサ２１０を用いて、イオン注入プロセス２１２を実施するステップと、を有する方法。
  2. 前記ドープされたｈｉｇｈ−ｋ誘電体層２２０の形成ステップでは、少なくとも１つのドーパント材料の存在下で前記ｈｉｇｈ−ｋ誘電体層２２０のデポジットがなされる、請求項１記載の方法。
  3. 前記ドープされたｈｉｇｈ−ｋ誘電体層２２０の形成ステップには、前記ｈｉｇｈ−ｋ誘電体層２２０をデポジットするステップと、少なくとも１つのイオン注入及び犠牲層からの拡散により、前記ｈｉｇｈ−ｋ誘電体層２２０にドーパントを導入するステップとが含まれる、請求項１記載の方法。
  4. 前記ドープされたｈｉｇｈ−ｋ誘電体層２２０のドーパント濃度は、ほぼ、前記ｈｉｇｈ−ｋ誘電体層内のドーパントの固溶度の範囲内、あるいはそれ以上である、請求項１記載の方法。
  5. 前記ｈｉｇｈ−ｋ誘電体層２０６のパターニングが、前記基板に熱処理を施す前に実施される、請求項１記載の方法。
  6. 前記基板２０１は、前記イオン注入プロセス２１２により導入されるドーパントの活性化と、格子の損傷の回復とが同時になされるように、前記イオン注入プロセス２１２後に、熱処理される、請求項１記載の方法。
  7. 前記ｈｉｇｈ−ｋ誘電体層２２０の形成前に、誘電体バリア層を形成するステップを更に有する、請求項１記載の方法。
  8. 前記基板２０１を熱処理ステップが、約８００−１２００℃の範囲の温度で実施される、請求項１記載の方法。
  9. 前記熱処理の持続時間が、約１０秒から３０分の範囲である、請求項８記載の方法。
  10. 前記ｈｉｇｈ−ｋ誘電体層２２０が、タンタル、ジルコニウム、ハフニウム、ランタン、イットリウム、及びストロンチウムのうちの少なくとも１つの酸化物及びシリケートの１つを有している、請求項１記載の方法。
  11. 電界効果トランジスタを形成する方法であって、
    基板２０１に形成される活性領域２０３にソース及びドレイン領域２１１を形成するようにイオン注入プロセスを実施するステップを有し、前記基板は、前記活性領域２０３に形成されるとともにゲート絶縁層２０６により前記活性領域２０３から離間されたゲート電極２０５を含み、前記ゲート電極は、そのサイドウォールに形成されているサイドウォールスペーサを有しており、
    前記サイドウォールスペーサを取り除くステップと、
    前記基板に、ドープされたｈｉｇｈ−ｋ誘電体層２２０を形成するステップと、
    前記ドープされたｈｉｇｈ−ｋ層２２９から前記活性領域へドーパントを導入するように前記基板をアニーリングするステップ、かつ、
    前記ゲート電極２０５のサイドウォールにｈｉｇｈ−ｋサイドウォールスペーサを形成するように前記ｈｉｇｈ−ｋ誘電体層２２０をパターニングするステップ、を有する方法。
  12. 前記基板２０１をアニーリングするステップは、前記イオン注入プロセス中に導入されるドーパントが活性化され、かつ、前記イオン注入プロセスがもたらす格子の損傷が少なくとも部分的に回復するように実施される、請求項１１記載の方法。
  13. 前記ドープされたｈｉｇｈ−ｋ誘電体層２２０の形成ステップは、少なくとも１つのドーパント材料の存在下で前記ｈｉｇｈ−ｋ誘電体層２２０をデポジットすることを含む、請求項１１記載の方法。
  14. 前記ドープされたｈｉｇｈ−ｋ誘電体層２２０の形成ステップは、前記ｈｉｇｈ−ｋ誘電体層２２０をデポジットするステップと、犠牲層からのイオン注入及び拡散の少なくとも一方によって前記ｈｉｇｈ−ｋ誘電体層にドーパントを導入するステップと、を有する、請求項１１記載の方法。
  15. 前記ドープされたｈｉｇｈ−ｋ誘電体層のドーパント濃度が、ほぼ、前記ｈｉｇｈ−ｋ誘電体層２２０内の固溶度の範囲内、あるいはそれ以上である、請求項１１記載の方法。
  16. 前記ｈｉｇｈ−ｋ導電体層２２０をパターニングするステップは、基板をアニーリングする前に行われる、請求項１１記載の方法。
  17. 電界効果トランジスタであって、
    ドーパント濃度を有す活性半導体領域２０３に形成されてこの活性半導体領域２０３からゲート絶縁層２０４により離間されているゲート電極２０５と、
    前記ゲート電極２０５のサイドウォールに形成されて前記活性半導体領域の一部の上にある、ドープされたｈｉｇｈ−ｋ誘電体スペーサエレメント２１０を有し、
    前記ｈｉｇｈ−ｋ誘電体スペーサエレメント２１０と前記活性半導体領域との間の界面の一部におけるドーパント濃度が、前記活性半導体領域２０３の前記ドーパント濃度以上である、電界効果トランジスタ。
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US10/442,745 US6849516B2 (en) 2002-11-29 2003-05-21 Methods of forming drain/source extension structures of a field effect transistor using a doped high-k dielectric layer
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016782A (ja) * 2011-06-10 2013-01-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2016059754A1 (ja) * 2014-10-16 2016-04-21 国立研究開発法人科学技術振興機構 電界効果トランジスタ

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10324657B4 (de) * 2003-05-30 2009-01-22 Advanced Micro Devices, Inc. (n.d.Ges.d. Staates Delaware), Sunnyvale Verfahren zur Herstellung eines Metallsilizids
US8022465B2 (en) * 2005-11-15 2011-09-20 Macronrix International Co., Ltd. Low hydrogen concentration charge-trapping layer structures for non-volatile memory
EP1890322A3 (en) * 2006-08-15 2012-02-15 Kovio, Inc. Printed dopant layers
US8106455B2 (en) * 2009-04-30 2012-01-31 International Business Machines Corporation Threshold voltage adjustment through gate dielectric stack modification
KR101205037B1 (ko) 2011-02-28 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US8673731B2 (en) * 2012-08-20 2014-03-18 International Business Machines Corporation Techniques for gate workfunction engineering to reduce short channel effects in planar CMOS devices
GB2521457A (en) * 2013-12-20 2015-06-24 Isis Innovation Charge stabilized dielectric film for electronic devices
KR102300071B1 (ko) * 2020-02-12 2021-09-07 포항공과대학교 산학협력단 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61191025A (ja) * 1985-02-20 1986-08-25 Fujitsu Ltd 半導体装置の製造方法
JPH04320036A (ja) * 1991-04-18 1992-11-10 Hitachi Ltd 半導体装置およびその製造方法
JPH05190845A (ja) * 1992-07-23 1993-07-30 Hitachi Ltd Ｍｉｓ型電界効果トランジスタ
JPH05343418A (ja) * 1992-06-09 1993-12-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH07130998A (ja) * 1993-11-01 1995-05-19 Nec Corp 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994869A (en) * 1989-06-30 1991-02-19 Texas Instruments Incorporated NMOS transistor having inversion layer source/drain contacts
EP0550255B1 (en) * 1991-12-31 1998-03-11 STMicroelectronics, Inc. Transistor spacer structure
US5814869A (en) * 1992-01-28 1998-09-29 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors
KR970006262B1 (ko) * 1994-02-04 1997-04-25 금성일렉트론 주식회사 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
US5518945A (en) * 1995-05-05 1996-05-21 International Business Machines Corporation Method of making a diffused lightly doped drain device with built in etch stop
US5770490A (en) * 1996-08-29 1998-06-23 International Business Machines Corporation Method for producing dual work function CMOS device
US5926715A (en) * 1997-06-04 1999-07-20 Mosel Vitelic Inc. Method of forming lightly-doped drain by automatic PSG doping
US6333556B1 (en) * 1997-10-09 2001-12-25 Micron Technology, Inc. Insulating materials
US6271563B1 (en) * 1998-07-27 2001-08-07 Advanced Micro Devices, Inc. MOS transistor with high-K spacer designed for ultra-large-scale integration
US6200869B1 (en) * 1998-11-06 2001-03-13 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit with ultra-shallow source/drain extensions
US6630712B2 (en) * 1999-08-11 2003-10-07 Advanced Micro Devices, Inc. Transistor with dynamic source/drain extensions
US6093590A (en) * 1999-09-14 2000-07-25 Worldwide Semiconductor Manufacturing Corp. Method of fabricating transistor having a metal gate and a gate dielectric layer with a high dielectric constant
US6255152B1 (en) * 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US6417046B1 (en) * 2000-05-05 2002-07-09 Taiwan Semiconductor Manufacturing Company Modified nitride spacer for solving charge retention issue in floating gate memory cell
KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR100397370B1 (ko) * 2001-10-29 2003-09-13 한국전자통신연구원 얕은 접합을 갖는 집적회로의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61191025A (ja) * 1985-02-20 1986-08-25 Fujitsu Ltd 半導体装置の製造方法
JPH04320036A (ja) * 1991-04-18 1992-11-10 Hitachi Ltd 半導体装置およびその製造方法
JPH05343418A (ja) * 1992-06-09 1993-12-24 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH05190845A (ja) * 1992-07-23 1993-07-30 Hitachi Ltd Ｍｉｓ型電界効果トランジスタ
JPH07130998A (ja) * 1993-11-01 1995-05-19 Nec Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016782A (ja) * 2011-06-10 2013-01-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9837545B2 (en) 2011-06-10 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US10833202B2 (en) 2011-06-10 2020-11-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2016059754A1 (ja) * 2014-10-16 2016-04-21 国立研究開発法人科学技術振興機構 電界効果トランジスタ

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