KR100800777B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시된다. 이 방법은 (a) 반도체 기판 상에 국부 산화막을 형성하는 단계, (b) 상기 국부 산화막이 형성된 반도체 기판 상에 게이트 산화막 및 폴리 실리콘 층을 순차적으로 형성하는 단계, (c) 상기 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계, (d) 상기 게이트 전극의 측벽 및 상부면을 산화시켜 버퍼 산화막을 형성하는 단계, (e) 상기 게이트 전극의 양측에 LDD 형성을 위한 이온 주입 공정을 수행하는 단계, (f) 상기 산화막의 측벽에 스페이서 질화막을 형성한 후 소스/드레인 영역 형성을 위한 이온 주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 기판상에 게이트 산화막을 형성하기 전에 국부 산화막을 먼저 형성함으로써, 전자가 소오스로부터 드레인으로 주입될 때 게이트 전극에 걸리는 전계(Electric field)를 줄여 줌으로써 전자의 가속이 줄어들게 되어 게이트 산화막으로 주입되는 전자를 억제하게 되므로 핫 캐리어를 개선할 수 있는 효과가 있다.
Description
도 1a 내지 도 1e는 종래의 형의 반도체 소자의 제조방법에 대한 공정단면도,
도 2a 내지 도 2f는 본 발명에 따른 반도체 제조방법을 설명하기 위한 공정 단면도.
본 발명은 반도체 제조방법에 관한 것으로서, 특히 게이트 산화막을 형성하기 이전에 국부 산화막을 먼저 형성하여 핫 캐리어 현상을 감소시키게 하는 반도체 소자의 제조방법에 관한 것이다.
종래 기술에 따른 반도체 소자 및 그 제조방법을 도 1a 내지 도 1e의 공정 단면도를 참조하여 살펴보면 아래와 같다.
도 1a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(12)을 형성한다. 이후, 반도체 기판(11) 상에 산화막(13a) 및 폴리실리콘층(14a)을 순차적으로 형성한다.
도 1b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘 층(14a)을 패터닝하여 게이트 전극(14)을 형성하며, 그 하부의 산화막(13a)을 패터닝하여 게이트 절연막(13)을 형성한다.
다음으로, 게이트 전극(14)을 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트 전극(14)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD(Lightly Doped Drain) 이온 주입층(15a)을 형성한다.
도 1c를 참조하면, 전체 상부에 절연물질인 TEOS (tetra-ethyl -orthosilicate)를 소정 두께로 증착하여 버퍼막(16)을 형성하고, 그 상부에 게이트 스페이서(Spacer)의 형성을 위해 실리콘 질화막(17a)을 형성한다.
도 1d를 참조하면, 전면 식각 공정으로 실리콘 질화막(17a)을 식각하여 게이트 전극(14)의 양측 측벽 전체에 게이트 스페이서(17)를 형성한다. 게이트 전극(14) 및 게이트 스페이서(17)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(17)의 측부에 고농도 이온주입층(15b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써 LDD 이온주입층(15a) 및 고농도 이온주입층(15b)으로 이루어진 소오스/드레인(15)이 형성된다.
도 1e를 참조하면, 전면에 실리사이드 형성 소오스(예로서, 코발트(Co), 니켈(Ni) 등)를 증착한 후 어닐 공정을 수행하여 게이트 전극(14) 및 소오스/드레인(15)의 상부에 실리사이드층(19)을 형성하여 전기 저항을 낮춘다. 이로써, 반도체 소자가 형성된다.
그러나, 이와 같이 형성된 반도체 소자에는 다음과 같은 문제점이 있었다. 일반적으로 반도체에 전기장이 인가되었을 때 반도체 소자내의 캐리어(Carrier) 또 는 정공(Electron Hole)들이 가속을 하게 되고 또한 캐리어들은 매우 높은 에너지를 갖게 되는데 이러한 상태에 있는 캐리어들을 핫 캐리어(Hot Carrier)라 부른다. 핫 캐리어는 반도체 소자에 가장 심각하게 영향을 미치는 요소 중에 하나이며 이러한 핫 캐리어들을 줄이기 위한 작업으로 여러 가지 구조가 개발되고 있다.
반도체 소자의 게이트에 있어서, 게이트 하부의 채널 영역에 전계가 집중되어 게이트 산화막의 신뢰성을 저하시키는 원인이 된다. 이느 고집적, 고전압 소자일수록 신뢰성 저하 문제가 더 심각하게 나타난다. 이러한 핫 캐리어 현상을 방지하기 위하여 게이트 하부의 채널 영역 및 게이트 양측의 소스/드레인 사이에 불순물 이온을 주입하는 LDD(Lightly Doped Drain) 형성 공정이 수행된다. 또한, 핫 캐리어에 의한 내구성을 증가시키기 위하여 N₂이온 주입을 실시하기도 한다. 그러나, N₂이온은 게이트 동작시 캐리어의 움직임을 둔화시키기 때문에 이는 게이트의 동작 전류 능력을 저하시키는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 핫 캐리어 현상을 방지하기 위하여, 반도체 기판상에 게이트 산화막을 형성하기 전에 국부 산화막을 먼저 형성함으로써, 전자가 소오스로부터 드레인으로 주입될 때 게이트 전극에 걸리는 전계(Electric field)를 줄여 주고, 이로써 전자의 가속이 줄어들게 되어 게이트 산화막으로 주입되는 전자를 억제하도록 하는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 이루기 위한, 본 발명에 의한 반도체 소자의 제조방법은 (a) 반도체 기판 상에 국부 산화막을 형성하는 단계, (b) 상기 국부 산화막이 형성된 반도체 기판 상에 게이트 산화막 및 폴리 실리콘 층을 순차적으로 형성하는 단계, (c) 상기 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계, (d) 상기 게이트 전극의 측벽 및 상부면을 산화시켜 버퍼 산화막을 형성하는 단계, (e) 상기 게이트 전극의 양측에 LDD 형성을 위한 이온 주입 공정을 수행하는 단계, (f) 상기 산화막의 측벽에 스페이서 질화막을 형성한 후 소스/드레인 영역 형성을 위한 이온 주입 공정을 수행하는 단계를 포함한다.
바람직하게는, 상기 (e)단계의 이온 주입 공정의 틸트 각도는 상기 반도체 기판의 표면에 대하여 10~70
가 되도록 하고, 트위스트 0~45
가 되도록 하며 회전시키면서 4방향에서 주입하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서 질화막 형성을 위한 라이너 질화막은 600 ~ 750 
C의 온도에서 300~2000
의 두께로 형성하는 것을 특징으로 한다.
바람직하게는, 소스/드레인 이온 주입을 수행한 후 900 ~ 1000 
C의 온도에서 5~20초간 열처리하는 공정을 더 수행하되, 600~900
C의 온도 구간에서는 60
C/sec 이상의 온도 상승률로 열처리하는 것을 특징으로 한다.
이하, 본 발명에 의한 반도체 소자의 제조방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 제조방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(21)상의 채널 영역(23)내에 질화막(22)을 입히고 울트라 쉘로우 트렌치를 한다.
도 2b를 참조하면, 트렌치된 채널 영역(23)내에 국부 산화막(24)을 형성한다. 이때, 게이트 산화막의 형성을 고려하여 국부 산화막(24)의 두께를 조절한다.
도 2c를 참조하면, 국부 산화막(24)을 형성한 후 질화막(22)을 제거한다. 이후 게이트 산화막(25)을 형성한다.
도 2d를 참조하면, 폴리 실리콘 층을 형성하고, 폴리실리콘층을 패터닝하여 게이트 전극(26)을 형성한다. 또한, 도면에는 도시 생략되었으나 상기 게이트 전극(26)의 측벽 및 상부면을 산화시켜 버퍼 산화막을 형성한다.
도 2e를 참조하면, 게이트 전극(26)의 양측에 LDD(27) 형성을 위한 이온 주입 공정을 수행한다. 이때, 이온 주입 공정의 틸트 각도는 상기 반도체 기판의 표면에 대하여 10~70
가 되도록 하고, 트위스트 0~45
가 되도록 하며 회전시키면서 4방향에서 주입하는 것이 바람직하다.
도 2f를 참조하면, 게이트 전극(26)의 측벽에 절연물질인 TEOS(tetra -ethyl-orthosilicate)를 소정 두께로 증착하여 버퍼막을 형성하고, 그 상부에 스페이서 질화막(28)을 형성한 후 소스/드레인 영역 형성을 위한 이온 주입 공정을 수행한다. 이때, 스페이서 질화막(28) 형성을 위한 라이너 질화막은 600 ~ 750 
C의 온도에서 300~2000
의 두께로 형성하는 것이 바람직하다. 즉, 전면 식각 공정으로 실리콘 질화막을 식각하여 게이트 전극의 양측 측벽 전체에 게이트 스페이서를 형성한다. 이후 게이트 전극(26) 및 게이트 스페이서를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서의 측부에 고농도 이온주입층을 형성한다. 또한 소스/드레인 이온 주입을 수행한 후 900 ~ 1000 
C의 온도에서 5~20초간 열처리하는 공정을 더 수행한다. 이때, 600~900
C의 온도 구간에서는 60
C/sec 이상의 온도 상승률로 열처리하는 것이 바람직하다. 이로써 주입된 불순물이 활성화되며, LDD 이온 주입층 및 고농도 이온주입층으로 이루어진 소오스/드레인이 형성된다.
이후, 전면에 실리사이드 형성 소오스를 증착한 후 어닐 공정을 수행하여 게이트 전극(26) 및 소오스/드레인(29, 30)의 상부에 실리사이드층을 형성하여 전기 저항을 낮춘다. 이로써 본 발명에 의한 반도체 소자가 형성된다.
위와 같이 형성된 반도체 소자가 동작 할 때, 게이트 전극(26) 아래의 채널 영역에 있는 두꺼운 산화막(24, 25)으로 인하여 전자가 소스(29)로부터 드레인(30)으로 주입될 때 게이트 전극(26)에 걸리는 전계(Electric Field)를 줄여 줌으로써 전자의 가속이 줄어들게 되어 결국은 게이트 산화막으로 주입되는 전자를 억제하게 되므로 핫 캐리어 현상을 개선할 수 있다.
이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 따르면, 반도체 기판상에 게이트 산화막을 형성하기 전에 국부 산화막을 먼저 형성함으로써, 전자가 소오스로부터 드레인으로 주입될 때 게이트 전극에 걸리는 전계(Electric field)를 줄여 줌으로써 전자의 가속이 줄어들게 되어 게이트 산화막으로 주입되는 전자를 억제하게 되므로 핫 캐리어를 개선할 수 있는 효과가 있다.
Claims (4)
- (a) 반도체 기판 상에 국부 산화막을 형성하는 단계;(b) 상기 국부 산화막이 형성된 반도체 기판 상에 게이트 산화막 및 폴리 실리콘 층을 순차적으로 형성하는 단계;(c) 상기 폴리실리콘층을 패터닝하여 게이트 전극을 형성하는 단계;(d) 상기 게이트 전극의 측벽 및 상부면을 산화시켜 버퍼 산화막을 형성하는 단계;(e) 상기 게이트 전극의 양측에 LDD 형성을 위한 이온 주입 공정을 수행하는 단계; 및(f) 상기 게이트 전극의 측벽에 스페이서 질화막을 형성한 후 소스/드레인 영역 형성을 위한 이온 주입 공정을 수행하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 (e)단계의 이온 주입 공정의 틸트 각도는 상기 반도체 기판의 표면에 대하여 10°∼70°가 되도록 하고, 트위스트 0°~45°가 되도록 하며 회전시키면서 4방향에서 주입하는 것을 특징으로 하는반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 스페이서 질화막 형성을 위한 라이너 질화막은 600℃~750℃의 온도에서 300Å~2000Å의 두께로 형성하는 것을 특징으로 하는반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 소스/드레인 이온 주입을 수행한 후 900℃~1000℃의 온도에서 5초~20초간 열처리하는 공정을 더 수행하되, 600℃~900℃의 온도 구간에서는 적어도 60℃/sec의 온도 상승률로 열처리하는 것을 특징으로 하는반도체 소자의 제조 방법.
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| KR20040000264A (ko) * | 2002-06-24 | 2004-01-03 | 삼성전자주식회사 | 나치드 게이트 산화막을 갖는 트랜지스터와 그 제조 방법 |
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2006
- 2006-08-31 KR KR1020060083929A patent/KR100800777B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040000264A (ko) * | 2002-06-24 | 2004-01-03 | 삼성전자주식회사 | 나치드 게이트 산화막을 갖는 트랜지스터와 그 제조 방법 |
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