KR20040000264A - 나치드 게이트 산화막을 갖는 트랜지스터와 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 트랜지스터에 관한 것으로서, 상세하게는 게이트와 접촉되는 게이트 산화막의 두께를 게이트의 중간 영역과 나머지 양쪽 에지 영역별로 상이하게 하거나 또는, 게이트의 중간 영역에서 접촉되는 게이트 산화막을 고 유전률을 갖는 유전막으로 대치하여 트랜지스터의 특성을 개선하는 나치드 게이트 산화막을 갖는 트랜지스터와 그 제조 방법이다.

상기 구조를 갖는 트랜지스터를 사용하여, 상기 반도체 장치에 대한 설계 퍼포먼스를 증대시킨다.

Description

나치드 게이트 산화막을 갖는 트랜지스터와 그 제조 방법{ A TRANSISTOR WITH A NOTCHED GATE OXIDE AND A FABRICATION METHOD THEREOF }

본 발명은 반도체 장치의 트랜지스터에 관한 것으로서, 상세하게는 게이트와 접촉되는 게이트 산화막의 두께를 게이트의 중간 영역과 나머지 양쪽 에지 영역별로 상이하게 하거나 또한, 게이트의 중간 영역에서 접촉되는 게이트 산화막을 고 유전률을 갖는 유전막으로 대치하여 특성을 개선하는 나치드 게이트 산화막을 갖는 트랜지스터와 그 제조 방법이다.

일반적으로 반도체 장치의 디자인 룰이 축소됨에 따라서 고려되어지는 사항중의 하나로, 트랜지스터의 특성을 개선하여 설계 퍼포먼스를 구현하는 것이다.

상기 개선 사항은 고려되어 지는 설계 동작 전압에서의 GIDL(GATE INDUCED DRAIN LEAKAGE) 감소와 적정 문턱 전압(THRESHOLD VOLTAGE) 에서의 정션 BV(JUNCT ION BREAKDOWN VOLTAGE)열화없이 전류특성을 향상시키는 데에 초점을 두고 있다.

이하, 첨부된 도면을 참조하여 종래 기술을 설명한다.

도 1a 와 같이, 반도체 기판(31)에 게이트 산화막(33)을 갖는 게이트(35)를 형성하고 GPOX(39)를 진행한다.

상기 GPOX(39)는 반도체 튜브(도면에 미 도시)내에서 O₂분위기로 상기 반도체 기판(31)을 산화하는 공정이며 또한, 상기 게이트(35)를 형성할 때에 진행되었던 에칭(도면에 미 도시)으로 상기 반도체 기판(31)이 받은 데미지를 큐어(CURE)한다.

N- 형 불순물로 임플란트를 진행하여 트랜지스터의 소오스(37, SOURCE)와 드 레인(37,DRAIN)을 형성한다.

도 1b 와 같이, GPOX 로 초기 게이트 산화막 두께는 상기 게이트(35)의 양쪽 에지(EDGE, 33-2) 영역과 게이트(35)의 중간 영역(33-1)이 다르게 형성된다.

상기 게이트(35)의 양 측면에 스페이스(41)를 형성하고, N+ 형 불순물(43)을 임플란트하여 고농도 소오스/ 드레인 영역(43)을 형성한다.

GPOX 에 의한 상기 에지 영역(33-2)의 초기 게이트 산화막 두께에 대한 효과는 반도체 장치의 디자인 룰 축소에 따라 커지게 되어 트랜지스터의 적정한 문턱 전압을 형성하기 어렵고, 상기 전압을 형성하려고 임플란트 도즈를 상향하면 GIDL (GATE INDUCED DRAIN LEA KAGE) 증가와 정션 BV(JUNCTION BREAKDOWN VOLTAGE) 감소라는 반대 효과가 생겨서 반도체 장치의 디자인 룰 축소에 따른 설계 퍼포먼스를 구현하기가 어렵다.

상기 기술적 과제를 해결하기 위해서, 본 발명의 목적은 반도체 기판에 홈을갖는 게이트 산화막과 게이트를 형성하고, 상기 게이트 중간의 소정 영역은 상기 홈 주변에 있는 초기 산화막보다 작은 두께를 갖는 게이트 산화막과, 나머지 양쪽 에지 영역에서는 상기 초기 산화막 두께로 된 게이트 산화막과 접촉되어 디자인 룰 축소에 따른 트랜지스터의 특성을 개선한다.

본 발명의 다른 목적은 게이트 중간의 소정 영역에서는 고 유전률을 갖는 유전막과, 나머지 양쪽 에지 영역에서는 게이트 산화막과 접촉되어 디자인 룰 축소에 따른 트랜지스터의 특성을 개선한다

도 1a 내지 도 1b 는 종래 기술에 따른 게이트 산화막을 갖는 트랜지스터에 대한 공정 단면도.

도 2a 내지 도 2c 는 본 발명의 일 실시예에 따른 게이트 산화막을 갖는 트랜지스터에 대한 공정 단면도.

도 2d 는 본 발명의 다른 실시예에 따른 게이트 산화막을 갖는 트랜지스터의 단면도.

도 2e 내지 도 2g 는 본 발명의 일 실시예에 따른 게이트 산화막을 갖는 트랜지스터의 시물레이션 데이타.

도 3 은 본 발명의 또 다른 실시예에 따른 게이트 산화막을 갖는 트랜지스터의 단면도.

( 도면의 주요 부분에 대한 부호의 설명 )

101, 201, 301: 반도체 기판103, 203, 303: 게이트 산화막

103-1, 103-2, 303-1: 홈105: 포토레지스트

107: 포토로 정의된 부분109; 식각 공정

111, 207, 307: 게이트113, 209: N- 형 불순물 영역

115: GPOX 204: 오픈 영역

205: 고 유전율 유전막(A HIGH-K DIELECTRIC)

117, 211: 스페이서

309, 311: 이중 게이트 스페이서119, 213: N+ 형 불순물 영역

305: 홈의 깊이311: 소오스/ 드레인 영역

313-1: 정션(JUNCTION)

상기 기술적 과제를 구현하기 위해서, 본 발명의 실시예에 따른 트랜지스터는 반도체 기판에 형성된 홈을 갖는 게이트 산화막과, 상기 산화막에 형성된 게이트 배선과, 상기 기판과 상기 게이트에 수행된 GPOX 공정을 포함하고, 상기 게이트의 중간 영역에서 상기 게이트 산화막의 홈이 접촉되며, 상기 게이트의 상기 중간 영역과 나머지 양쪽 에지 영역에서 접촉되는 상기 게이트 산화막의 두께가 각기 상이함을 특징으로 한다.

본 발명에 따르면, 상기 게이트 산화막에 형성되는 홈은 네가티브(NEGATIVE) 포토레지스트로 정의된 패턴 또는, 상기 산화막위에 추가로 형성된 매스크용 막의 일부분에 오픈 영역을 만들고 상기 영역의 측벽에 스페이스를 형성해서 상기 스페이스로 좁아진 상기 영역을 전사해서 만든다.

또한, 상기 GPOX 공정은 반도체 튜브내의 질소 분위기에서 진행하고, 상기 공정후에 모니터용 반도체 기판으로 체크되는 두께는 20~30Å 으로 하며, 상기 공정의 진행 온도는 750~850℃ 로 한다.

본 발명의 실시예에 따른 트랜지스터 제조 방법은 반도체 기판에 게이트 산화막을 성장시키는 단계와, 상기 산화막에 포토레지스트를 도포하여 선택된 소정 영역을 오픈하는 단계와, 상기 포토레지스트를 식각하여 상기 게이트 산화막에 홈을 형성하는 단계와, 상기 게이트 산화막에 게이트 배선을 형성하는 단계와, 상기 기판과 상기 게이트에 GPOX 공정을 수행하는 단계를 포함하고, 상기 게이트 산화막이 갖는 홈은 상기 게이트 배선의 중간 영역에 위치하도록 하고, 상기 게이트의 나머지 양쪽 에지 영역은 초기에 성장시킨 산화막과 접촉되도록하는 것을 특징으로 한다.

본 발명의 제조 방법에 따르면, 상기 게이트 산화막에 형성되는 홈은 네가티브(NEGATIVE) 포토레지스트에 정의되어 오픈된 소정영역 또는, 상기 산화막에 증착되어 개구부를 갖는 매스크용 막을 형성하여 상기 개구부의 측벽에 스페이서를 형성하고, 상기 좁아진 개구부를 통해서 상기 게이트 산화막을 일부분 식각하여 만든다.

상기 GPOX 공정은 상기 게이트의 상기 양쪽 에지 영역에서 접촉되는 상기 게이트 산화막의 초기 두께에 영향을 미치지 않는다.

본 발명에 의한 상기 홈에 대한 다른 형성 방법으로는 상기 선택된 소정 영역에 있는 산화막을 상기 반도체 기판이 드러나도록 완전히 식각하고, 다시 상기 기판을 산화시켜서 상기 홈을 갖는 게이트 산화막을 형성한다.

본 발명의 다른 실시예에 따른 트랜지스터는 반도체 기판의 일부분이 드러나도록 오픈 영역을 갖는 게이트 산화막과, 상기 오픈 영역을 매립하는 유전막과, 상기 산화막과 상기 유전막에 형성된 게이트 배선을 포함하는 트랜지스터이 있어서,상기 게이트의 중간 영역은 유전막과 접촉하고 나머지 양쪽 에지 영역은 초기에 형성된 상기 게이트 산화막과 접촉되는 것을 특징으로 한다.

본 발명에 따르면, 상기 게이트 산화막에 형성되는 상기 오픈 영역은 네가티브(NEGATIVE) 포토레지스트에 정의된 패턴 또는, 상기 산화막위에 형성된 개구부를 갖는 매스크용 막을 만들어 상기 개구부의 측벽에 스페이스를 형성하고, 상기 좁아진 상기 개구부를 전사해서 만든다.

상기 고 유전율을 갖는 유전막을 상기 게이트 산화막의 대치용으로 사용할 때에, 상기 유전막의 두께는 초기 게이트 산화막과 동일한 두께로 한다.

본 발명의 다른 실시예에 따른 트랜지스터의 제조 방법은 반도체 기판의 일부분이 드러나도록 게이트 산화막을 식각하여 오픈 영역을 형성하는 단계와, 상기 기판과 상기 산화막에 유전막을 증착하는 단계와, 상기 유전막을 식각하여 상기 오픈 영역을 매립하는 단계, 상기 산화막과 상기 유전막에 게이트 배선을 형성하는 단계를 포함하고, 상기 게이트가 중간 영역에서 상기 유전막과 나머지 양쪽 에지 영역에서 상기 게이트 산화막과 접촉되는 것을 특징으로 한다.

본 발명의 제조 방법에 따르면, 상기 게이트 산화막에 형성되는 오픈 영역은 네가티브(NEGATIVE) 포토레지스트에 정의된 패턴 또는, 상기 산화막에 증착되어 개구부를 갖는 매스크용 막을 형성하여 상기 개구부의 측벽에 스페이서를 형성하고, 상기 좁아진 개구부를 통해서 상기 게이트 산화막을 식각하여 만든다.

상기 게이트가 상기 유전막과 상기 게이트 산화막과 접촉되어 나타내는 정전 용량(CAPACITANCE)은 홈을 갖는 게이트 산화막과 접촉되어 나타내는 정전 용량과 동일한 값을 나타낸다.

상기 증착된 유전막은 에치 백(ETCH BACK)하여 상기 오픈 영역을 형성하는 초기 게이트 산화막과 동일한 두께가 되도록 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2c 는 본 발명의 일 실시예에 따른 게이트 산화막을 갖는 트랜지스터에 대한 공정 단면도이다.

도 2a 와 같이, 반도체 기판(101)에 게이트 산화막(103)을 형성하고, 상기 게이트 산화막(103)에 선택된 개구부(107)를 갖는 포토레지스트(105)를 형성하고, 후속으로 식각 공정(109)을 수행한다.

상기 개구부(107)의 형성은 포토레지스트(105) 대신에 매스크용 막(도면에 미 도시)을 증착하여 오픈 영역(도면에 미 도시)을 형성하고, 상기 영역에 스페이스(도면에 미 도시)를 형성하여 상기 스페이스에 의해서 좁아진 영역을 통하여 만들 수 있다.

상기 게이트 산화막(103)은 상기 개구부(107)를 통해서 일부분 식각된다.

도 2b 와 같이, 홈(NOTCH, 103-1)을 갖는 게이트 산화막(103)을 형성하고, 상기 게이트 산화막(103)의 홈(103-1)이 게이트(111) 중간 영역에서 접촉하도록 포토및 에칭(도면에 미 도시)을 하여 게이트(111)를 형성하고, 상기 기판(101)에 N-S/D 영역(113)을 형성하기 위해서 임플란트(도면에 미 도시)를 진행하고, 상기 기판(101)에 GPOX(115)를 진행한다.

상기 GPOX(115)는 반도체 기판(101)과 상기 게이트(111)가 받은 상기 에칭및 상기 임플란트 데미지(DAMAGE)를 큐어(CURE)하기 위해서 진행한다.

도 2c 와 같이, 홈(103-1, 103-2)을 갖는 게이트 산화막(103)에 형성시킨 게이트(111)의 양 측면에 스페이스(117)를 형성하고, N+ 형 불순물 영역(119)을 형성하기 위해서 임플란트를 진행하여 트랜지스터를 형성한다.

도 2d 는 본 발명의 다른 실시예에 따른 게이트 산화막을 갖는 트랜지스터의 단면도이다.

도 2d 는 도 2a 에서 형성된 개구부(107)를 통해서 게이트 산화막(103)을 식각을 하여 반도체 기판(101)이 드러나도록 하고, 다시 상기 기판(101)을 산화하여 산화막(104)을 성장시켜서 도 2b 에서 형성한 홈(103-1)과 동일한 홈(103-2)을 만든다.

상기 홈(103-2)을 갖는 게이트 산화막(103)을 형성후에 진행되는 공정 순서는 도 2b 내지 도 2c 와 동일하다.

도 2e 내지 도 2g 는 본 발명의 일 실시예에 따른 게이트 산화막을 갖는 트랜지스터에 대한 시물레이션 데이타이다.

도 2e 는 게이트 산화막(303)에 홈(303-1)을 갖는 트랜지스터의 시뮬레이션 그림이다.

즉, 반도체 기판(301)에 형성된 트랜지스터에 대한 프러파일 시뮬레이션(PROFILE SIMULATION)이며, 상기 반도체 기판(301)에 형성된 상기홈(303-1)을 갖는 상기 게이트 산화막(303)과 상기 홈(303-1)의 깊이(305)와 게이트(307)및 이중 게이트 스페이서(309, 311), 소오스/ 드레인(313)이 상기 기판(301)과 이루는 정션(313-1)을 표시한다.

도 2f 는 게이트 산화막(103)내의 홈의 깊이(305)에 따른 상기 트랜지스터의 I-V 그래프이다.

상기 그래프에 의하면, 상기 게이트 산화막(303)내에 홈(303-1)이 없을 때에 비해서 1nm 의 홈의 깊이(305)을 갖는 트랜지스터는 동일 드레인 전압 2(V)에서 15% 의 전류 증가를 보인다.

또한, 상기 홈의 깊이(305)를 2nm 내지 3nm 까지 증가함에 따라서 전류는 상기 드레인 전압에서 5~10% 증가됨을 보인다.

상기 홈의 깊이(305)의 증가에 따른 전류의 증가는 상기 트랜지스터의 드라빙 능력(DRIVING CAPABILITY)이 점점 개선됨을 보이며 이는, 다음의 두가지 사항에 대한 이점(MERIT)이 있다.

첫째는 드레인 전압의 증가에 따른 GIDL(GATE INDUCED DRAIN LEAKAGE) 증가 포션(PORTION, 315)이 홈을 갖지 않는 트랜지스터와 유사함을 암시한다.

둘째는 상기 트랜지스터의 적정한 문턱 전압을 유지하기 위해서 무리한 임플란트의 도즈(DOSE) 조정없이도 상기 홈의 깊이(305)로 조정이 가능하다.

도 2g 는 게이트 산화막(103)내의 홈의 깊이(305)에 따른 상기 트랜지스터의 BV(BREAKDOWN VOLTAGE) 그래프이다.

상기 그래프는 상기 홈의 깊이(305)에 따른 상기 트랜지스터의 소오스 또는드레인(311)의 정션 BV 가 변화되지 않음을 보인다.

이는, 상기 홈(303-1)을 갖지 않은 트랜지스터와 홈(303-1)을 갖는 트랜지스터 모두가 게이트의 양쪽 에지 영역에서 동일한 게이트 산화막 두께를 가지기 때문에, 외부에서 인가된 동일 소오스 또는 드레인(311) 전압에서 게이트 에지및 벌크 정션(BULK JUNCTION)이 받는 전압은 동일함을 의미한다.

상기 시뮬레이션 결과로 미루어서, 게이트 산화막(303)에 홈(303-1)을 갖는 트랜지스터는 홈(303-1)을 갖지 않는 트랜지스터 대비 전류 구동 능력이 우수하고 정션 BV 도 감소되지 않음을 보인다.

도 3 은 본 발명의 다른 실시예에 따른 게이트 산화막을 갖는 트랜지스터에 대한 공정 단면도이다.

도 3 과 같이, 반도체 기판(201)에 게이트 산화막(203)을 형성하고, 상기 산화막(203)에 상기 반도체 기판(201)이 드러나도록 오픈 영역(204)을 형성하고, 상기 산화막(203)과 상기 기판(201)에 고 유전률 유전막(205)을 증착하고, 상기 유전막(205)을 에치 백하여 상기 오픈 영역(204)을 상기 유전막(205)으로 매립하여 이중 막(203, 205)을 형성하고, 상기 유전막(205)으로 매립된 영역(204)이 게이트의중간에서 접촉되도록 형성한다.

상기 게이트 형성 이후에 N-S/D 영역(209) 형성과 GPOX 공정(도면에 미 도시) 수행과 스페이스(211) 형성및 N+S/D 영역(213) 형성을 한다.

상기 오픈 영역은 네가티브(NEGATIVE) 포토레지스트에 정의된 패턴 또는, 상기 산화막에 증착되어 개구부를 갖는 매스크용 막을 형성하여 상기 개구부의 측벽에 스페이서를 형성하고, 상기 좁아진 개구부를 통해서 상기 게이트 산화막을 식각하여 만든다.

상기 게이트가 나타내는 정전 용량과 홈을 갖는 게이트 산화막과 접촉되어 나타내는 정전 용량(CAPACITANCE)이 동일한 값을 갖도록 하는 상기 유전막을 사용한다.

상기 구성을 통하여, 본 발명은 반도체 기판에 형성된 게이트와 접촉되는 게이트 산화막의 두께를 게이트의 중간 영역과 양쪽 에지 영역에서 다르게 형성하거나, 게이트의 중간 영역에서 접촉되는 고 유전률 유전막을 게재하여 이중 막으로 된 게이트 산화막을 형성해서 반도체 장치의 디자인 룰 축소에 대응하는 트랜지스터를 만든다.

본 발명에 따른 트랜지스터는 고려되어 지는 설계퍼포먼스에 대응되도록 적정한 문턱 전압이 유지되고, GIDL(GATE INDUCED DRAIN LEAKAGE) 증가및 정션 BV(JUNCTION BREAKDOWN VOLTAGE) 감소를 방지한다.

Claims (14)

1. 반도체 기판에 형성된 홈을 갖는 게이트 산화막과;

   상기 산화막에 형성된 게이트 배선; 을 포함하며,

   상기 게이트의 중간 영역에서 상기 게이트 산화막의 상기 홈이 접촉되며, 상기 게이트의 상기 중간 영역과 나머지 양쪽 에지 영역에서 접촉되는 상기 게이트 산화막의 두께가 각기 상이함을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터.
2. 반도체 기판에 게이트 산화막을 성장시키는 단계와;

   상기 게이트 산화막에 홈을 형성하는 단계와;

   상기 게이트 산화막에 게이트 배선을 형성하는 단계와;

   상기 기판에 GPOX 공정을 수행하는 단계; 를 포함하는 트랜지스터 제조 방 법.
3. 제 2 항에 있어서, 상기 홈은 네가티브(NEGATIVE) 포토레지스트에 정의되어 오픈된 상기 소정 영역을 통해서 상기 게이트 산화막을 일부분 식각하여 만드는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터 제조 방법.
4. 제 2 항에 있어서, 상기 홈은 상기 산화막에 증착되어 개구부를 갖는 매스크용 막을 형성하여 상기 개구부의 측벽에 스페이스를 형성하고, 상기 좁아진 개구부를 통해서 상기 게이트 산화막을 일부분 식각하여 만드는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터 제조 방법.
5. 제 2 항에 있어서, 상기 GPOX 공정은, 상기 반도체 기판에 형성된 초기 상기 산화막 두께가 유지되도록, 반도체 튜브내의 질소 분위기에서 진행하는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터.
6. 제 2 항에 있어서, 상기 GPOX 공정후에 모니터용 반도체 기판으로 체크되는 두께는 20~30Å 하는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터 .
7. 제 2 항에 있어서, 상기 GPOX 공정의 진행 온도는 750~850℃ 로 진행하는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터.
8. 제 2 항에 있어서, 상기 GPOX 공정은 상기 게이트의 상기 양쪽 에지 영역에서 접촉되는 상기 게이트 산화막의 초기 두께에 영향을 미치지 않는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터 제조 방법.
9. 제 2 항에 있어서, 상기 게이트 산화막의 선택된 소정 영역을 식각하여 상기반도체 기판이 드러나도록 하여 상기 기판을 다시 산화시켜서 상기 홈을 형성하는 하는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터 제조 방법.
10. 반도체 기판의 일부분이 드러나도록 오픈 영역을 갖는 게이트 산화막과;

    상기 오픈 영역을 매립하는 유전막과;

    상기 산화막과 상기 유전막에 형성된 게이트 배선; 을 포함하며,

    상기 게이트의 중간 영역은 유전막과 접촉하고 나머지 양쪽 에지 영역은 초기에 형성된 상기 게이트 산화막과 접촉되는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터.
11. 제 10 항에 있어서, 상기 유전막의 두께는 상기 게이트 산화막과 동일한 두께로 매립하는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터.
12. 반도체 기판의 일부분이 드러나도록 게이트 산화막을 식각하여 오픈 영역을 형성하는 단계와;

    상기 기판과 상기 산화막에 유전막을 증착하는 단계와;

    상기 유전막을 식각하여 상기 오픈 영역을 매립하는 단계;

    상기 산화막과 상기 유전막에 게이트 배선을 형성하는 단계; 를 포함하는 트랜지스터 제조 방법.
13. 상기 12 항에 있어서, 상기 오픈 영역은 네가티브(NEGATIVE) 포토레지스트로 정의된 패턴을 통하여 상기 게이트 산화막을 식각하여 만드는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터 제조 방법.
14. 상기 제 12 항에 있어서, 상기 오픈 영역은 상기 산화막에 증착되어 개구부를 갖는 매스크용 막을 형성하여 상기 개구부의 측벽에 스페이서를 형성하고, 상기 좁아진 개구부를 통해서 상기 게이트 산화막을 식각하여 만드는 것을 특징으로 하는 나치드 게이트 산화막을 갖는 트랜지스터 제조 방법.