KR0125299B1 - 트랜지스터 형성방법 - Google Patents

Abstract

본 발명은 트랜지스터 형성방법에 관한 것으로, 반도체기판 상부에 제1희생산화막과 제1실리콘산화막을 증착한 후, 마스크 공정으로 제1실리콘산화막패턴을 형성하고 상기 제1실리콘산화막패턴의 측벽에 다결정 실리콘 스페이서를 형성한 다음, 고농도의 P형 불순물을 상기 반도체기판 내부로 주입하여 고농도의 P형 불순물 영역을 형성한 다음, 상기 고농도의 P형 불순물 영역을 포함하는 반도체기판 상부의 모든 층을 제거하고 그 상부에 제2희생산화막패턴과 제2실리콘산화막패턴을 형성한 후, 전체구조상부에 게이트산화막을 증착하고 그 상부에 게이트 다결정실리콘층으로 평판화시킨 다음, 상기 제2실리콘산화막패턴 상부에 형성된 게이트산화막까지 상기 게이트 다결정실리콘층과 함께 에치백하여 제거함으로써 게이트 다결정실리콘층 패턴을 형성하고, 마스크공정으로 상기 게이트 다결정실리콘층패턴의 측벽에 형성된 게이트산화막, 제2실리콘산화막패턴 및 제2희생산화막패턴을 제거한 다음, 종래의 LDD 기술을 사용하여 소오스와 드레인 사이에 고농도의 P형 불순물 영역이 형성된 트랜지스터를 형성함으로써, 공핍에 의한 펀치쓰루우 현상을 방지하는 초고집적화 소자를 형성할 수 있는 기술이다.

Description

트랜지스터 형성밥법

제1a도 내지 제1e도는 종래기술에 의한 트랜지스터 형성공정을 도시한 단면도.

제2a도 내지 제2g도는 본 발명의 실시예에 의한 트랜지스터 형성공정을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

1, 21 : 게이트산화막 1' : 게이트산화막패턴

3 : 다결정실리콘막 3' :다결정실리콘막패턴

7, 25 : 저농도의 N형 불순물 9 : 산화막 스페이서

11, 29 : 고농도의 N형 불순물 13 : 제1희생산화막

15 : 제1실리콘산화막패턴 17 : 다결정실리콘 스페이서

19 : 고농도 P형 불순물 20 : 반도체기판

22 : 제2희생산화막패턴 23 : 게이트 다결정실리콘층

23' : 게이트 다결정실리콘층패턴 24 : 제2실리콘산화막패턴

: 소오스(source): 드레인(drain)

본 발명은 트랜지스터 형성방법에 관한 것으로, 반도체기판 상부에 제1희생산화막과 제1실리콘산화막을 증착한 후, 마스크 공정으로 제1실리콘산화막패턴을 형성하고 상기 제1실리콘산화막패턴의 측벽에 다결정 실리콘 스페이서를 형성한 다음, 고농도의 P형 불순물을 상기 반도체기판 내부로 주입하여 고농도의 P형 불순물 영역을 형성한 다음, 상기 고농도의 P형 불순물 영역을 포함하는 반도체기판 상부의 모든 층을 제거 하고 그 상부에 제2희생산화막패턴과 제2실리콘산화막패턴을 형성한 후, 전체구조상부에 게이트산화막을 증착하고 그 상부에 게이트 다결정실리콘층으로 평탄화시킨 다음, 상기 제2실리콘산화막패턴 상부에 형성된 게이트산화막까지 상기 게이트 다결정실리콘층과 함께 에치백하여 제거함으로써 게이트 다결정실리콘층패턴을 형성하고, 마스크공정으로 상기 게이트 다결정실리콘층패턴의 측벽에 형성된 게이트산화막, 제2실리콘산화막패턴 및 제2희생산화막패턴을 제거한 다음, 종래의 LDD 기술을 사용하여 소오스와 드레인 사이에 고농도의 P형 불순물 영역이 형성된 트랜지스터를 형성함으로써, 공핍에 의한 펀치쓰루우 현상을 방지하는 초고집적화 소자를 형성할 수 있는 기술이다.

종래의 트랜지스터 구조는 핫캐리어(hot carrier)에 의한 특성 열화를 억제하기 위하여 엘.디.디(LDD : Light Doped Drain, 이하에서 LDD라 함) 구조의 트랜지스터를 사용하지만 소자가 고집적화됨에 따라 트랜지스터의 길이가 짧아져 소오스(source)와 드레인(drain)사이에서 펀치쓰루우 효과(punch through effect)가 발생됨으로써 문턱전압이 낮아져 낮은 전압에서도 브레이크다운(breakdown)이 발생된다.

한편, 상기 핫캐리어란 모스 트랜지스터(MOS transistor)에서 인가되는 게이트 전압이나 드레인 전압 혹은 기판 바이어스 등에 의하여 산화막 부근의 필드영역에 강한 전장이 형성되면, 상기 필드영역의 자유운반자(free carrier)들이 많은 운동에너지를 갖게 되는데 이런 자유운반자를 핫캐리어라고 한다. 그리고, 상기 핫캐리어가 산화막과 실리콘간의 에너지 장벽을 넘어 산화막으로 주입되는 경우를 핫캐리어 효과(hot carrier effect)라고 한다.

이하 첨부된 도면을 참고로 하여 종래기술을 상세히 설명하기로 한다.

제1a도 내지 제1e도는 종래기술의 실시예로 엘.디.디(LDD : Light Doped Drain, 이하에서 LDD라 함)기술에 의한 트랜지스터 형성공정을 도시한 단면도이다.

제1a도는 반도체기판(20)의 상부에 게이트산화막(1) 및 다결정실리콘막(3)을 적층하여 증착한 것을 도시한 단면도이다. 여기서, 상기 게이트산화막(1)은 캐패시터에서의 유전체 역할을 하는 절연막이다.

제1b도는 제1a도의 공정후에 게이트전극을 형성하기 위한 마스크를 사용하여 상기 다결정실리콘막(3)과 게이트산화막(1)을 식각하여 다결정실리콘막패턴(3')과 게이트산화막패턴(1')을 형성한 것을 도시한 단면도이다.

제1c도는 제1b도의 공정후, 상기 반도체기판(20) 상부에 형성된 다결정실리콘막패턴(3')과 게이트산화막패턴(1')을 마스크로 하여 낮은 농도의 N형 불순물(7)을 주입한 것을 도시한 단면도이다.

제1d도는 전체구조상부에 산화막을 도포하고 이방성식각하여 게이트전극을 형성하기 위한 다결정실리콘막패턴(3')과 게이트산화막패턴(1')의 측벽에 산화막 스패이서(9)를 형성한 것을 도시한 단면도이다.

제1e도는 상기 게이트산화막(1)의 상부에 형성된 다결정실리콘막패턴(3'), 게이트산화막패턴(1') 및 산화막 스페이서(9)를 마스크로 하여 고농도의 N형 불순물(11)을 주입함으로써, 트랜지스터를 형성한 것을 도시한 단면도이다.

상기한 LDD 기술로 트랜지스터를 형성하면, 전장이 형성된 필드영역을 지나는 자유운반자(free carrier)가 충분한 에너지를 얻어 핫캐리어(hot carrier)가 형성되는 것을 방지하여 소자의 특성열화를 최소화 할 수 있다. 그러나, 반도체소자가 초고집적화되면서 상기 트랜지스터의 길이가 축소됨으로써 소오스와 드레인 사이의 공핍층에 의하여 낮은 전압에서도 펀치쓰루우 효과가 발생되어 종래기술에 의한 트랜지스터의 특성을 열화시킨다.

따라서, 본 발명은 반도체기판 상부에 희생산화막과 실리콘산화막을 증착한 후, 마스크 공정으로 실리콘산화막패턴을 형성하고 상기 실리콘산화막패턴의 측벽에 다결정실리콘 스페이서를 형성한 다음, 상기 희생산화막의 상부에 형성된 실리콘산화막패턴과 다결정실리콘 스페이서를 마스크로 하여 고농도의 P형 불순물을 상기 반도체기판 내부로 주입하여 게이트전극의 형성될 부분에 P형 불순물 영역을 형성한 다음, 종래기술에서와 같은 형태로 게이트전극과 소오스 및 드레인을 형성함으로써, 펀치쓰루우 현상을 방지하는 트랜지스터를 형성하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 제1희생산화막과 제1실리콘산화막을 증착한 다음, 마스크 공정으로 실리콘산화막패턴을 형성하는 공정과, 상부구조전체에 다결정실리콘막을 증착하고 이방성식각하여 상기 실리콘산화막패턴의 측벽에 다결정실리콘 스페이서를 형성하는 공정과, 상기 다결정실리콘 스페이서와 실리콘산화막패턴을 마스크로 하여 반도체기판 내부로 고농도의 P형 불순물을 주입하는 공정과, 상기 고농도의 P형 불순물이 주입된 상기 반도체기판 상부에 형성된 모든 층을 제거하는 공정과, 다시 상기 반도체기판 상부에 제2희생산화막과 실리콘산화막을 증착한 다음, 마스크 공정으로 제2실리콘산화막패턴과 제2희생산화막패턴을 형성하는 공정과, 전체구조상부에 게이트산화막을 증착하고 그 상부에 게이트 다결정실리콘층으로 평탄화시키는 공정과, 전체구조상부에 에치백을 실시하여 상기 제2실리콘 산화막패턴의 상부에 형성된 게이트산화막까지 제거하여 게이트전극을 형성할 게이트 다결정실리콘층패턴을 형성하는 공정과, 마스크 공정으로 상기 게이트 다결정실리콘층패턴의 측벽에 형성된 게이트산화막, 제2실리콘산화막패턴 및 제2희생산화막패턴을 제거하는 공정과, 상부구조전체에 저농도의 N형 불순물을 주입하여 상기 반도체기판 내부에 저농도의 N형 불순물 영역을 형성하는 공정과, 전체구조상부에 산화막을 일정두께 증착한 다음, 이방성식각하여 상기 게이트 다결정실리콘층패턴, 즉 게이트전극의 측벽에 산화막 스페이서를 형성하고 전체구조상부에 고농도의 N형 불순물을 주입하여 상기 반도체기판 내부에 고농도의 N형 불순물 영역, 즉 소오스 및 드레인을 형성하는 공정을 포함하는데 있다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2g도는 본 발명의 실시예로 트랜지스터 형성공정을 도시한 단면도이다.

제2a도는 반도체기판(20) 상부에 제1희생산화막(13)을 증착하고 그 상부에 제1실리콘산화막을 증착한 다음, 감광막(도시안됨)을 도포하고 게이트를 형성하기 위하여 예정된 부위를 식각해 감광막패턴을 형성하고 상기 감광막패턴을 마스크로 하여 하부의 제1실리콘산화막을 삭감한 다음, 상기 감광막패턴을 제거하는 마스크 공정으로 제1실리콘산화막 패턴(15)을 형성한 것을 도시한 단면도이다. 여기서, 상기 제1희생산화막(13)은 하부의 반도체기판(20)을 보호하는 역할을 한다.

제2b도는 상부구조전체에 다결정실리콘막을 일정두께 증착한 후, 이방성식각하여 상기 제1실리콘산화막패턴(15)의 측벽에 다결정실리콘 스페이서(17)를 형성하고 상기 반도체기판(20) 내부에 고농도의 P형 불순물(19)을 주입한 것을 도시한 단면도이다. 여기서, 상기 제1희생산화막(13)의 상부에 형성된 상기 제1실리콘산화막패턴(15)와 다결정실리콘 스페이서(17)가 불순물(19) 주입시 마스크로 사용되었다. 여기서, 상기 다결정실리콘 스페이서(17)의 두께를 크게하여 게이트전극의 하부에 형성되는 고농도의 P형 불순물(19)의 폭이 작을수록 좋다. 그 이유는 상기 반도체기판(20)에 주입된 상기 P형 불순물(19)의 폭이 크면 공핍으로 인하여 펀치쓰루우가 발생될 수 있기 때문이다.

제2c도는 제2b도의 공정후에 고농도의 P형 불순물(19)이 형성된 반도체기판(20) 상부에 형성된 모든 층을 제거한 것을 도시한 단면도이다.

제2d도는 제2c도의 공정후, 상기 반도체기판(20)의 상부에 제2희생산화막 및 제2실리콘산화막을 증착한 다음, 마스크 공정으로 제2실리콘산화막패턴(24)과 제2희생산화막패턴(22)을 형성하고 전체구조상부에 게이트산화막(21)을 증착한 다음, 전체구조상부에 게이트 다결정실리콘층(23)으로 평탄화시킨 것을 도시한 단면도이다.

제2e도는 제2d도의 공정후에 에치백(etch-back)하여 상기 제2실리콘산화막패턴(24)의 상부에 형성된 게이트산화막(21)까지 게이트 다결정실리콘층(23)과 함께 제거하여 게이트전극을 형성하기 위한 게이트 다결정실리콘층패턴(23')을 형성한 것을 도시한 단면도이다.

제2f도는 제2e도의 공정후에 게이트전극을 형성하기 위한 마스크 공정으로 상기 게이트 다결정실리콘 층패턴(23')의 측벽에 형성된 게이트산화막(21), 제2실리콘산화막패턴 및 제2희생산화막패턴(22)을 제거하고 전체구조상부에 저농도의 N형 불순물(25)을 주입한 것을 도시한 단면도이다.

제2g도는 전체구조상부에 산화막을 일정두께 증착한 다음, 이방성식각하여 산화막 스페이서(27)를 형성하고 상부구조전체에 고농도의 N형 불순물(29)을 주입함으로써 소오스와 드레인가 구비된 LDD구조의 트랜지스터를 형성한 것을 도시한 단면도이다.

상기한 본 발명에 의하면, 종래기술에서 LDD구조에서 소자가 초고집적화됨에 따라 트랜지스터의 길이가 작아져 발생되었던 펀치쓰루우의 현상을 방지할 수 있어 트랜지스터의 특성 열화를 방지할 수 있고 반도체 소자의 고집적화를 가능하게 한다.

Claims (3)

1. 반도체기판 상부에 제1희생산화막과 제1실리콘산화막을 증착한 다음, 마스크 공정으로 실리콘산화막 패턴을 형성하는 공정과, 상부구조전체에 다결정실리콘막을 증착하고 이방성식각하여 상기 실리콘산화막패턴의 측벽에 다결정실리콘 스페이서를 형성하는 공정과, 상기 다결정실리콘 스페이서와 실리콘산화막패턴을 마스크로 하여 반도체기판 내부로 고농도의 P형 불순물을 주입하는 공정과, 상기 고농도의 P형 불순물이 주입된 상기 반도체기판 상부에 형성된 모든 층을 제거하는 공정과, 다시 상기 반도체기판 상부에 제2희생산화막과 실리콘산화막을 증착한 다음, 마스크 공정으로 제2실리콘막패턴과 제2희생산화막패턴을 형성하는 공정과, 전체구조상부에 게이트산화막을 증착하고 그 상부에 게이트 다결정실리콘층으로 평탄화시키는 공정과, 전체구조상부에 에치백을 실시하여 상기 제2실리콘산화막패턴의 상부에 형성된 게이트산화막까지 제거하여 게이트전극을 형성할 게이트 다결정실리콘층패턴을 형성하는 공정과, 마스크 공정으로 상기 게이트 다결정실리콘층패턴의 측벽에 형성된 게이트산화막, 제2실리콘산화막패턴 및 제2희생산화막패턴을 제거하는 공정과, 상부구조전체에 저농도의 N형 불순물을 주입하여 상기 반도체기판 내부에 저농도의 N형 불순물 영역을 형성하는 공정과, 전체구조 상부에 산화막을 일정두께 증착한 다음, 이방성식각하여 상기 게이트 다결정실리콘층패턴, 즉 게이트 전극의 측벽에 산화막 스페이서를 형성하고 전체구조상부에 고농도의 N형 불순물을 주입하여 상기 반도체기판 내부에 고농도의 N형 불순물 영역, 즉 소오스 및 드레인을 형성하는 공정을 포함하는데 트랜지스터 형성방법.
2. 제1항에 있어서, 상기 다결정실리콘 스페이서가 상기 반도체기판 내부에 형성되는 고농도의 P형 불순물을 영역의 폭을 결정하는 것을 특징으로 하는 트랜지스터 형성밥법.
3. 제2항에 있어서, 상기 고농도의 P형 불순물 영역의 폭은 상기 다결정실리콘 스페이서의 두께를 가능한한 두껍게함으로써 좁게 형성하는 것을 특징으로 하는 트랜지스터 형성방법.