KR950000149B1 - 반도체 장치 및 그의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치 및 그의 제조방법

제 1 도의 (a)는 종래의 모오스 트랜지스터의 단면도이고, (b)는 LDD 구조를 갖춘 종래의 모오스 트랜지스터의 단면도.

제 2 도 (a)에서 제 2 도 (f)까지는 본 발명의 제 1 실시예에 따른 모오스 트랜지스터의 제조공정도.

본 발명은 반도체장치 및 그의 제조방법에 관한 것으로, 특히 전극배선간의 오버랩 커패시턴스를 최소화시킨 반도체 장치 및, 그의 제조방법에 관한 것이다.

반도체장치, 특히 트랜지스터 등은 지난 몇해동안 고집적도 기술에 있어서 눈부신 향상을 하였으며, 현재 그 소자의 크기가 1.0㎛²이하로 작아질 수 있게 되었다. 이러한 고집적도를 가지는 트랜지스터는 대한민국 특허공보 제91-2463호 및 제91-2464호 등에 개시된 바 있다. 그런데 상기와 같이 반도체 소자의 제조기술이 발달하고 소자의 크기가 마이크로 이하의 단위로 고집적화됨으로 인하여, 소자내의 금속전극 배선들 사이의 공간은 좁아지게 되고 따라서 전압구동시 배선간에 전계가 집중되는 부분에서는 자체의 전기적 성질이 매우 악화되기에 이르렀다.

그 대표적인 예로, PN접합 부위에서 발생되는 디플리션 영역(depletion layer)에 있어서, 드레인과 게이트의 오버랩부분에서 전계가 집중됨에 따라 드레인영역의 표면부에서 상기 디플리션현상이 더욱 심화되게 되고 이는 밴드간 터널링 효과를 발생시켜 누설전류의 원인이 되어, 자체의 접합내압보다 낮은 전압에서 브레이크 다운이 발생하게 되었다. 이 현상에 대하여 도면을 참조로 하여 상세히 설명하겠다.

제 1 도의 (a)는 종래의 모오스 트랜지스터(Metal Oxide Semiconductor Transistor)의 단면도이다.

p형 반도체 기판(1)상에 층간 절연막(SiO₂)(2)을 형성하고, 이 층간 절연막(2) 상부에 게이트전극(3)을 형성한 후 상기 게이트전극(3)을 마스크로 n형 불순물을 이온주입하도록 하여 소오스/드레인 불순물 영역(4, 4')을 형성함으로써 종래의 모오스 트랜지스터를 완성한다. 여기서 드레인영역 하부의 점선으로 표시된 영역은 디플리션 영역(5)을 나타내는 것이며, 실곡선(6)들은 게이트전극 및 드레인전극에 역방향 전압이 걸릴 때 형성된 전계를 표시한 것이다.

이러한 종래의 모오스 트랜지스터에서, 게이트전극측으로부터 드레인측으로 전압을 걸게되면, 제 1 도에 나타난 바와같이, 전계(실곡선(6)으로 표시)가 형성되게 된다. 한편 PN접합(상기의 p형 기판과 n형 불순물영역 사이의 접합)에 역전압을 길게 되면, 그 접합 부근에서 전자와 호울의 결합으로 인하여 캐리어가 매우 적은 디플리션 영역(5)이 형성되게 되고 따라서 전하의 이동이 없는 이 디플리션 영역은 절연물에 가까운 높은 저항을 가지게 되므로, 상기의 경우에 게이트와 드레인의 오버랩부에는 전계가 매우 집중되므로 드레인 표면부에는 디플리션 영역이 매우 두껍게 형성되게 되고, 결과적으로는 소오스/드레인영역 간에 채널전류 형성이 방해되고 오히려 이 전류는 밴드간 터널링 효과로 인하여 누설전류 현상을 일으키는 원인이 되어 자체의 접합내압보다 낮은 전압에서 브레이크 다운이 발생하게 되었다.

최근 이에 대한 대책으로서 제 1 도의 (b)에 도시한 바와 같이, IEDM 1989, 32. 1. 1. "A Self-Aligned Inverse-T Gate Fully Overlapped LDD Device for Sub-Half Micron CMOS" 등에서 ITLDD(inverse-T Lightly Doped Drain)구조라고 하는 농도가 낮은 드레인영역(14)을 갖춘 트랜지스터를 개시한다. 이러한 ITLDD구조의 트랜지스터는 먼저, p형 기판이나 p-웰(10)에 층간절연막(11), 폴리실리콘박막(12), 실리콘산화막(13)을 차례로 형성하고 그 상부에 게이트전극용의 폴리실리콘막(14), 실리사이드막(15)을 형성한 후, 포토레지스터를 이용하여 실리사이드막(15), 폴리실리콘막(14), 실리콘산화막(13)을 게이트전극의 패턴대로 식각한다. 이 식각공정후 드러난 폴리실리콘 박막(12)과 폴리실콘막(14)을 연결할 수 있도록 상기의 게이트전극의 양측벽에 폴리실리콘막(16)을 형성한다. 이어 낮은 농도로 불순물 이온주입을 실행하여 농도가 낮은 소오스/드레인영역(18)을 형성하고, 그후 산화막 스페이서(17)을 형성하여 높은 농도로 불순물 이온주입을 실행하여 농도가 높은 소오스/드레인영역(19)을 형성한다. 이리하여 드레인영역과 게이트전극 간의 오버랩부분에서 전계집중을 감소시켜 디플리션 영역이 심화되는 것을 방지할 것을 꾀하였다. 그러나 이러한 ITLDD구조에서도 드레인영역과 게이트전극 간에 오버랩되는 부분의 비율이 높기 때문에, 트랜지스터의 크기가 반마이크로 이하의 단위로 고집적화됨에 따라 오버랩 커패시턴스(Overlap Capacitance)가 점점 커지게 되어 그 반도체 장치의 속도를 저하시키는 요인으로 작용하였다.

따라서 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 전극배선간의 오버랩 커패시턴스를 최소화시킨 반도체 장치 및 그의 제조방법을 제공하고자 한다.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은, 반도체 기판상부에 형성되며, 소정의 게이트 패턴이 형성될 부분보다 게이트패턴이 형성되지 않을 부분이 더욱 두껍게 형성된 제1 절연층과, 그 제1 절연층중 게이트패턴이 형성될 얇은 부분의 상부에 형성되며, 상기의 두꺼운 제1 절연층 부분으로 인하여 양측부가 들어 올려진 형상을 한 제1 도전층과, 상기의 제1 도전층의 상부에 형성되며, 그 제1 도전층의 폭보다 양측부가 소정폭만큼 좁게 형성된 제2 절연층과, 그 제2 절연층 상부에 정렬되어 형성된 제2 도전층과, 상기의 제1 도전층과 제2 도전층을 전기적으로 연결시키기 위해, 상기의 제2 절연층이 형성되지 않고 노출된 제1 도전층 상부와 제2 도전층 양측부에 형성된 한쌍의 제3 도전층과, 그 제3 도전층들 외측에 형성된 한쌍의 절연막 스페이서와, 상기의 제2 도전층 외측하부 반도체기판 내에 형성된 낮은 불순물 농도의 소오스/드레인영역과, 상기의 제1 도전층 외측하부 반도체기판 내에 형성된 높은 불순물 농도의 소오스/드레인영역으로 구성된 반도체 장치를 제공한다.

또한 본 발명은, 반도체기판 상부에 제1 절연층을 형성하고 소정의 게이트 패턴대로 제1 도전층을 형성하는 단계와, 상기의 제1 도전층의 상부에, 그 제1 도전층의 폭보다 양측부가 소정폭만큼 좁게 제2 절연층을 형성하고, 그 제2 절연층 상부에 제2 도전층을 정렬하여 형성하는 단계와, 상기의 제2 도전층 외측하부 반도체기판 내에 낮은 농도의 불순물 이온주입하여 낮은 불순물 농도의 소오스/드레인영역을 형성하는 단계와, 상기의 제1 도전층과 제2 도전층을 전기적으로 연결시키기 위해, 상기의 제2 절연층이 형성되지 않고 노출된 제1 도전층의 상부와 제2 도전층 양측부에 한쌍의 제3 도전층을 형성하고, 그 제3 도전층들 외측에 한쌍의 절연막 스페이서를 형성하는 단계와, 상기의 제3 도전층 외측하부 반도체기판 내에 높은 농도의 불순물 이온주입하여 높은 불순물 농도의 소오스/드레인영역을 형성하고, 상기의 절연막 스페이서를 제거하는 단계와, 선택산화공정을 진행함으로써, 도전층이 형성되어 있지 않은 부분의 제1 절연층을 선택적으로 산화시켜 제1 도전층 양측하부가 산화막에 의해 소정높이만큼 들어 올려지도록 하는 단계로 구성되는 반도체 장치를 제공한다.

이하 본 발명의 바람직한 실시예를 도면을 참조로 하여 상세히 설명한다.

제1 실시예로서는, 제 2 도의 (a)에 도시된 바와 같이, P형 반도체 기판(20)상에 제1 절연층(21)을 형성한 후 100∼500Å 정도 두께의 폴리실리콘층을 증착한다.

상기의 제1 도전층(22)상부에 실리콘산화막(23)을 50∼100Å정도 두께로 형성하고 그 상부에 폴리실리콘층 및 텅스텐 실리사이드층을 각각 1500∼2500Å 및 100∼1500Å정도 두께로 형성한다. 그후 제 2 도의 (b)에 도시된 바와 같이, 그 상부에 소정의 게이트패턴 형상의 포토레지스터를 형성한 후 이를 마스크로 상기의 텅스텐 실리사이드층 및 폴리실리콘층을 플라즈마 식각하여 제2 도전층(24, 24')을 형성하고 이어 실리콘 산화막도 식각하여 제2 절연층(23)을 형성하도록 한다.

그후 제 2 도의 (c)에 도시된 바와 같이, 상기의 제 2 도전층(24, 24') 및 제 2 절연층(23)을 마스크로 낮은 농도의 불순물 이온주입하여 상기의 제 2 도전층 외측하부 반도체기판 내에 저불순물 농도의 소오스/드레인영역(28)을 형성한다.

그후 상기의 제1 도전층과 제2 도전층을 전기적으로 연결시키기 위해 제 2 도의 (c)에 도시된 바와 같이, 상기의 제2 절연층이 형성되지 않고 노출된 제1 도전층의 상부와 제2 도전층 양측부에 한쌍의 제3 도전층(26)을 형성한다.

제 2 도의 (d)에 도시된 바와 같이 CVD 산화막을 형성하여 비등방정식각함으로써, 제3 도전층들(26)의 외측에 한쌍의 절연막 스페이서(27)를 형성하고, 한쌍의 절연막 스페이서(27) 및 실리사이드(24')를 마스크로 사용하여 제1 도전층(22)과 제3 도전층(26)을 식각한다.

그후 제 2 도의 (e)에 도시된 바와 같이, 상기의 제3 도전층(26) 외측하부 반도체기판내에 높은 농도의 불순물 이온주입하여 높은 불순물 농도의 소오스/드레인영역(29)을 형성하고, 상기의 절연막 스페이서(27)를 제거한다.

그후 선택산화공정을 진행함으로써, 도전층이 형성되어 있지 않고 노출된 부분의 제1 절연층을 선택적으로 산화시키도록 한다. 그리하여 제1 절연층중 제1 도전층의 하부는 산화되지 않고 노출된 제1 절연층 부분에서만 산화막이 약 500∼1000Å정도 성장함에 따라, 제 2 도의 (f)에 도시된 바와 같이, 그 제1 도전층의 양측부가 상기의 성장된 산화막에 의해 들어 올려지게 된다.

따라서 본 발명의 반도체 장치에 의하면 ITLDD구조에서 소오스/드레인영역의 형성이 끝난 후에 산화공정을 추가함으로써, 게이트전극 에지(edge) 부분의 제1 절연층을 두껍게 성장시켜 낮은 불순물영역의 저항을 감소시키면서 오버랩 커패시턴스를 상당히 감소시킬 수 있게 된다. 따라서 반도체 장치의 고속화에 크게 기여할 수 있다.

Claims (6)

1. 반도체 기판 상부에 형성되며, 소정의 게이트패턴이 형성될 부분보다 게이트패턴이 형성되지 않을 부분이 더욱 두껍게 형성된 제1 절연층과, 그 제1 절연층중 게이트 패턴이 형성될 얇은 부분이 상부에 형성되며, 상기의 두꺼운 제1 절연층 부분으로 인하여 양측부가 들어 올려진 형상을 한 제1 도전층과, 상기의 제1 도전층의 상부에 형성되며, 그 제1 도전층의 폭보다 양측부가 소정폭만큼 좁게 형성된 제2 절연층과, 그 제2 절연층 상부에 정렬되어 형성된 제2 도전층과, 상기의 제2 도전층과 제2 도전층을 전기적으로 연결시키기 위해, 상기의 제2 절연층이 형성되지 않고 노출된 제1 도전층 상부와 제2 도전층 양측부에 형성된 한쌍의 제3 도전층과, 그 제3 도전층들 외측에 형성된 한쌍의 절연막 스페이서와, 상기의 제2 도전층 외측부 반도체기판 내에 형성된 낮은 불순물 농도의 소오스/드레인영역과, 상기의 제1 도전층 외측하부 반도체기판내에 형성된 높은 불순물 농도의 소오스/드레인영역으로 구성됨을 특징으로 하는 반도체 장치.
2. 제1 항에 있어서, 상기의 제1 절연층중 두꺼운 제1 절연층 부분의 두께는 약 500∼1000Å 정도임을 특징으로 하는 반도체장치.
3. 제1 항에 있어서, 상기 제2 도전층은 폴리실리콘층 및 텅스텐 실리사이드층을 적층하여 형성함을 특징으로 하는 반도체장치.
4. 반도체기판 상부에 제1 절연층을 형성하고 소정의 게이트패턴대로 제1 도전층을 형성하는 단계와, 상기의 제1 도전층의 상부에, 그 제1 도전층의 폭보다 양측부가 소정폭만큼 좁게 제2 절연층을 형성하고, 그 제2 절연층 상부에 제2 도전층을 정렬하여 형성하는 단계와, 상기의 제2 도전층 외측하부 반도체기판내에 낮은 농도의 불순물 이온주입하여 낮은 불순물 농도의 소오스/드레인영역을 형성하는 단계와, 상기의 제1 도전층과 제2 도전층을 전기적으로 연결시키기 위해, 상기의 제2 절연층이 형성되지 않고 노출된 제1 도전층의 상부와 제2 도전층 양측부에 한쌍의 제3 도전층을 형성하고, 그 제3 도전층들 외측에 한쌍의 절연막 스페이서를 형성하는 단계와, 상기의 제3 도전층 외측하부 반도체기판내에 높은 농도의 불순물 이온주입하여 높은 불순물 농도의 소오스/드레인영역을 형성하고, 상기의 절연막 스페이서를 제거하는 단계와, 선택산화공정을 진행함으로써, 도전층이 형성되어 있지 않은 부분의 제1 절연층을 선택적으로 산화시켜 제1 도전층 양측하부가 산화막에 의해 소정높이만큼 들어 올려지도록하는 단계로 구성됨을 특징으로 하는 반도체 장치 제조방법.
5. 제 4 항에 있어서, 상기의 제1 절연층중 두꺼운 제1 절연층 부분의 두께는 약 500∼1000Å 정도임을 특징으로 하는 반도체 장치.
6. 제 4 항에 있어서, 상기 제2 도전층은 폴리실리콘층 및 텅스텐 실리사이드층을 적층하여 형성함을 특징으로 하는 반도체 장치.