KR950011782B1 - Mos형 반도체장치 및 그 제조방법 - Google Patents

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마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
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Abstract

내용 없음.

Description

MOS형 반도체장치 및 그 제조방법
제1도는 본 발명의 MOS형 반도체 장치의 제1실시예를 표시한 단면도.
제2도는 본 발명의 MOS형 반도체 장치의 제2실시예를 표시한 단면도.
제3도는 본 발명의 MOS형 반도체 장치의 제조방법의 제1실시예를 표시한 공정순 단면도.
제4도는 본 발명의 MOS형 반도체 장치의 제조방법의 제2실시예를 표시한 공정순 단면도.
제5도는 본 발명의 MOS형 반도체 장치의 제조방법의 제3실시예를 표시한 공정순 단면도.
제6도는 MOS형 반도체 장치의 종래예를 표시한 단면도.
제7도는 MOS형 반도체 장치의 다른 종래예를 표시한 단면도.
＊도면의 주요부분에 대한 부호의 설명
1 : 제1도전형의 반도체기판(P형)
2 : 제1도형의 고농도소오스·드레인확산층(n+형)
3 : 제2도전형의 저농도확산층(n-형) 4 : 게이트산화막
5 : 게이트전극 6 : 절연막
7 : 제2도전형의 확산층(n형)
본 발명은, 미세화를 실현하고, 또한 구동능력의 향상 또는 호르케리어내성을 향상시킨 고농도이고 고신뢰성의 MOS형 반도체 장치 및 그 제조방법에 관한 것이다.
초집적회로장치 소위 VLSI에 있어서, MOS형 반도체 장치는, 고집적화의 요청으로 서브미크론영역으로 미세화되어가고 있다. 이 미세화에 따라, 호르캐리어에 의한 전기특성열화가 신뢰성에 있어서 심각한 문제로 되고 있다. 이 호르케리어내성을 향상시키고, 또한 구동능력을 향상시킨 MOS구조로서, 측벽게이트구조가 제안되고 있다. 예를 들면 I.E.E.E. ELECTRON DEVICE LETTERS 제11권 제2호, 1990년 2월 78∼81페이지, I. C. Chen등에 의해서 제안되고 있다.
한편 서브미크톤이하의 영역으로의 미세화를 진행시키는데 있어서, 소오스·드레인 전극의 영역을 미세화하는 여러가지의 구조 및 프로세스가 제안되고 있다. 예를 들면 I.E.E.E 1987년 I.E.D.M Technical Digest 358∼361페이지 C.K. Lau등에 의해서 SSS-MOS구조가 제안되고 있다. 이하, MOS형 반도체 장치의 미세화에 따른 (Ⅰ) 호르캐리어 열화내성 및 구동능력의 향상, 및 (Ⅱ)소오드·드레인전극의 영역의 미세화라고 하는 2점에서 설명한다. (Ⅰ)호르캐리어내성 및 구동능력의 향상에 관해서, 예를들면 I.E.E.E.ELECTRON DEVICE SETTERS 제11권 제2호, 1990년 2월, 78∼81페이지, I.C.Chen등에 의해서 제안된 측벽게이트구조를 제6도에 표시한다.
제6도에 있어서, (31)은 제1도전형의 반도체기판(P형), (32)는 반도체기판(31)의 표면에 형성한 제2도전형의 고농도소오스·드레인확산층(n+), (33)은 마찬가지로 본도체기판(31)의 표면에 형성한 제2도 전형의 저농도 확산층(n-형), (34)는 게이트산화막, (35)는 게이트전극, (36)은 게이트전극을 덮도록 형성한 산화막, (37)은 측벽게이트전극이다. 이와같은 MOS형 반도체 장치의 구조에서는, 측벽게이트전극(37)이, 게이트산화막(34)을 개재해서 저농도확산층(33)의 상부에 형성되므로서, 저농도확산층(33)의 내부에 발생하는 고전개가 완화되고, 호르캐리어의 발생을 억제하여, 열화내성을 향상시키고 있다. 또 고저항의 저농도확산층(33)의 전위를 측벽게이트전극(37)에 의해서 제어하므로서, 저농도확산층(33)의 축적화를 촉진하여, 소오스저항을 저감해서 구동능력을 향상시키고 있다.
(Ⅱ) 소오스·드레인전극의 영역의 미세화에 관해서는, 예를 들면 I.E.E.E. 1987년 I.E.DM Technical Digest 358∼361페이지 C.K.Lau등에 의해서 제안된 구조를 제7도에 표시한다. 제7도에 있어서, (41)은 제1도전형의 반도체기판(P형), (42)는 제2도전형의 고농도확산층(n+형), (43)은 제2도형의 저농도확산층(n-형), (44)는 게이트 산화막, (45)는 게이트전극, (46)은 절연막, (47)은 측벽, (48)은 텅스텐전극, (49)는 피일드산화막이다.
이와같은 MOS형 반도체 장치의 구조에서는, 1미크톤프로세스에 의거한 기준적인 게이트전극(45)을 형성한후, 250∼300nm의 질화막의 측벽(도시생략)을 형성하고, 950℃의 산화공정에 의해서 소오스·드레인영역을 형성한다. 질화막의 측벽을 제거후, 이온주입의 의해 저농도확산층(43)을 형성한다. 150nm의 측벽(47)을 형성한 후, 선택적으로 단결정실리콘을 에피택셜성장시키고, 이온주입에 의해 고농도확산층(42)을 형성하고 있다.
이 구조 및 프로세스공정에서는, 단결정실리콘을 에피택셜성장시켜 불순물을 주입해서 고농도확산층(42)을 반도체기판(41)의 상부에 형성하므로서, 소오스·드레인 전국영역의 미세화를 실현하고 있다.
그러나, 이들 구조 및 제조프로세스에 있어서는, 서브미크론영역이하의 MOS형 반도체 장치로서는 역시 충분하지 않다. 라고하는 것은, 제6도에 표시한 구조의 MOS형 반도체 장치에서는, 이하의 중대한 문제점이 있기 때문이다.
① 측벽게이트전극(37)이 저농도확산층(33)의 상부에 형성되기 때문에, 실효채널 길이 LEFF는,
LEFF〈 LG-2XLS
로 된다. 여기서, LG는 전체게이트길이, LS는 측벽게이트길이다. 측벽게이트길이 LS는, 적어도 0.15미크론은 필요하므로, 게이트길이 LG가 0.3미크론이하의 구조는 만들 수 없다.
② 측벽게이트전극(37)이 저농도확산층(33)의 상부에 형성되기 때문에, 소오스·드레인전극의 콘택트를 취하기위해서는, 측벽게이트전극(37)과의 절연성을 고려해서, 꽤넓은 콘택트마아진이 필요하다. 따라서, 미세화가 곤란하다.
이상의점에서, 벽게이트 구조는, 서브미크론이하의 영역으로 미세화는 매우 곤란하다. 또 제7도에 표시한 구조의 MOS형 반도체장치에서는, 이하의 중대한 문제점이 있다.
① 서브미크론영역이하의 미세 MOS형 반도체에 있어서 중요한 문제가 되는 호르캐리어열화에 관해서, 150nm의 절연막의 측벽(47)을 형성하기 때문에, 종래의 LDD구조와 마찬가지로, 저농도확산층(43)의 내부에 발생하는 고전계를 게이트전극(45)에서는 충분히 완화할 수 없고, 흐르캐리어발생을 충분히 억제할 수 없다. 또, 저농도확산층(43)의 상부의 측벽(47)에 트랩이나 계면준위가 발생하고, 호르캐리어열화에 의한 전기특성의 초기열화가 심하다.
② 저농도확산층(43)의 상부에, 절연막의 측벽(47)을 형성하기 때문에, 게이트전극(45)에서는 저농도확산층(43)의 전위를 충분히 억제할 수 없고, 저농도확산층(43)의 축적화를 촉진할 수 없고, 소오스저항이 높고 구동력이 저하한다.
③ 자기정합(自己整合)적으로, 소오스·드레인영역을 형성하기 때문에, 질화막의 측벽형성 및 제거의 프로세스공정이 필요하며, 또 고농도확산층(42)을 형성하기 위하여, 선택적으로 단결정실리콘막의 에피택셜성장의 프로세스공정이 추가되어, 제조프로세스로서 복잡한 것으로 된다.
즉, 종래구조에서는, 서브리크론영역이하의 미세화를 실현하고, 또한 구동능력의 향상 및 호르케리어 내성의 면에서 충분히 만족하는 특성을 나타내는 것은 아니었다. 따라서 본 발명의 목적은, 호르케리어열화를 억제하면서 구동능력을 향상시키고, 또한 서브미크론이하의 영역에의 미세화를 가능하게 하는 MOS형 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 제1발명의 MOS형 반도체장치는, 제1도전형의 반도체기판의 일주면(一主面)에 제2도전형의 고농도 소오스·드레인확산층을 형성하고있다. 또, 반도체기판의 일주면에 제2도전형의 저농도확산층을 형성하고 있다. 이 제2전도형의 저농도확산층은, 고농도소오스·드레인 확산층의 사이의 반도체기판의 일주면에 접촉하고, 또한 고농도소오스·드레인 확산층의 측면에 각각 접촉하고 있다. 또, 저농도확산층의 사이의 일주면에 게이트절연막을 개재해서 게이트전극을 형성하고, 게이트전극의 옆부분에 얇은 절연막을 형성하고 있다. 또, 얇은 절연막을 개재해서 게이트전극의 옆부분에, 저농도확산층의 상부이고 또한 저농도확산층에 접촉하도록 제2도전형의 확산층을 형성하고 있다. 본 발명의 제2발명의 MOS형 반도체장치는, 제2도전형의 확산층을 저농도로 형성하고 있다.
본 발명의 제3발명의 MOS형 반도체장치의 제조방법은 먼저 제1도전형의 반도체기판의 일주면에 게이트 절연막을 형성하고, 이 게이트절연막의 상부에 선택적으로 게이트전극을 형성하고, 게이트전극을 마스크로해서 반도체기판의 표면에 이온주입하여 제2도전형의 저농도확산층을 형성한다. 이어서, 반도체기판의 표면을 산화한다. 이어서, 반도체기판의 표면에 형성된 산화막의 드라이에칭을 행하여, 게이트전극의 상면 및 측면이외의 산화막을 제거한다. 이어서, 게이트전극의 상면 및 측면에 산화막을 남게한 반도체기판의 표면에 다결정 실리콘막을 퇴적한다.
이어서, 이 다결정실리콘막의 드라이에칭을 행하여, 게이트전극의 측면을 덮은 상태로 자기정합적으로 다결정실리콘막을 남긴다. 이어서, 반도체기판의 표면에 제2의 도전형의 불순물을 이온주입하므로서, 게이트 전극의 옆부분의 얇은 산화막을 개재해서 남은 다결정실리콘막에 제2의 도전형의 불순물을 확산시켜서 게이트전극의 옆부분에 제2도전형의 확산층을 형성하는 동시에, 저농도확산층의 바깥쪽에 있어서 반도체기판의 일주면에 고농도소오소, 드레인확산층을 형성한다.
본 발명의 제4발명의 MOS형 반도체장치의 제조방법은, 먼제 제1도전형의 반도체기판의 일주면에 게이트절연막을 형성하고, 이 게이트절연막의 상부에 선택적으로 게이트전극을 형성하고, 게이트전극을 마스크로해서 반도체기판의 표면에 이온주입하여 제2도전형의 저농도확산층을 형성한다. 이어서, 반도체기판의 표면에 퇴적한다. 이어서, 반도체기판의 표면에 형성된 절연막의 드라이에칭을 행하여, 게이트전극의 상면 및 측면이외의 절연막을 제거한다. 이어서, 게이트전극의 상면 및 측면에 절연막을 남게한 반도체기판의 표면에 다결정실리콘막을 퇴적한다.
이어서, 이 다결정실리콘막의 드라이에칭을 행하여, 게이트전극의 측면을 덮은상태로 자기정합적으로 다결정실리콘막을 남긴다. 이어서, 반도체기판의 표면에 제2의 도전형의 불순물을 이온주입하므로서, 게이트 전극의 옆부분에 얇은 절연막을 개재해서 남은 다결정실리콘막에 제2도전형의 불순물을 확산시켜서 게이트 전극의 옆부분에 제2의 도전형의 확산층을 형성하는 동시에, 저농도확산층의 바깥쪽에 있어서 반도체기판의 일주면에 고농도 소오스·드레인확산층을 형성한다.
본 발명의 제5발명의 MOS형 반도체장치의 제조방법은, 먼제 제1도전형의 반도체기판의 일주면에 게이트산화막을 개재해서, 게이트전극을 형성하고, 이 게이트전극 위에 제1의 절연막을 개재해서 고농도의 제1다결정실리콘막을 형성한다. 이어서, 이 고농도의 제1다결정실리콘막을 마스크로해서 반도체기판의 표면에 제2도전형의 저농도확산층을 형성한다. 이어서, 반도체기판의 표면에 제2의 절연막을 퇴적하고, 이 제2의 절연막의 드라이에칭을 행하여, 게이트전극 및 제1의 다결정실리콘막의 측면만을 덮도록 제2의 절연막을 남긴다. 이어서, 반도체기판의 표면에 제2의 다결정실리콘막을 퇴적하고, 열처리에 의해 제1의 다결정실리콘막으로부터 제2의 다결정실리콘막에 불순물을 확산시킨다. 이어서, 제2의 다결정실리콘막과 제1의 다결정실리콘막의 드라이에칭을 행하여, 게이트전극의 제2의 산화막을 개재해서 제2의 다결정 실리콘막을 남긴다. 이어서, 반도체기판의 표면에 제2의 도전형의 불순물을 이온주입하므로서, 게이트전극의 옆부분에 남은 다결정실리콘막에 제2도전형의 불순물을 확산시켜서 게이트전극의 옆부분에 제2의 도전형의 확산층을 형성하는 동시에, 저농도확산층의 바깥쪽에 있어서 반도체기판의 일주면에 고농도소오스·드레인확산층을 형성한다.
본 발명에 의하며, 제2도전형의 저농도확산층의 사이의 제1도전형의 반도체기판의 일주면에 게이트산화막을 개재해서 게이트전극을 형성하므로서, 실효채널길이가 게이트길이에 대략 동등해지고, 서브미크론영역 이하의 미세화가 가능하다. 또, 얇은 절연막을 개재해서 게이트전극의 옆부분에, 저농도확산층의 상부이고 또한 이 저농도 확산층에 접촉하도록 제2도전형의 확산층을 형성하므로서, 저농도확산층의 고전개를 충분히 완화하고, 호르캐리어의 발생을 억제하여, 열화내성을 향상시키고 있다. 또, 얇은 절연막을 개재해서 게이트전극의 옆부분에 제2도전형의 확산층을 형성해서 고저항의 제2도전형의 확산층을 게이트전극의 옆부분에서 제어하므로서, 소오스 저항을 저감해서 구동능력을 향상시킨다. 또, 저농도확산층의 상부에 제2도전형의 확산층을 형성하므로서, 소오스·드레인전극의 콘택트영역을 미세화하는 것도 가능하다. 특히, 제2도전형의 확산층을 저농도로 형성하므로서, 게이트전극과 제2의 도전형의 확산층의 사이에 개재하는 절연막에 인가되는 전압을 저감하고, 신뢰성을 한층 높이고 있다.
한편, 제조방법에 의하면, 게이트전극을 마스크로해서 제2도전형의 저농도확산층 형성용의 불순물을 이온주입하므로써 실효체널길이와 게이트길이를 거의 동등한 길이로 하고, 서브비크론이하의 영역으로의 미세화가 가능하며, 고밀도의 VLSI를 형성할 수 있다. 또, 게이트전극의 측벽에 얇은 절연막을 개재해서 제2도전형의 확산층이 자기 정합적으로 형성되어 있기 때문에, 제2도전형의 확산층과 고농도소오스·드레인확산층과의 접합위치나 제2도전형의 확산층과 저농도확산층의 오우버랩량을 확정할 수 있다. 또한, 게이트전극옆부분의 제2도전형의 확산층을 형성하는 불순물의 이온주입공정에서, 제2도전형의 확산층을 형성하는 동시에, 저농도확산층과 제2도전형의 확산층의 사이에 형성된 산화막을 효과적으로 파괴할 수 있다. 또, 저농도확산층에 접촉한 제2도전형의 확산층이, 절연막을 개재해서 게이트전극의 옆부분에 형성되어 있기 때문에, 소오스·드레인전극의 콘택트를 취하는 일이 용이하고, 소오스·드레인영역을 미세화하는 것이 가능하며, 고밀도의 VLSI를 형성할 수 있다. 특히, 절연막을 퇴적에 의해서 형성하면, 고내압의 절연막을 형성할 수 있다. 이하, 본 발명의 MOS형 반도체장치의 제1실시예에 대해서, 도면을 참조하면서 설명한다.
제1도는 본 발명의 MOS형 반도체장치의 제1실시예의 단면도를 표시한 것이다. 제1도에 있어서, (1)은 제1도전형의 반도체기판(P형)이다. (2)는 반도체기판 (1)의 일주면에 형성한 제2도전형의 고농도소오스·드레인확산층(n+형)이다. (3)은 고농도소오스·드레인확산층(2)의 사이의 반도체기판(1)의 일주면에 접촉하고 또한 소오스·드레인확산층의 측면에 접촉하도록 반도체기판(1)의 일주면에 형성한 제2도전형의 저농도확산층(n-형)이다. (4)는 반도체기판(1)의 일주면에 형성한 게이트산화막이다. (5)는 게이트산화막(4)위에 형성한 게이트전극이다. (6)은 상기 게이트전극(5)의 상면 및 측면에 형성한 절연막이고, 게이트전극(5)의 옆부분은 얇게되어 있다. (7A)는, 얇은 절연막(6)을 개재해서 게이트전극(5)의 옆부분에, 저농도확산층(3)의 상부이고 또한 저농도확산층(3)에 접촉하도록 형성한 제2도전형의 확산층(n형)이다.
상기 제1도의 MOS형 반도체장치에서 특징적인것의 하나는, 저농도확산층(3)의 게이트전극(5)의 하부에의 잠입이 열확산에 의한 극히 약간의 양이되도록 형성되어 있다는 것이다. 따라서, 실효채널길이는 게이트 길이에 거의 동등해진다. 이때문에, 서브미크론이하의 영역으로의 미세화가 가능해진다. 또, 상기 제1도의 MOS형 반도체장치의 또하나의 특징은, 얇은 절연막(6)을 개재해서 게이트전극(5)의 옆부분에 제2도전형의 확산층(7)이 형성되어있다는 것이다. 이때문에, 확산층(7)의 전위를 게이트전극(5)에 의해서 용이하게 제어하는 것이 가능하고, 확산층(7)의 축적화를 촉진하고 소오스저항을 효과적으로 저감하여, 구동능력의 향상을 달성할 수 있다. 또, 얇은 절연막(6)을 개재해서 게이트전극(5)의 옆부분이고, 또한 저농도확산층(3)의 상부에, 제2도전형의 확산층(7)이 형성되어 있다는 것이다. 이때문에 확산층(7)의 내부에 발생하는 고전계를 완화하고, 호르캐리어의 발생을 억제할 수 있다. 따라서 호르케리어열화내성의 향상을 달성할 수 있다.
또, 저농도확산층(3)에 접촉한 확산층(7)이 게이트전극(5)의 측벽에 얇은 절연막(6)을 개재해서 형성되기 때문에, 소오스·드레인전극의 콘택트를 약간의 마아진에 의해서 취할 수 있는 일이가능해지고, 소오스·드레인영역의 미세화도 가능하다.
이상과 같이, 이 실시예에 의하면, MOS형 반도체장치에 있어서의 호르캐리열화를 억제하면서, 구동능력을 향상시키고, 또한 서브미크론이하의 영역에의 미세화를 가능하게 하는 것이다. 마음에, 본 발명의 MOS형 반도체장치의 제2실시예에 대해서 도면을 참조하면서 설명한다.
제2도는 본 발명의 MOS형 반도체장치의 제2실시예의 다면도를 표시한 것이다. 제2도에 있어서 (1)은 제1도전형의 반도체기판(P형)이다. (2)는 반도체기판(1)의 일주면에 형성한 제2도전형의 고농도소오스·드레인확산층(n+형)이다. (3)은, 고농도소오스·드레인확산층(2)의 사이의 반도체기판(1)의 일주면에 접촉시키고 또한 소오스·드레인 확산층의 측면에 접촉하도록 반도체기판(1)의 일주면에 형성한 제2도전형의 저농도확산층(n-형)이. (4)는 반도체기관 (1)의 일주면에 형성한 게이트산화막이다. (5)는 게이트산화막(4)위에 형성한 게이트전극이다. (6)은 상기 게이트전극(5)의 상면 및 측면에 형성한 절연막이고, 게이트전극(5)의 옆부분은 얇게 되어있다. (78)는, 얇은 절연막(6)을 개재해서 게이트전극(5)의 옆부분에 저농도확산층(3)의 상부이고 또한 저농도확산층(3)에 접촉하도록 형성한 제2도전형의 저농도확산층(n-형)이다.
제1도의 실시예와 다른것은, 제2도전형의 확산층(78)을 저농도로 형성한 점이다. 이때문에, 제1도와 같이 확산층(7A)을 고농도로 형성한 구조에 비해서, 절연막(6)에 인가되는 전압을 저감할 수 있다. 따라서, 고신뢰성의 MOS형 반도체장치를 얻을 수 있다. 또한 제1도와 마찬가지로, 구동능력의 향상 및 호르캐리어 열화내성의 향상 및 미세화를 달성할 수 있다.
다음에 이상 설명한 MOS형 반도체장치를 제조하는 MOS형 반도체장치의 제조방법의 제1실시예에 대해서, 그 포인트가 되는 점을 도면을 첨조하면서 설명한다.
제3도는 본 발명의 MOS형 반도체장치의 제조방법의 제1실시예를 표시한 공정순(工程順)단면도이다. 제3도에 있어서 (1)은 제1도전형의 반도체기판(P형), (2)는 제2도전형의 고농도소오스·드레인 확산층(n+형), (3)은 제2도전형의 저농도확산층(n-형), (4)는 게이트산화막(4), (5)는 게이트전극, (6)은 산화에 의해 형성된 절연막, (7)은 다결정실리콘, (7A)는 제2도전형의 확산층(n형)이다.
먼저, 제3a도에 표시한 바와같이, 게이트산화막(4)을 개재해서 다결정실리콘에 의해 형성된 게이트전극(5)을 마스크로해서, 제1도전형의 반도체기판(P형)(1)에 제2의 도전형의 저농도확산층(n-형)(3)의 형성용의 불순물인 인(燐)을 가속전압 40kev, 도우즈량 1.0×1013/㎠로 이온주입한다. 이때, 게이트전극(5)을 마스크로 해서 이온주입하기 때문에, 저농도확산층(3)의 게이트전극(5)의 하부에의 잠입량은 극히 약간으로 되고, 실효채널길이와 게이트길이가 거의 동등해진다. 다음에, 제3b에 표시한 바와같이, 열산화에 의해, 반도체기판(1)의 표면과 게이트전극(5)의 측면 및 상면에 절연막(6)을 형성한다. 이때, 게이트전극(5)은 고농도로 도우핑되어 있기때문에, 절연막(6)은, 게이트전극의 옆부분 및 상부가 반도체기판(1)의 표면에 비해서 두껍게 형성된다. 그후, 제3c도에 표시한 바와같이, 절연막(6)의 드라이에칭을 행하여, 게이트전극(5)의 상면 및 게이트전극(5)의 상면 및 게이트전극(5)의 측면이외에 절연막(6)을 제거하고, 또한 게이트전극(5)의 측면 및 상면을 덮도록 얇은 절연막(6)을 남긴다. 이어서, 반도체기판(1)의 표면전체면에 다결정실시콘(7)을 퇴적한다.
그후, 제3d도에 표시한 바와같이, 다결정실리콘(7)을 에칭법에 의해 게이트전극(5)의 옆부분을 덮도록 남긴다. 또, 게이트전극(5)과 남은 다결정실리콘(7)을 마스크로해서, 고농도소오소·드레인 확산층(2)의 형성용의 불순물인 비소를 가속전압 80kev, 도우즈량 6.0×1015/㎠로 반도체기판(1)에 이온주입하고, 열처리를 행하여 불순물을 확산시키므로서 고농도소오스·드레인 확산층(2)을 형성하는 동시에, 다결정실리콘막(7)을 제2도전형의 확산층(n형)(7A)으로하므로서, MOS형 반도체장치를 얻게된다.
이때, 다결정실리콘(7)과 반도체기판(1)의 사이에 존재하는 자연산화막은 이온주입에 의해서 파괴되고, 저농도확산층(3)과 확산층(7A)과는 전기적으로 접촉한다. 또, 게이트전극(5)의 양쪽의 다결정실리콘(7)을 자가정합적(自己整合的)으로 형성하기 때문에 고농도소오스·드레인 확산층(2)과 확산층(7A)과의 접촉위치, 및 확산층(7A과 저농도확산층(3))과의 오우버랩량을 확정할 수 있다.
이상과 같이, 이 실시에에 의하면, 실효채널길이와 길이가 거의 동등한 MOS형 반도체장치를 용이하게 얻을 수 있고, 서브미크론이하의 영역으로서의 미세화가 가능하다. 또한, 게이트전극(5)은 그측벽의 다결정실리콘(7)의 사이의 절연막(절연각(6))을 열산화에 의해 형상하기 때문에, 프로세스적으로 용이하고 또한 고정밀도의 얇은 절연막(6)을 얻을 수 있다. 또, 게이트전극(5)의 양쪽의 다결정실리콘(7)을 자기정합적으로 형성하기 때문에, 고농도소오스·드레인 확산층(2)과 확산층(7)과의 접촉위치, 및 확산층(7)과 저농도확산층(3)과의 오우버랩량을 확정할 수 있어, 극히 고정밀도이고 고밀도의 MOS형 반도체장치를 얻을 수 있다. 다음에, MOS형 반도체장치를 제조하는 MOS형 반도체장치의 제조방법의 제2실시예에 대해서, 그포인트가 되는 점을 도면을 참조하면서 설명한다. 제4도는 본 발명의 MOS형 반도체장치의 제조방법의 제2실시예를 표시한 공정순 단면도이다. 제4도에 있어서, (1)은 제1도전형의 반도체기판(P형), (2)는 제2전도형의 고농도소오스·드레인 확산층확산층(n+형), (3)은 제2전도형의 저농도확산층(n+형), (4)는 게이트산화막, (5)는 게이트전극, (6)은 절연막, (7)은 다결정실리콘막, (7A)는 제27도전형의 확산층(n형)이다.
제3도에서 표시한 제조방법과 다른점은, 제4a도에 표시한 바와같이, 게이트전극(5)을 마스크로해서 반도체기관(1)의 표면에 저농도확산층(3)을 형성한 후, 반도체기판(1)의 표면에 절연막(예를들면 산화막)(6)을 퇴적해서 형성한 점이다. 그후, 제4b도에 표시한 바와같이, 절연막(6)의 드라이에칭을 행하여, 게이트전극의 상면 및 게이트전극 측면이외의 절연막(6)을 제거한다. 그리고, 제4c에 표시한 바와같이, 게이트전극(5)의 옆부분에 다결정실리콘(7)을 형성하고, 이온주입 및 열처리를 행하므로서, 상기 실기예와 마찬가지로 고농도소오스·드레인 확산층(2)과 제2도전형의 확산층(7A)을 형성하여 MOS형 반도체장치를 얻을 수 있다.
이 실시예에서는, 절연막(6)을 퇴적법에 의해 형성하므로서, 열산화에 의해 다결정실리콘위에 형성하는 열산화막으로는 얻을 수 없는 고내압의 절연막(6)을 얻을 수 있다. 따라서, 극히 고신뢰성의 MOS형 반도체장치를 얻을 수 있다.
다음에, MOS형 반도체장치를 제조하는 MOS형 반도체장치의 제조방법의 제3실시예에 대해서 그포인트가 되는 점을 도면을 참조하면서 설명한다.
제5도는 본 발명의 MOS형 반도체장치의 제조방법의 제3실시예를 표시한 공정순 단면도이다. 제5도에 있어서, (1)은 제1도전형의 반도체기판(P형), (2)는 제2도전형의 고농도소오스·드레인 확산층(n+형), (3)은 제2도전형의 저농도확산층(n-형), (4)는 게이트산화막, (5)는 게이트전극, (6)은 절연막, (7)은 다결정실리콘, (7A)는 제2도전형확산층(n형), (8)은 절연막, (9)는 다결정실리콘, (10)은 고농도의 다결정 실리콘이다. 먼저 제5a도에 표시한 바와같이, 게이트산화막(4)을 개재해서 다결정실리콘에 의해 형성된 게이트전극(5)과 이게이트전극(5)의 상부에 절연막(8)을 개재해서 형성된 고농도의 다결정실리콘(9)을 마스크로해서, 저농도확산층(n-형)(3)의 형성용 불순물인 인을 가속전압 40kev, 도우즈량 1.0×1013/㎠ FH 반도체기판(1)에 이온주입한다. 이때, 게이트전극(5) 및 다결정실리콘(9)을 마스크로해서 이온주입하기 때문에, 저농도확산층(3)의 게이트전극(5)의 하부에의 잠입량은 극히 근소하게 되고, 실효채널길이와 게이트길이는 거의 동등하게 된다. 다음에, 제5b도에 표시한 바와같이, 열산화에 의해, 반도체기판(1)의 표면과 게이트전극(5)의 측면 및 상면에 열산화에 의한 절연막(6)을 형성한다. 이때, 게이트전극(5)은 고농도로 도우핑되어 있기 때문에 절연막(6)은 게이트전극(5)의 옆부분 및 상부가 반도체기판(1)의 표면에 비해서 두껍게 산화된다.
그후, 제5c도에 표시한 바와같이, 산화막(6)의 드라이에칭을 행하여, 게이트전극(5)의 측면 및 다결정 실리콘(9)의 측면이외의 산화막(6)을 제거하고, 또한 게이트전극(5) 및 다결정실리콘(9)의 측면을 덮도록 얇은 산화막(6)을 남긴다. 그후, 제5d에 표시한 바와같이, 다결정실리콘(7)을 반도체기관(1)의 표면에 퇴적한다. 다음에, 제5e도에 표시한 바와같이, 열확산공정에 의해, 고농도의 다결정실리콘(9)으로부터 다결정실리콘(7)에 확산시켜서, 고농도의 다결정실리콘(9)의 상부에 고농도의 다결정실리콘(10)을 형성한다. 그리고, 제5f에 표시한 바와같이, 에칭법에 의해 다결정실리콘(10)을 제거하는 동시에, 다결정실리콘(7)을 게이트전극(5)의 옆부분을 덮도록 남긴다. 이때, 고농도의 다결정실리콘(9)과 그상부에 형성된 고농도의 다결정실리콘(10)은 불순물농도가 높으므로, 용이하게 에칭제거된다.
또, 게이트전극(5)과 다결정실리콘(7)을 마스크로해서, 고농도소오스·드레인 확산층(2)형성용의 불순물인 비소를 가속전압 80kev, 도우즈량 6.0×1015/㎠로 반도체기판(1)에 이온주입하고, 열처리를 행하므로서, 저농도확산층(3)의 양쪽에 고농도소오스·드레인 확산층(2)을 형성하는 동시에, 게이트전극(5)의 양쪽의 다결정실리콘(7)을 제 2도전형의 확산층(7A)으로 하므로서, MOS형 반도체장치를 얻게된다. 이때, 다결정실리콘(7)과 반도체기판(1)의 사이에 존재하는 자연산화막은 이온주입에 의해 파괴되고, 저농도확산층(3)과 확산층(7A)은 전기적으로 첩촉한다. 또 다결정실리콘(7)을 자기정합적으로 형성하기 때문에, 소오스 드레인확산층(2)과 확산층(7A)의 접촉위치, 및 확산층(7A)과 저농도확산층(3)의 오우버랩량을 확정할 수 있다.
이상과 같이, 이 실시예에 의하면, 실효채널길이와 게이트길이가 거의 동등한 MOS형 반도체장치를 용이하게 얻을 수 있고, 서브미크론이하의 영역으로의 미세화가 가능한다. 또한, 게이트전극(5)과 그 측벽의 다결정실리콘(7)의 사이의 절연막(6)을 열산화에 의해 형성하기 때문에, 프로세스적으로 용이하고 또한 고정밀도의 얇은 절연막(6)을 얻을 수 있다. 또, 다결정실리콘(7)을 자기정합적으로 형성하기 때문에, 소오스·드레인 확산층(2)과 확산층(7A)의 접촉위치, 및 확산층(7A)과 저농도확산층(3)의 오우버랩량을 확정할 수 있어, 극히 고정밀도이고 고밀도의 MOS형 반도체장치를 얻을 수 있다.
또한, 저농도확산층(7B)를 가진 MOS형 반도체장치에 대해서도, 상기한 각 제조방법에 의해서 제조할 수 있는 것은 당연하다. 또, 상기 실시예에서는, 제1도전형이 P형이고, 제2도전형이 n형이었으나, 그 도전형이 그 반대의 실시예도 당연히 생략할 수 있다.
본 발명의 MOS형 반도체장치에 의하면 실효채널길이와 게이트길이가 거의 동등한 구조를 얻을 수 있어, 서브리크론영역이하로의 미세화가 가능하다. 또 얇은 절연막을 개재해서 게이트전극의 옆부분에, 제2도전형의 확산층을 형성하므로서, 확산층의 전위를 게이트전극에 의해서 용이하게 제어하는 것이 가능하며, 확산층의 캐리어의 축적화를 촉진하고, 소오스저항을 효과적으로 저감하여, 구동능력의 향상을 달성할 수 있다. 또, 얇은 절연막을 개재해서 게이트전극의 옆부분에서, 제2도전형의 저농도확산층의 상부에 이 제2도전형의 저농도확산층과 접촉하도록 제2도전형의 확산층을 형성하므로서, 저농도확산층내의 고전계를 효율적으로 완화하고, 호르케리어의 발생을 억제할 수 있다. 따라서, 호르케리어에 의한 전기특성열화를 완화하고, 신뢰성을 높일 수 있다. 그리고, 얇은 절연막을 개재해서 게이트전극의 옆부분에 제2전도형의 저농도확산층에 접촉한 제2도전형의 확산층을 저농도확산층의 상부에 형성하므로서, 소오스·드레인영역을 미세화하는 일이 가능하다.
특히, 제2도전형의 확산층을 저농도로 형성하므로써, 게이트전극과 제2의 도전형의 확산층의 사이에 개재하는 절연막에 인가되는 전압을 저감할 수 있어 신뢰성을 한층 더 높일 수 있다. 또 본 발명의 MOS형 반도체장치의 제조방법에 의하면, 극히 고정밀도의 고밀도화가 가능하다. 즉, 게이트전극을 마스크로해서 제2도전형의 저농도확산층형성용의 불순물을 이온주입하므로서, 실효채널길이와 게이트길이를 거의 동등한 길이로하여, 서브미크론이하의 영역으로의 미세화가 가능하며, 고밀도의 VLSI를 형성할 수 있다. 또, 게이트전극의 측벽에 얇은 절연막을 개재해서, 제2도전형의 확산층이 자기정합적으로 형성되어 있기때문에, 제2도전형의 확산층과 고농도 소오스·드레인확산층과의 접합위치나 제2전형의 확산층과 저농도확산층과의 오우버랩량을 확정할 수 있다. 또한, 게이트전극옆부분의 제2도전형의 확산층을 형성하는 동시에, 저농도확산층과 제2도전형의 확산층의 사이에 형성된 산화막을 효과적으로 파괴할 수 있다. 또, 저농도확산층에 접촉한 제2도전형의 확산층이, 절연막을 개재해서 게이트전극의 옆부분에 형성되어 있기때문에, 소오스·드레인전극의 콘택트를 취하게 되는 것이 용이하고, 소오스·드레인영역을 미세화하는 일이 가능하며, 고밀도의 VLIS를 형성할 수 있다. 특히, 절연막을 퇴적에 의해서 형성하면, 고내압의 절연막을 형성할 수 있다. 이상과 같이, 본 발명에 의해서 얻게되는 MOS형 반도체장치는, 서브미크론 영역이하의 VLSI기술에 요구되는 호르캐리어열화내성이 높은 고집적화 기술을 위해서는 필요불가결하며, 그 공업적 가치는 지극히 높은 것이다.

Claims (5)

  1. 제1도전형의 반도체기판(1)의 일주면(一主面)에 형성된 제2도전형의 고농도 소오스·드레인 확산층(2)과, 상기 고농도소오스·드레인 확산층(2)의 사이의 상기 반도체기판(1)의 일주면에 접촉하고, 또한 상기 고농도소오스·드레인 확산층(2)의 측면에 각각 접촉하도록 상기 반도체기판(1)의 일주면에 형성된 제2도전형의 저농도확산층(3)과, 상기 저농도확산층(3)의 사이의 상기 반도체기판(1)의 일주면에 게이트절연막(4)을 개재해서 형성된 게이트전극(5)과, 상기 게이트전극(5)의 옆부분에 형성된 얇은 절연막(6)과, 상기 얇은 절연막(6)을 개재해서 상기 게이트전극(5)의 옆부분에, 상기 저농도확산층(3)의 상부이고 또한 상기저농도확산층(3)에 접촉하도록 형성된 제2도전형의 확산층(7A)을 구비한 MOS형 반도체장치.
  2. 제1항에 있어서, 제2전도형의 확산층(7A)을 저농도로 형성한 MOS형 반도체장치.
  3. 제1도전형의 반도체기판(1)의 일주면에 게이트절연막(4)을 형성하고, 이 게이트절연막(4)의 상부에 선택적으로 게이트전극(5)을 형성하고, 상기 게이트전극(5)을 마스크로해서 상기 반도체기판(1)의 표면에 이온주입하여 제2도전형의 저농도확산층(3)을 형성하는 공정과, 이어서, 상기 반도체기판(1)의 표면을 산화하는 공정과, 이어서, 상기 반도체기판(1)의 표면에 형성된 산화막(6)의 드라이에칭을 행하여, 상기 게이트전극(5)의 상면 및 측면이외의 산화막을 제거하는 공정과, 이어서, 상기 게이트전극(5)의 상면 및 측면에 상기 산화막(6)을 남긴 상기 반도체기판(1)의 표면에 다결정실리콘막(7)을 퇴적하는 공정과, 이어서, 이 다결정실리콘막(7)의 드라이에칭을 행하여, 상기 게이트전극(5)의 측면을 덮은 상태로 자기정합적으로 다결정실리콘을 남기는 공정과, 이어서, 상기 반도체기판(1)의 표면에 제2의 도전형의 불순물을 이온주입하므로서, 상기 게이트전극(5)의 옆부분에 상기 얇은 산화막(6)을 개재해서 남은 다결정실리콘막(7)에 상기 제2의 도전형의 불순물을 확산시켜서 상기 게이트전극(5)의 옆부분에 제2도전형의 확산층(7A)을 형성하는 동시에, 상기 저농도확산층(3)의 바깥쪽에 있어서 상기 반도체기판(1)의 일주면에 고농도 소오스·드레인 확산층(2)을 형성하는 공정으로 이루어진 MOS형 반도체장치의 제조방법.
  4. 제1도전형의 반도체기판(1)의 일주면에 게이트절연막(4)을 형성하고, 이 게이트절연막(4)의 상부에 선택적으로 게이트전극(5)을 형성하고, 상기 게이트전극(5)을 마스크로해서 상기 반도체기판(1)의 표면에 이온주입하여 제2도전형의 저농도확산층(3)을 형성하는 공정과, 이어서, 상기 반도체기판(1)의 표면에 전연막(6)을 퇴적하는 공정과, 이어서, 상기 반도체기판(1)의 표면에 형성된 절연막(6)의 드라이에칭을 행하여, 상기 게이트전극(5)의 상면 및 측면이외의 절연막(6)을 제거하는 공정과, 이어서, 상기 게이트전극(5)의 상면 및 측면에 상기 절연막(6)을 남긴 상기 반도체기판(1)의 표면에 다결정실리콘막(7)을 퇴적하는 공정과, 이어서, 이 다결정실리콘막(7)의 드라이에칭을 행하여, 상기 게이트전극(5)의 측면을 덮은 상태로 자기정합적으로 다결정실리콘막(7)을 남기는 공정과, 이어서, 상기 반도체기판(1)의 표면에 제2의 도전형의 불순물을 이온주입하므로서, 상기 게이트전극(5)의 옆부분에 상기 얇은 절연막(6)을 개재해서 남은 다결정 실리콘막(7)에 상기 제2의 도전형의 불순물을 확산시켜서 상기 게이트전극(5)의 옆부분에 제2도전형의 확산층(7A)을 형성하는 동시에, 상기 저농도확산층(3)의 바깥쪽에 있어서 상기 반도체기판(1)의 일주면에 고농도소오스·드레인 확산층(2)을 형성하는 공정으로 이루어진 MOS형 반도체장치의 제조방법.
  5. 제1도전형의 반도체기판(1)의 일주면에 게이트산화막(4)을 개재해서 게이트전극(5)을 형성하고, 이 게이트전극(5)위에 제1의 절연막(8)을 개재해서 고농도의 제1의 다결정실리콘막(9)을 형성하는 공정과, 이어서, 이 고농도의 제1의 다결정실리콘막(9)을 마스크로 해서 상기 반도체기판(1)의 표면에 제2도전형의 저농도확산층(3)을 형성하는 공정과, 이어서, 상이 반도체기판(1)의 표면에 제2의 절연막(6)을 퇴적하고, 이 제2의 절연막(6)의 드라이에칭을 행하여 상기 게이트전극(5)및 상기 제1의 다결정실리콘막(9)의 측면만을 덮도록 상기 제2의 절연막(6)을 남기는 공정과, 이어서, 상기 반도체기판(1)의 표면에 제2의 다결정실리콘막(7)을 퇴적하고, 열처리에 의해 상기 제1의 다결정실리콘막(9)으로부터 상기 제2의 다결정실리콘만(7)으로 불순물을 확산시키는 확산공정과, 이어서, 상기 제2의 다결정실리콘막(7)과 상기 제1의 다결정실리콘막(9)의 드라이에칭을 행하여, 상기 게이트전극(5)의 측면에 상기 제2의 산화막(6)을 개재해서 상기 제2의 다결정실리콘막(7)을 남기는 공정과, 이어서, 상기 반도체기판(1)의 표면에 제2의 도전형의 불순물을 이온주입하므로서, 상기 게이트전극(5)의 옆부분에 남은 다결정실리콘막에 상기 제2도전형의 불순물을 확산시켜서 상기 게이트전극(5)의 옆부분에 제2의 도전형의 확산층(7A)을 형성하는 동시에, 상기 저농도확산층(3)의 바깥쪽에 있어서, 상기 반도체기판(1)의 일주면에 고농도소오스·드레인 확산층(2)을 형성하는 공정으로 이루어진 MOS형 반도체장치의 제조방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878683A (ja) * 1994-06-30 1996-03-22 Toshiba Corp 半導体装置およびその製造方法
US5721170A (en) * 1994-08-11 1998-02-24 National Semiconductor Corporation Method of making a high-voltage MOS transistor with increased breakdown voltage
US5472894A (en) * 1994-08-23 1995-12-05 United Microelectronics Corp. Method of fabricating lightly doped drain transistor device
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
US5877058A (en) * 1996-08-26 1999-03-02 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
US5801075A (en) * 1996-10-30 1998-09-01 Advanced Micro Devices, Inc. Method of forming trench transistor with metal spacers
JPH10178172A (ja) 1996-12-17 1998-06-30 Toshiba Corp 半導体装置及びその製造方法
US5793089A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
US6124610A (en) 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6188114B1 (en) 1998-12-01 2001-02-13 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
US6140171A (en) * 1999-01-20 2000-10-31 International Business Machines Corporation FET device containing a conducting sidewall spacer for local interconnect and method for its fabrication
KR100351899B1 (ko) 2000-04-03 2002-09-12 주식회사 하이닉스반도체 저저항 게이트 트랜지스터 및 그의 제조 방법
US6566208B2 (en) 2001-07-25 2003-05-20 Chartered Semiconductor Manufacturing Ltd. Method to form elevated source/drain using poly spacer
WO2009031085A1 (en) * 2007-09-05 2009-03-12 Nxp B.V. A transistor and a method of manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727038A (en) * 1984-08-22 1988-02-23 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor device
GB8527062D0 (en) * 1985-11-02 1985-12-04 Plessey Co Plc Mos transistor manufacture
US4788160A (en) * 1987-03-31 1988-11-29 Texas Instruments Incorporated Process for formation of shallow silicided junctions
JP2576506B2 (ja) * 1987-05-27 1997-01-29 日本電気株式会社 Ｍｏｓ半導体装置
JPH0274042A (ja) * 1988-09-09 1990-03-14 Matsushita Electron Corp Ｍｉｓ型トランジスタの製造方法
US5047361A (en) * 1989-06-30 1991-09-10 Texas Instruments Incorporated NMOS transistor having inversion layer source/drain contacts
US4951100A (en) * 1989-07-03 1990-08-21 Motorola, Inc. Hot electron collector for a LDD transistor

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KR920017279A (ko) 1992-09-26

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