KR0128673B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR0128673B1
KR0128673B1 KR1019930013917A KR930013917A KR0128673B1 KR 0128673 B1 KR0128673 B1 KR 0128673B1 KR 1019930013917 A KR1019930013917 A KR 1019930013917A KR 930013917 A KR930013917 A KR 930013917A KR 0128673 B1 KR0128673 B1 KR 0128673B1
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semiconductor substrate
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가오루 모또나미
히사아끼 요시다
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

소자형성영역(50)의 분리를위해, p형실리콘기판(3)의 표면에 소자분리산화막(13)이 형성되어 있다.
p형불순물확산영역은 소자분리산화막(13)의 하층표면 근체에서부터 소자형성영역(50)내의 소정의 깊이 위치까지 확장된다.
p형 불순물확산영역(5)은 불순물농도의 피크(peak)(5a)를 가진다.
소자분리산화막(13)에 인접한 소자형성영역(50)내에는 n불순물확산영역(9)이 p형실리콘기판(3)의 표면에 형성되어 있다.
n+불순물확산영역(9)과 p형 불순물확산영역(5)사이에 형성되어있다.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 일시예의 n채널 트랜지스터를 개략적으로 나타낸 단면도.
제2도는 제10도는 본 발명의 일실시예의 n채널 트랜지스터의 제조방법을 각 공정순으로 나타낸 개략적인 단면도.
제11A도는 제1도의 A1-B1선에 따른 위치에서 캐리어 농도의 변화를 나타낸 도면.
제12도는 종래의 n채널 트랜지스터를 개략적으로 나타낸 단면도.
제13도∼제20도는 종래의 n채널 트랜지스터의 제조방법을 각 공정순서에 따라 나타낸 개략적인 단면도.
제21A도는 제12도의 C1-D1선에 따른 위치에서, 캐리어 농도의 변화를 나타낸 도면.
제21B도는 제12도의 C2-D2선에 따른 위치에서, 캐리어 농도의 변화를 나타낸 도면.
제22AA도 및 제22B도는 제12도의 영역 R에 대응하는 부분으로서 전계 집중도의 시뮬레이션 겨로가를 나타낸 개략적인 단면도.
제23도는 캐리어 농도의 경사가 크게 될경우 확산전류가 생기기 쉽다는 것을 보여 주기 위한 도면.
제24도는 선행기술에서의 반도체 장치를 개략적으로 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : n-불순물확산영역 3 : P형 실리콘기판
5 : P형 불순물 확산영역 9 : n+불순물 확산영역
13 : 소자분리 산화막 17 : 게이트전극
50 : 소자형성영역
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 P-n접합의 구조 및 그 제조방법에 관한 것이다.
종래의 n채널 트랜지스터의 구조를 이하, 도면을 참조하여 상세히 설명한다.
제12도는 종래의 n채널 트랜지스터의 구조를 개략적으로 나타낸 단면도이다.
제12도를 참조하면, 소자분리영역(160)에서의 P형 실리콘기판(103)의 표면에 소자분리 산화막(113)이 형성되어 있다.
이 소자분리 산화막(113)은 P형 실리콘기판(103)위에 소자형성영역(150)을 분리 및 정의 한다.
n채널 트랜지스터는 소자형성영역(150)위에 형성되어 있다.
이 n채널 트랜지스터는 한쌍의 소오스-드레인 확산영역(111), 게이트산화막(115) 및 게이트전극(117)을 포함하고 있다.
한쌍의 소오스·드레인 확산영역(111)은 서로 소정의 거리를 두고 P형 실리콘기판(103)의 표면에 형성되어 있다.
각각의 소오스-드레인 확산영역(111)은 n-불순물확산영역(107)과 n+불순물확산영역(109)의 이중구조로 되어 있으므로, LDD(Lightly Doped Drain)구조를 갖는다.
소오스-드레인 확산영역(111)의 LDD구조 때문에, 드레인 영역 근처에서 채널방향의 전계강도가 감소되어, 핫 일렉트론(Hot electron)의 발생이 억제된다.
소오스-드레인 확산영역(111)은 소자분리 산화막(113)과 인접하고 있다.
한쌍의 소오스-드레인 확산영역(111)사이에, 게이트 산화막(115)을 두고, 그 위에 게이트전극(117)이 형성되어 있다.
이 게이트전극(117)의 앞면은 사이드웰(119)에 의해 덮여있다.
P형 불순물확산영역(105)은 P형 실리콘기판(103)내에 형성되어 있다.
소자분리영역(160)에서는 P형 불순물영역(105)이 n채널 트랜지스터의 아래면에 위치하고 있다.
P형 불순물영역(105)에서 P형 불순물 농도는 P형 실리콘기판(103)에서의 P형 불순물 농도보다 크게 되어 있다.
이 P형 불순물영역(105)은 점선(105a)에서 P형 불순물 농도의 피크(peak)를 가지고 있다.
P형 불순물영역(105)은 소자분리 산화막(113)의 낮은 끝부분에 위치하면서 n+불순물 확산영역(109)과 실질적으로 접하고 있는 부분이다.
P형 불순물확산영역(105)과 소자분리 산화막(113)은 n채널 트랜지스터를 다른 소자들과 전기적으로 분리하는 역할을 하고 있다.
P형 실리콘기판(103)의 불순물 농도는 1015cm-3이고, P형 불순물확산영역(105)의 불순물농도는 1017∼1018cm-3이다
또한, n-불순물확산영역(107)의 불순물 농도는 1017∼1018cm-3이고, n+불순물확산영역(109)의 불순물농도는 근사적으로 1020cm-3정도이고, 그 이상을 넘지 않는다.
이하, 제12도에 나타낸 n채널 트랜지스터의 제조방법에 관하여 설명한다.
제13도∼20도는 종래의 n채널 트랜지스터의 제조방법을 공정순을 나타낸 개략 단면도들이다.
제13도를 참조하면, p형 실리콘기판(103)의 전표면에 얇은 실리콘 산화막(121)이 형성된다.
이 얇은 실리콘 산화막(121)의 전표면에 실리콘 질화막(123)이 형성된다.
제14도를 참조하면, 실리콘질화막(123)의 전표면에 포토 레지스트(125)가 덮여 있다.
이 포토레지스트(125)는 노광처리등에 의해 패터닝된다.
이 패터닝된 포토레지스트(125)를 마스크로 사용하여, 실리콘 지질화막(123)이 패터닝된다.
제15도를참조하면, 포토레지스트(125)는 제거된다.
실리콘 질화막(123)을 마스크로 사용하여, 실리콘 질화막(123)이 덮여 있지 않는 부분에 선택적으로 산화된다.
이 선택산화에 의해, P형 실리콘기판(103)의 표면에 분리산화막(113)이 형성된다.
제16도를 참조하면, P형 실리콘기판(103)의 소자형성 영역에 있는 얇은 실리콘산화막(121)및 실리콘질화막(123)이 순차적으로 에칭된다.
그 이후, P형 실리콘기판(103)의 전표면 붕소(B)가 이온주입된다.
이 주입에 의해 P형 실리콘기판(103)내에 P형 불순물 산화영역(105)이 형성된다.
이 P형 불순물 확산영역(105)은 소자분리영역에서, 소자분리산화막(113)의 하측표면 근처에 위치하고, 소자형성 영역에서는 P형 실리콘기판(103)의 표면으로부터 소정의 깊이에 위치한다.
또한, 이 P형 불순물 확산영역(105)의 불순물 농도는 P형 실리콘기판(103)의 불순물 농도보다 더 높다.
제17도는 참조하면, P형 실리콘기판(103)이 노출된 표면에 열산화 등에 의해 얇은 실리콘산화막(115)이 형성된다.
실리콘기판(103)의 전표면에 다결정 실리콘층(117)이 형성된다.
제18도를 참조하면, 얇은 실리콘산화막(115)및 다결정 실리콘층(117)은 포토리소그래피 방법이나 RIE방법등에 의해 순차적으로 패터닝된다. 이것에 의해, 게이트 전극(117) 및 게이트산화막(115)이 형성된다.
또, 게이트전극(117) 및 소자분리 산화막(113)을 마스크로 사용하여, 실리콘기판(103)의 전표면에 인(P)이 이온주입된다.
이 이온주입에 의해 한쌍의 n-불순물 확산영역(107)이 형성되는데, 그것은 게이트 전극(117)아래 영여그이 서로 맞은 편에 위치하고, 또한, P형 실리콘기판(103)의 표면에 위치한다.
제19도를 참조하면, P형 실리콘기판(103)의 전표면에 실리콘 산화막(119)이 형성된다.
이 실리콘산화막(119)에 이방성에칭을 하여, 게이트 전극(117)의 측면을 덮는 사이드웰(119)이 형성된다.
제20도를 참조하면 사이드웰(119), 게이트전극(117) 및 소자분리산화막(113)을 마스크로 사용하여 P형실리콘기판(103)의 전표면에 비소(AS)가 이온주입된다.
이 이온주입에 의해 한쌍의 n+불순물확산영역(109)이 형성되는데, 그것은 게이트전극(117) 및 사이드웰(119)의 아래영역의 서로 맞은편에 위치한다.
이 n+불순물 확산층(109)및 n-불순물확산층(107)은 LDD 구조를 가지는 소오스·드레인 확산영역(111)을 형성한다.
또한, n+는 비교적 높은 n형 불순물 농도를 가지고 있는 것을 표시하고, n-는 비교적 낮은 n형 불순물농도를 가지고 있는 것을 표시하고 있다.
종래의 n채널 트랜지스터는 상기와 같은 구조를 가지고 상기와 같이 형성되어 있다.
소자를 고집적화할 경우, 필연적으로 각 소자들이 미세화 된다.
이에 따라, 각 소자를 전기적으로 분리하는 소자분리 산화막도 미세화된다.
좀더 구체적으로 말하면, 제12도에 나타낸 소자분리 산화막(113)의 길이 L과, 두께 W가 축소되어야 한다.
이 소자분리 산화막의 축소로 인해, 각 소자를 전기적으로 분리해주는 효과가 저하될 수 있다.
이러한 이유 때문에 각 소자를 전기적으로 분리해주는 효과를 높이기 위해 p형 불순물 확산영역(105)이 형성된다.
P형 불순물 확산영역(105)의 소자분리영역(160)에 대한 부분을 주로, 절연체 및 반도체 계면에서의 반전층의 발생을 방지하는 채널 컷트(cut)층의 역할을 한다.
또, P형 불순물 확산영역(105)의 소자형성영역(150)에 대한 부분은 상보형 MOS (Metal Oxide Semiconductor)트랜지스터 등에서의 래치업(latch-up)현상을 억제하는 작용을 한다.
래치업 현상이 일어나면, 상보형 MOS 트랜지스터의 IC(Intergrated Circuit)에서, 전원공급단자(Vdd)로부터 접지단자까지 아무런 방해없이, 전류가 흘러버린다.
상기한 바와 같이, P형 불순물 확산영역(105)은 소자의 고집적화에 대응할 수 있도록 각 소자간의 전기적 분리효과를 제공한다.
그러나, 보다 더 고집적화를 위해서는 더 많은 전기적 분리 효과가 요구된다.
제12도에 나타낸 n채널 트랜지스터에서 이 요구를 충족시키기 위해서는, P형 불순물확산영역(105)의 P형 불순물농도를 증가시켜야 한다.
한편, 각 소자의 미세화는 또한 각 소자의 전류구동 능력을 향상시키는 것을 필요로 한다.
제12도에 나타낸 n채널 트랜지스터에서, 전류구동 능력을 향상시키기 위해서는 소오스·드레인 영역의 n형 불순물농도를 증가시켜야 한다.
이와같이, 보다 더 고집적화를 위해서는 P형 불순물 확산영역(105)의 P형 불순물 농도와 n+불순물 확산영역(109)의 n형 불순물 농도를 높게 해야 한다.
제21A도는 제12도의 C1-D1선을 따른 위치에서 캐리어 농도의 변화를 나타낸 도면이고, 제21B도는 제12도의 C2-D2선에 따른 위치에서, 캐리어 농도의 변화를 나타낸 도면이다.
제12도 및 제21A도, 제21B도를 참조하면 , 고집적화를 위해서는, P형 불순물 확산영역(105) 및 n+불순물 확산영역(109)의 불순물 농도가 높아진다.
불순물 농도가 높아지면, 캐리어농도도 높아진다.
이경우, P형 불순물 확산영역(105) 및 n+불순물 확산영역(109)사이에 형성된 p-n접합 부근에서, 각각 높은 캐리어 농도를 가지는 P형불순물 영역 및 n형 불순물 영역이 인접하게 된다.
p-n 접합부에서는 P형 및 n형 캐리어가 서로 상쇄되어, 캐리어가 없는 영역 즉, 공핍층이 형성된다.
높은 캐리어 농도를 가지는 P형 및 n형 불순물 영역이 서로 인접하는 경우에, p-n접합부의 공핍층 및 n+불순물 확산층(109)사이의 위치에서 n형 캐리어 농도는, 공핍층로부터의 거리가 증가하면, 그에 대응하여 급격하게 높아진다.
한편, p-n접합부의 공핍층 및 P형 불순물 확산영역(105) 사이의 위치에서 P형 캐리어 농도는, 공핍층으로 부터의 거리가 증가하면, 그에 대응하여 급격하게 높아진다.
그러므로, p-n접합부 부근에서의 P형 및 n형 캐리어 농도의 경사는 크다.
캐리어 농도의 경사는 위치의 변위량에 대한 캐리어 농도의 변화율로써, n3-n3의 일점쇄선 또는, p3-p3의 2점쇄선의 기울기로 표시된다.
즉, 캐리어 농도의 경사가 크다는 것은, 일점쇄선 n3-n3등의 기울기의 절대값이 크다는 것이다.
제21A도 및 제21B도는 P형 실리콘기판(103)의 표면과 그 부근에서의 캐리어 농도는 표시되어 있지 않고, 제12도의 일점쇄선 C1-D1및 C2-D2로 나타낸 영역에서의 캐리어 농도만 표시되어 있다.
제21도에서는, p-n 접합부에 형성되어 있는 공핍층은 간략화를 위해 생략되었다.
이와 같이, 고집적화를 고려하여 p형 불순물 확산영역(105) 및 n+불순물 확산영역(109)의 불순물 농도를 증가시키면, p-n 접합부 근처에서 캐리어 농도의 경사가 커져, 다음과 같은 나쁜점이 생긴다.
제22A도 및 22B도는 제12도의 2점 쇄선으로 둘러쌓인 R영역에서 전계강도 시뮬레이션을 한 결과를 개략적으로 나타낸 e단면도이다.
제22A도는 소오스-드레인 영역을 비소(AS)의 단일 이온주입으로 형성했을 경우의 결과이고, 제 22B도는 소오스-드레인 영역을 인(P)의 이중 이온주입으로 형성했을 경우의 결과이다.
시뮬레이션의 조건은 소오스-드레인 영역(211)의 n형 불순물 농도는 1020cm-3, P형 실리콘기판(203)의 불순물 농도는 1017cm-3, P형 불순물 확산영역(205)의 불순물 농도는 1018cm-3이고, 소오스·드레인 영역(211)및 P형 실리콘기판(203) 또는 소오스-드레인 영역(211)과 P형 불순물확산영역(205)사이에 형성된 p-n 접합부에는 9V의 역바이어스가 인가되었다.
도면에 있어서, 점선(231)(232) 및(233)은 각 전계 강도가 0.8×106V/cm, 1.0×106V/cm, 1.2×106V/cm인 등고선을 나타내고 있다.
시뮬레이션의 결과에 의해, 고농도의 p형 및 n형의 불순물영역이 서로 인접하는 곳의 p-n접합부를 따라 높은 전계가 발생하는 것을 알 수 있다.
특히, 고농도의 n형 불순물영역(소오스·드레인 영역) 및 고농도의 P형 불순물영역사이의 상대적인 거리가 작은 부분의 p-n 접합부에서 높은 전계가 발생하는 것을 알 수 있다.
위와 같은 이유로 인해, 제12도에 나타낸 P형 불순물 확산영역(105)과 n+불순물확산영역(109)의 캐리어 농도가 좀더 높아지면, 그들간의 영역사이에 형성되는 p-n접합부를 따라 보다 높은 전계의 발생을 예측할 수 있다.
한편, 제21A도 및 제21B도에 나타낸 바와 같이, p-n접합 부근에서 캐리어 농도의 경사가 크게되어 p-n접합 부근에서 확산전류의 발생이 쉽게 된다.
제23도는 캐리어 농도의 경사가 크게될 경우 확산 전류가 생기기 쉽다는 것을 보여주기 위한 도면이다.
제23도를 참조하면, 세로축은 캐리어 농도를 가로축은 공간적 위치를 나타낸다.
일반적으로, 캐이러는 농도가 높은 영역에서 농도가 낮은 영역으로 이동하는 경향이 있다.
따라서, 캐리어 농도의 경사가 큰것을 나타낸 곡선 t1의 경우에 캐리어는 농도가 낮은 주변 영역으로 이동하기 쉽다.
곡선 t1에 의해 표시된 상태에 있는 캐리어가 낮은 캐리어 농도인 주변영역으로 이동하면, 위치에 대한 캐리어농도는 곡선 t2로 표시되는 상태에 머무르고, 좀더 변화하여 곡선 t3로 표시되는 상태로 이행한다.
즉, 캐리어 농도의 상태는 더 낮은 캐리어 농도의 작은 농도경사가 되는 상태로 이행한다.
이와 같이, 캐리어는 확산에 의해 이동한다.
캐리어는 전하(電荷)를 가지고 있기 때문에, 캐리어의 이동은 확산전류를 발생시키고, 캐리어농도의 경사가 증가하면 그에 대응하여 확산전류의 발생을 증가한다.
이상과 같은 이유들 때문에, P형 불순물 확산영역(105) 및 n+불순물확산영역(109)사이의 영역에서의 p-n접합부 근처에서 캐리어 농도의 경사가 커지면, p-n접합부에 역 바이어스가 인가된 경우 높은 전계의 발생이 예상되고, 또, 확산전류의 발생이 쉽게 된다.
따라서, p-n접합부에 역바이어스를 인가하면, 고전계와 확산전류의 상호작용에 의해 p-n접합부에서는 누설전류가 발생하기 쉽다는 문제점을 가지고 있다.
누설전류는 상술한 것 이외의 원인에 의해서도 발생할 수 있다.
제12도를 참조하면, 소자분리 산화막(113)의 형성시에 소자분리 산화막(113)의 측면 가장자리속으로 결함이 도입된다.
소자의 작동시에, 이 결함이 공핍층속에 분포하게 되면, 결합으로부터 전류가 누설되어, 누설전류가 발생된다ㅣ.
그러나, 반도체 장치에서 결함에 의한 누설전류를 방지할 수 있다는 것이 일본특개평 2-133929(1990)에 개시되어 있다.
상기 공보에 개시된 반도체 장치가 제24도에 도시되어 있다.
제24도는 이 공보에 개시된 반도체 장치의 개략적인 단면도이다.
제24도를 참조하면, 실리콘기판(303)위에 필드절연막(313)이 선택적으로 형성되어 있다.
필드절연막(313)의 아래표면 근처에서, p형 실리콘기판(303)내에 p+채널 커트층(305)이 형성되어 있다.
이 필드절연막(313) 및 p+채널 커트층(305)은 MOS 트랜지스터가 형성되어 있는 소자형성 영역을 분리하고 정의한다.
이 MOS 트랜지스터는 한쌍의 소오스·드레인 영역(301), (307), (309), 게이트 절연막(315) 및 게이트 전극(317)으로 구성되어 있다.
P형 실리콘기판(303)위에는 LDD구조를 형성하는 한쌍의 소오스-드레인 영역(301), (307), (309)이 형성되어 있다.
이 한쌍의 소오스-드레인 영역사이에 게이트절연막(315)을 두고, 그 위에 게이트 전극(317)이 형성되어 있다.
상기 공보에 개시된 반도체 장치의 구조에 의하면 소오스-드레인 영역은, 필드절연막(313)의 측면 가장자리를 따라서 접하고 있는 영역(301)을 포함한다.
이 n형의 소오스-드레인영역(301)을 설치함으로써 필드절연막(313)의 형성시에 P형 실리콘기판(303)에 도입된 결정결함은 n형의 소오스-드레인영역(301)내에 포함된다.
따라서, MOS 트랜지스터의 동작시에 필드절연막(313)의 측면 가장 자리에 도입된 결정결함이 공핍층속에 분포하지 못하고, 그 결과, 접합 누설 전류가 없어져 소자 특성이 개선된다.
이상의 설명이 상기의 공보에 개시되어 있다.
따라서, 본 발명의 목적은 전기적인 신뢰도가 개선된 반도체 장치를 제공하기 위함이다.
본 발명의 다른 목적은 전류구동능력이 개선된 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, p-n접합부에 역바이어스를 인가했을때 발생할 수 있는 누설전류를 감소시킬수 있는 반도체 장치를 제공하는데 있다.
본 발명의 더욱 다른 목적은 전기적인 신뢰도가 개선된 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 더욱 또 다른 목적은 전류구동능력이 개선된 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 더욱 또 더 다른 목적은 p-n접합부에 역바이어스를 인가했을때 발생할 수 있느 누설전류를 감소시킬 수 있느 반도체 장치의 제조방법을 제공하기 위함이다.
위의 목적들은 달성하기 위해, 본 발명의 반도체장치는 반도체기판, 분리절연막, 불순물농도의 피크(peak)를 가지는 영역, 제1불순물영역 및 제2불순물영역들로 이루어져 있다.
반도체 기판은 주 표면을 가지고 있는 제1도전형이다.
분리 절연막은 이 반도체 기판의 주 표면에 형성되고, 소자형성 영역의 분리를 위함이다.
불순물 농도의 피크(peak)를 가지는 영역은 제1도전형이고, 반도체 기판과 분리절연막의 하층표면 근처에서 부터 소자 형성영역내의 소정 깊이의 위치까지 확장된 곳에 위치한다.
제1불순물영역은 제1농도를 가지는 제2도전형이고, 분리 절연막에 인접한 소자형성영역에 위치하면, 반도체 기판의 주 표면에 형성되어 있다.
제2불순물영역은 제1농도보다 낮은 제2농도를 가지는 제2도전형이고, 제1불순물영역과 접하면서 제1불순물 영역과 제1도전형의 불순물농도의 피크(peak)사이에 위치한다.
상술한 반도체장치에 따르면, 제2불순물영역은 제2도전형의 제1불순물영역과 제1도전형의 불순물 농도의 피크(peak)사이에 형성된다.
제2불순물영역은 제2도전형이고, 제1불순물영역의 제1농도보다 낮은 제2농도를 가지고 있다.
제2불순물영역을 설치함으로써 제1불순물영역과 제1도전형의 불순물농도의 피크(peak)사이의 영역에서 제2도전형의 불순물농도가 단계적으로 감소한다.
따라서, 제1불순물영역과 제2도전형의 불순물농도의 피크(peak)사이에 형성된 p-n접합부근에 있어서, 적어도 제2도전형의 불순물 농도경사를 감소시킬 수 있다.
p-n접합부 부근에서 제1도전형의 불순물 농도 경사를 감소 시킬수 있으므로, 경사의감소를 가지는 영역에서 확산전류의 발생을 억제할 수 있고, 또한 p-n접합부와 그 근처에서의 고전계의 집중현상을 억제할 수 있다.
그러므로, p-n접합부 근처에서 확산전류와 고 전계집중의 작용으로 발생할 수 있는 누설전류를 감소시킬 수 있다.
이것은 반도체 장치의 전류구동능력을 개선하고, 또한 전기적은 신뢰도를 개선한다.
본 발명은 또한, 상기에 설명한 결점들을 극복할 수 있는 다음과 같은 공정들로 구성된 반도체 장치의 제조방법을 제공한다.
분리 절연막은 소자형성영역의 분리를 위해, 제1도전형의 반도체 기판의 주표면에 형성된다.
그리고 분리 및 절연막의 하측표면 근처에서부터 소자형성영역내의 소정의 깊이 위치까지 확장된 반도체 기판내에 제1도전형의 불순물농도의 피크(peak)를 가지는 영역이 형성된다.
제1농도를 가지는 제2도전형의 제1불순물영역이 분리 절연막과 인접한 소자형성영역내의 반도체 기판의 주 표면에 위치하여 형성된다.
제1농도보다 낮은 제2농도를 가지는 제2도전형의 제2불순물영역이 , 제1불순물영역과 제1도전형의 불순물영역의 피크(peak)사이에 위치하여 제1불순물영역과 접하면서 형성된다.
본 발명에 대해서 지금까지 설명한 것들과 본 발명의 또다른 목적, 특징, 관점, 장점들은 첨부된 도면들과의 관련한 본 발명의 상세한 설명에 의해 더욱 명백해질 것이다.
이하, 본 발명의 n채널 트랜지스터의 구조를 도면의 참조하여 설명한다.
제1도를 참조하면, p형 실리콘기판(3)의 소자분리영역(60)의 표면에 실리콘 산화물로된 소자분리 절연산화막(13)이 형성되어 있다.
또, p형 실리콘기판(3)의 소자형성영역(50)의 표면에는 n채널 트랜지스터가 형성되어 있다.
이 n채널 트랜지스터는 한쌍의 소오스-드레인 확산영역(11), 게이트산화막(15)및 게이트전극(17)을 포함하고 있다.
한쌍의 소오스-드레인 확산영역(11)은 p형 실리콘기판(3)의 소자형성영역(50)의 표면에 소정의 거리를 두고 형성되어 있다.
각각의 소오스-드레인 확산영역(11)은 LDD구조를 가지고 있다.
즉, 각각의 소오스-드레인 확산영역(11)은 n-불순물확산영역(7) 및 n+불순물확산영역(9)으로 형성된 이중구조로 되어 있다.
한쌍의 소오스-드레인 확산영역(11)사이에 게이트 산화막(15)을 형성하고, 그 표면위에 게이트전극(17)이 형성되어 있다.
이 게이트전극(17)의 측면은 사이드웰(19)로 덮여있다.
p형 실리콘기판(3)내에는 p형 불순물확산영역(50)이 형성되어 있다.
이 p형 불순물확산영역(5)은 소자분리영역(60) 내에서는 소자분리 산화막(13)의 하측표면 근처에 위치하고, 소자형서 영역(50)내에서는 p형 실리콘기판(3)의 표면으로부터 소정의 깊이를 두고 위치한다.
이 p형 불순물 확산영역95)은 점선(5a)으로 표시한 위치에서 불순물농도의 피크(peak)를 가지고 있다.
또, p형 불순물 확산영역(5)과 각각의 n+불순물화산영역(9)사이에는 불순물확산영역(9)과 접하고 있는 n-불순물확산영역(1)이 형성되어 있다.
p형 실리콘기판(3)의 불순물 농도는 1015cm-3, p형 불순물 확산영역(5) 불순물농도는 1017∼1018cm-3, n-불순물확산영역(7)의 불순물 농도는 1017∼1018cm-3,n+불순물확산영역(9) 불순물농도는 근사적으로 1020cm-3이하, n-불순물확산영역(1)의 불순물농도는 1017∼1018cm-3이다.
이하, 본 발명의 하나의 실시예에 있어서 n채널 트랜지스터의 제조방법에 관하여 설명한다.
제2도를 참조하면, p형 실리콘기판(3)의 전표면에 얇은 실리콘산화막(21)이 형성된다.
이 얇은 실리콘 산화막(21)의 전 표면에 실리콘 질화막(23)이 형성된다.
제3도를 참조하면, 실리콘질화막(23)의 전표면에 포토레지스트(25)가 덮여있다.
이 포토레지스터(25)는 노광처리등에 의해 패터닝된다.
이 패터닝된 포토레지스터(25)를 마스크로 사용하여 실리콘 질화막(23)이 에칭된다.
제4도를 참조하면, 포토레지스트(25)가 제거된다.
실리콘 질화막(23)을 마스크로 사용하여, 실리콘질화막(23)이 덮이지 않은 부분이 선택적으로 산화된다.
이 선택산화에 의해 p형 실리콘기판(3)의 표면에 분리산화막(1)이 형성된다.
제5도를 참조하면, 소장형성영역의 표면상에 있는 실리콘 질화막(23) 및 얇은 실리콘 산화막(21)이 순차적으로 에칭된다.
p형 실리콘기판(30)의 전 표면에 붕소(B)가 이온 주입된다.
이온주입의 조건은, 가속전압이 100∼150keV 이고, 도즈량은 3×1012∼5×1012cm-2이다.
이 이온주입에 의해 p형 실리콘기판(3)내에 p형 불순물확산영역(5)이 형성된다.
이 p형 불순물확산영역(5)은 소자분리 영역에서는 소자 분리산화막(3)의 하측면 근방에 위치하고, 소자형성 영역에서는 p형 실리콘기판(3)의 표면으로부터 소정의 깊이를 두고 위치한다.
제6도를 참조하면 p형 실리콘기판(3)의 노출된 표면에 열산화등에 의해 얇은 실리콘 산화막(15)이 형성된다.
또, p형 실리콘기판(3)의 전 표면에 다결정실리콘층(17)이 형성된다.
제7도를 참조하면, 다결정 실리콘층(17) 및 얇은 실리콘 산화막(15)은 포토리소그래피 방법이나 RIE방법등에 의해 순차적으로 패터닝된다.
이것에 의해, 게이트 산화막(15)및 게이트전극(17)이 형성된다.
또, 게이트전극(17) 및 소자분리산화막(1)을 마스크로 사용하여 P형 실리콘기판(3)의 전 표면에 인(P)이 이온주입된다.
이온주입의 조건은, 가속적압이 30∼40keV이고, 도즈량은 1×1013∼3×1013cm-2이다.
이 이온주입에 의해 한쌍의 n-불순물확산영역(7)이 형성되는데, 그것은 게이트전극(17)아래 영역에서 서로 맞은편에 위치한다.
제8도를 참조하면, p 형 실리콘기판(3)의 전표면에 실리콘산화막(19)이 형성된다.
이 실리콘산화막(19)을 이방성 에칭하여, 게이트전극(17)의 측면을 덮는 사이드웰(19)이 형성된다.
제9도를 참조하면, 게이트전극(17), 사이드웰(19) 및 소자분리산화막(13)을 마스크로 사용하여 비소(As)가 이온주입된다.
이온주입의 조건은, 가속전압이 30 ∼60keV이고, 도즈량은 1×1015∼3×1015cm-2이다.
이 이온주입에 의해 한쌍의 n+불순물확산영역(9)이 형성되는데 그것은 게이트전극(17)및 사이드웰(19)의 아래 영역의 서로 맞은편에 위치한다.
이 n+불순물확산층(9)및 n-불순물확산층(7)은 LDD구조를 가지는 소오스·드레인 확산영역(11)을 형성한다.
제10도를 참조하면, 게이트전극(17), 사이드웰(19) 및 소자분리 산화막(13)을 마스크로 사용하여 인(P)이 이온주입된다.
이온주입의 조건은, 가속전압이 30∼60keV이고, 도즈량은 1×1013∼3×1013cm-2이다.
이 이온주입에 의해 n-불순물확산영역(1)이 형성되는데, 그것은 n+불순물확산영역(9)과 접하면서, n+불순물확산영역(9)과 p형 불순물확산영역(5)사이의 영역에 위치한다. 이후에 열산화가 수행된다.
본 발명의 일실시예에 있어서 n채널 트랜지스터는 상기와 같은 구조로 형성되어 있다.
이하, 본 발명의 일 실시예에 있어서 n채널 트랜지스터의 n+불순물확산영역(9) 및 p형 불순물확산영역(5)의 근처에 형성되는 캐리어 농도의 경사에 대해서 설명한다.
제1도 및 제11A도를 참조하면, n+불순물확산영역(9) 및 P형 불순물확산영역(5)사이에 n-불순물확산영역(1)이 형성되어 있다.
n-불순물확산영역(1)에서의 불순물농도는 n+불순물확산영역(9)에서의 불순물농도보다 적다.
이 때문에, p형 불순물확산영역(5)과 n+불순물확산영역(9)사이의 영역에 형성되는 p-n접합부 근처에서 n형 캐리어 농도가 단계적으로 감소한다.
따라서, p-n접합부 근체에서의 n형 캐리어 농도의 경사가 감소된다.
즉, 점선으로 나타낸 종래의 캐리어 농도에서의 캐리어 농도의 경사(일점쇄선 n3-n3으로 표시됨)보다, 본 발명에 의한 캐리어 농도의 경사(일점쇄선 n1-n1으로 표시된)가 더 적은 절대치를 가지고 있다.
A1-B1선을 따라, P형 불순물확산영역(5) 및 불순물확산영역(9)이 서로 좁은 간격을 두고 위치한다.
이 때문에, n-불순물확산영역(1)을 형성하기 위해 주입된 n형 이온이, p형 불순물확산영역(5)에 부분적으로 주입된다.
n형 이온이 주입된 p형 불순물확산영역(5)내에서는 p형 및 n형 캐리어가 서로 상쇄된다.
이로 인해, p형 불순물확산영역(5)과 n형 불순물확산영역(9) 사이에 형성되어 있는 p-n접합부 근처에서의 p형 캐리어 농도가 감소되어 p형 캐리어 농도의 경사가 작아지다.
따라서, 점선으로 표시된 종래의 농도에서의 캐리어 농도의 경사(2점쇄선 p3-p3로 표시됨)에 비해, 본 발명에 의한 캐리어 농도의 경사(2점쇄선 p1-p1 )로 표시됨)가 더 작은 절대치를 가지고 있다.
상술한 바와 같이, 본 발명에서는 종래의 것과 비교하여, p형 불순물확산영역(5)과 n+불순물확산영역(9)사이에 형성되어 있는 p-n접합부 근처에서의 n형 및 p형 캐리어 농도의 경사를 감소시킬 수 있다.
n형 및 p형 캐리어 농도의 경사를 감소시킬수 있어 p-n접합부 부근에서의 확산전류 및 고 전계집중을 억제할 수 있다.
따라서, p-n접합부 근처에서의 확산 전류 및 고전계 집중의 산화작용에 의해 발생하는 누설전류를 감소시킬 수 있다.
또한, 제1도 및 제11B도를 참조하면, 이 경우에도 p형 불순물확산영역(5)과 n+불순물확산영역(9)의 사이에 이온주입에 의해 n-불순물확산영역(1)이 형성되어 있다.
n-불순물확산영역(1)에서의 n형 불순물농도는 n+불순물확산영역(9)에서의 n형 불순물 농도보다 적다.
이 때문에, 전술한 바와 비슷하게 p-n접합부 부근에서 n형 캐리어 농도의 경사가 작아진다.
따라서, 점선으로 표시된 종래의 농도에서의 캐리어농도의 경사(2점쇄선 n4-n4로 표시됨)에 비해, 본 발명에 의한 n형 캐리어농도의 경사(일점쇄선 n2-n2로 표시됨)가 더 작은 절대치를 가지고 있다.
또, A2-B5선을 따라서, p형 불순물확산영역(5)및 n+불순물확산영역(9)이 긴거리를 두고 위치하고 있다.
따라서, n-불순물확산영역(1)을 형성하기 위해 주입된 이온은 p형 불순물확산영역(9)으로까지 도달하지 않는다.
이 때문에, p형 불순물확산영역(5)과 n+불순물확산영역(9)사이에 형성된 p-n접합부 근처에서, n형 캐리어 농도의 경사만이 작은 값을 갖는다.
이와 같이, p-n접합부 근처에서의 n형 캐리어 농도의 경사를 작게 할 수 있다.
따라서, 상술한 바와 마찬가지로, p형 불순물확산영역(5)과 n+불순물확산영역(9)사이에 형성된 p-n접합부 근처에서 발생할 수 있는 누설전류를 감소시킬 수 있다.
상기와 같이, n+불순물확산영역(9)과 접하면서, n+불순물확산영역(9)과 p형 불순물확산영역(5)사이에 n-불순물확산영역(1)을 설치함으로써, p형 불순물확산영역(5)과 n+불순물확산영역(9)사이에 형성된 p-n접합부 근처에서 발생할 수 있는 누설 전류를 감소시킬 수 있다.
본 발명의 일 실시예에 있어서, n채널 트랜지스터의 제조방법에 있어서는, 제10도에 표시된 공정에서와 같이 인(P)이 이온주입에 의해 n-불순물확산영역(1)이 형성된다.
따라서, 이온주입 과정중에 임의의 일부분이 n+불순물확산영역(9)속에 남아 있다.
n-불순물확산영역(1)의 헝성을 위해 주입된 인이 n+불순물확산영역(9)에 남아있기 때문에 n+불순물확산영역(9)에서의 불순물 농도가 높아진다.
n+불순물확산영역(9)에서의 높은 불순물농도는 n채널 트랜지스터의 전류 구동능력을 향상시킨다.
실시예에 있어서 n채널 트랜지스터의 제조방법에 있어서는 n+불순물확산영역(9)내의 불순물농도는 n-불순물확산영역(1)의 형성을 위한 이온주입에 의해 증가하고, 따라서 n채널 트랜지스터의 전류구동능력은 향상된다.
본 발명의 일 실시예로서 n채널 트랜지스터를 설명했지만, 본 발명은 이것에 한정되어 있지 않고 상대적으로 높은 농도의 n형과 p형 불순물영역사이 서로 인접하고, 또한, n형과 p형 불순물영역사이의 접합부에 역바이어스가 가해지는 모든 소자에 적용할 수 있다.
본 발명에 있어서 반도체 장치내에는, 제2전도형의 제1불순물영역돠 제1전도형의 불순물농도 피크(peak)사이에 제2불순물영역이 형성되어 있다.
이와같이, p-n접합부 근처에서 발생할 수 있는 누설전류를 감소시킬 수 있고, 따라서 전류 구동능력 및 전기적 신뢰도가 개선된다.
본 발명에 대해 자세하게 설명 및 예시되었지만, 본 발명은 설명과 예시만의 방법으로 명확하게 이해될 수 있고, 첨부된 청구항들만으로 한정되어진 본 발명의 범위, 정신, 한정에 의하지 않고서도 명확하게 이해될 수 있다.

Claims (11)

  1. 주 표면을 가지는 제1도전형의 반도체기판(3)과, 소자 형성영역(50)의 분리를 위해 상기 반도체기판의 상기 주 표면에 형성된 분리절연막(13)과, 상기 반도체기판과 상기 분리 절연막의 하층 표면 근처에서부터 상기 소자 형성영역내의 서정 깊이의 위치까지 연장된 곳에 위치하고, 제1도전형의 불순물농도의 피(5a)를 가지는 영역(5)과, 상기 분리절연막에 인접한 상기의 소자 형성영역에 위치하면, 상기 반도체기판의 주 표면에 형성되어 있는 제1농도를 가지는 제2도전형의 제1불순물영역(9)가, 상기 제1불순물영역과 상기 제1도전형 불순물농도의 피크치사이에 위치하며, 상기 제1불순물영역에 인접하고, 상기 제1농도보다 낮은 제2농도를 가지는 제2도전형의 제2불순물영역(1)을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1농도는 1020cm-3이고, 상기 제2농도는 1017cm|-3내지 1018cm-3까지의 범위인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1불순물영역(9)은 전계효과 트랜지스터의 소오스영역의 일부분 또는 드레인 영역의 일부분인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 소오스영역 및 드레인영역의 각각은 상대적으로 고농도의 불순물을 포함하는 불순물영역과 상대적으로 저농도의 불순물을 포함하는 불순물영역을 포함하고, 상기 제1불순물영역(9)은 상기 상대적으로 고농도의 불순물을 포함하는 상기 불순물영역인 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 상대적으로 저농도의 불순물은 1017cm-3내지 1018cm|-3의 범위이고, 상기 상대적으로 고농도의 불순물은 1020cm-3이며, 상기 제2농도는 1017cm-2내지 1018cm-3의 범위인 것을 특징으로 하는 반도체장치.
  6. 주 표면을 가지는 제1도전형의 반도체기판(3)과, 소자형성영역(50)의 분리를 위해 상기 반도체기판의 상기 주표면에 형성된 분리절연막(13)과, 상기 반도체기판과 상기 분리절연막의 하층 표면근처에서 부터 상기 소자형성영역내의 소정 깊이의 위치까지 연장된 곳에 위치하며 제1도전형의 불순물농도 피크(5a)를 가지는 영역(5) 및, 상기 소자형성영역(50)에 형성된 전계효과 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 전계효과 트랜지스터가 상기 분리 절연막에 인접함 상기 소자 형성영역에 위치하며, 서로의 사이에 소정의 거리를 두고 반도체기판의 주표면에 형성되고 제1농도를 가지는 제2도전형의 한쌍의 제1불순물영역(9)과, 게이트절연막(15)을 가지는 한쌍의 제1불순물영역사이에 위치하는 영역상에 형성된 게이트전극(7), 및 상기 제1농도보다 낮은 제2농도를 가지며, 각각 한쌍의 제1불순물영역과 접촉되고 상기 한쌍의 제1불순물영역중 하나의 영역과 제1도전형 불순물 농도의 피크사이에 위치하는 제2도전형의 한쌍의 제2불순물영역(1)을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 주 표면을 제1도전형의 반도체기판(3)과, 소자형성영역(50)의 분리를 위해 상기 반도체기판의 상기 주표면에 형성된 분리절연막(13)과, 상기 반도체기판과 상기 분리절연막의 하층 표면근처에서 부터 상기 소자형성영역내의 소정 깊이의 위치까지 연장된 곳에 위치하며 제1도전형의 불순물농도 피크(5a)를 가지는 영역(5), 및 상기 소자형성영역(50)에 형성된 전계효과 트랜지스터를 포함하는 반도체장치에 있어서, 상기 전계효과 트랜지스터가 상기 분리절연막에 인접한 상기 소자형성영역(50)에 위치하며, 서로의 사이에 소정의 거리를 두고 반도체기판의 상기 주표면에 형성되어 있는 제1농도를 가지는 제2전도형의 한쌍의 제1불순물영역(9)과, 게이트절연막(15)을 가지는 한쌍의 제1불순물영역사이에 위치하는 영역상에 형성된 게이트전극(7)과, 상기 반도체기판의 상기 주표면에 형성되어 있고, 상기 한쌍의 제1불순물영역중의 하나의 영역과 상기 제 1도전형 불순물 농도의 피크사이에 각각 위치하는 상기 제1농도보다 낮은 제3농도를 가지는 제2도전형의 한쌍의 제3불순물영역(1)을 포함하는 것을 특징으로 하는 반도체장치.
  8. 소자형성영역(50)의 분리를 위해, 제1도전형의 반도체기판(3)의 주표면에 분리절연막(13)을 형성하는 공정과, 상기의 반도체기판과 상기의 분리절연박의 하층표면 근처에서부터 상기의 소자형성내의 소정깊이의 위치까지 확장된 곳에 위치하고, 제1도전형의 불순물농도의 피크(5a)를 가지는 영역(5)을 형성하는 공정과가, 상기 분리절연막에 인접한 상기 소자형성영역에 위치하고, 상기 반도체기판의 상기 주표면에 형성되어 있는 제1농도를 가지는 제2도전형의 제1불순물영역(9)을 형성하는 공정과가, 상기 제1불순물 영역과 상기 제1도전형의 불순물농도의 피크사이에 위치하고, 상기 제1불순물영역에 인접하며, 상기 제1농도보다 낮은 제2농도를 가지는 제2도전형의 제2불순물영역(1)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 제2불순물영역(1)을 형성하기 위한 공정이 상기 반도체기판의 상기 주표면을 통하여 제2도전형의 불순물의 도입과 상기 제1불순물 영역을 통하여 제2도전형의 통과시키기 위한 이온주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제8항에 있어서, 상기 제1도전형의 상기 불순물 농도 피크(5a)를 가지는 상기 영역 형성공정이 상기 반도체기판의 상기 주표면을 통하여 제1도전형의 불순물의 도입과 상기 분리절연막(13)을 통하여 제1도전형의 불순물의 통과를 위한 이온주입을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 수자형성영역(50)의 분리를 위해, 제1도전형의 반도체기판(3)의 주표면에 분리절연막(13)을 형성하는 공정과, 상기 반도체기판과 상기 분리절연막의 하층표면 근처에서 부터 상기 소자형성내의 소정의 깊이 위치까지 연장된 곳에 위치하며, 제1도전형의 불순물농도의 피크(5a)를 가지는 영역(5)을 형성하는 공정과, 상기 소자형성영역내에서 상기 반도체기판의 상기 주 표면에 게이트절연막(15)을 두고, 그 위에 위치한 게이트전극(17)을 형성하는 공정과, 상기 게이트 전극아래에서 각각 서로 공간을 두고, 양측면의 영역에 위치하면, 상기 반도체기판의 상기 주표면의 영역에서 제1농도를 가지는 제2도전형의 제1도전형의 제1불순물영역(7)을 형성하는 공정과, 상기 게이트전극의 측표면을 덮고 있는 측벽산화막(19)을 형성하는 공정과, 상기 반도체기판의 상기 주표면 에서, 상기 제1불순물 농도보다 높은 제2불순물 농도를 가지며, 상기 게이트전극과 상기 측벽산화막 아래에 위치한 영역의 양측에 위치하고 사상기 분리절연막에 인접한 상기 소자 형성영역에 위치한 제2불순물영역(9)을 형성하는 공정과, 상기 제2불순물영역중의 하나와 상기 제1도전형의 불순물농도의 피크사이에 각각 위치하고, 상기 제2불순물영역중의 하나와 인접하며, 상기 제2농도보다 낮은 제3농도를 가지는 제2도전형의 제3불순물영역(1)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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