JPH07176701A - 半導体装置とその製造方法 - Google Patents
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
Abstract
(57)【要約】
【目的】 ノンドープトランジスタを含むＣＭＯＳ集積
回路の高集積化を図る。 【構成】 Ｐ型半導体基板１のノンドープトランジスタ
領域内のチャネル領域を覆ってレジスト膜５を形成し、
分離酸化膜４をイオンが貫通して分離酸化膜４の直下、
並びに、ノンドープＭＯＳトランジスタのソース／ドレ
イン拡散層から深さ方向に離れた基板内位置にＰ+型不
純物層６が形成されるような加速エネルギーでボロンを
イオン注入する。ノンドープトランジスタ領域の側部及
びチャネル直下以外の底部に高濃度のＰ+型不純物層６
を形成することで、ノンドープトランジスタ領域のＮ+
拡散層９と、隣接するＮウエルとの間のパンチスルーを
防止する。ノンドープＭＯＳトランジスタを含む半導体
装置の高集積化を可能とする。
回路の高集積化を図る。 【構成】 Ｐ型半導体基板１のノンドープトランジスタ
領域内のチャネル領域を覆ってレジスト膜５を形成し、
分離酸化膜４をイオンが貫通して分離酸化膜４の直下、
並びに、ノンドープＭＯＳトランジスタのソース／ドレ
イン拡散層から深さ方向に離れた基板内位置にＰ+型不
純物層６が形成されるような加速エネルギーでボロンを
イオン注入する。ノンドープトランジスタ領域の側部及
びチャネル直下以外の底部に高濃度のＰ+型不純物層６
を形成することで、ノンドープトランジスタ領域のＮ+
拡散層９と、隣接するＮウエルとの間のパンチスルーを
防止する。ノンドープＭＯＳトランジスタを含む半導体
装置の高集積化を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、ＣＭＯＳ半導体集積回路における
ノンドープラトランジスタの周囲を素子分離する不純物
層の形成方法に関する。
造方法に関し、特に、ＣＭＯＳ半導体集積回路における
ノンドープラトランジスタの周囲を素子分離する不純物
層の形成方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路では、Ｐウエル及びＮ
ウエルに夫々ＭＯＳトランジスタを形成する他に、半導
体基板領域内にも直接ノンドープＭＯＳランジスタが形
成される。図６は、ノンドープトＭＯＳランジスタを含
む従来のＣＭＯＳ半導体集積回路の断面図である。Ｐ型
半導体基板４１の主面に素子間分離のための分離酸化膜
４４が形成され、分離酸化膜４４で分離された各部分
に、Ｐウエル５１、Ｎウエル５２、及び、ノンドープト
ランジスタ形成領域が相互に隣接して設けられる。各ウ
エル及び領域には、ソース・ドレイン拡散層を成すＮ+
拡散層４９又はＰ+拡散層５０が形成され、また各分離
酸化膜４４直下のＰ型領域内にはストッパを成すＰ+型
不純物層４６が形成されている。
ウエルに夫々ＭＯＳトランジスタを形成する他に、半導
体基板領域内にも直接ノンドープＭＯＳランジスタが形
成される。図６は、ノンドープトＭＯＳランジスタを含
む従来のＣＭＯＳ半導体集積回路の断面図である。Ｐ型
半導体基板４１の主面に素子間分離のための分離酸化膜
４４が形成され、分離酸化膜４４で分離された各部分
に、Ｐウエル５１、Ｎウエル５２、及び、ノンドープト
ランジスタ形成領域が相互に隣接して設けられる。各ウ
エル及び領域には、ソース・ドレイン拡散層を成すＮ+
拡散層４９又はＰ+拡散層５０が形成され、また各分離
酸化膜４４直下のＰ型領域内にはストッパを成すＰ+型
不純物層４６が形成されている。
【０００３】上記ように、従来から、ノンドープトラン
ジスタ形成領域にはウエルは形成せず、周囲には素子間
分離のための分離酸化膜と、この分離酸化膜の直下に設
けられチャネルストッパを成す高濃度不純物層とを形成
する手法が採用されている。以下に、従来のノンドープ
トランジスタの形成方法を、図７（ａ）〜図７（ｄ）に
示す当該部分の工程段階毎の断面図を参照して説明す
る。
ジスタ形成領域にはウエルは形成せず、周囲には素子間
分離のための分離酸化膜と、この分離酸化膜の直下に設
けられチャネルストッパを成す高濃度不純物層とを形成
する手法が採用されている。以下に、従来のノンドープ
トランジスタの形成方法を、図７（ａ）〜図７（ｄ）に
示す当該部分の工程段階毎の断面図を参照して説明す
る。
【０００４】まず、図７（ａ）に示すように、Ｐ型半導
体基板６１の主面に酸化膜６２及び窒化膜６３を順次形
成し、ホトリソグラフィ技術及びエッチング技術を用い
てノンドープトランジスタを形成すべき領域を酸化膜６
２及び窒化膜６３でマスクする。次に、図７（ｂ）に示
すように、ボロンＢ+をイオン注入して、Ｐ+型不純物層
６６を形成 する。次いで、図７（ｃ）に示すように、
熱酸化法により分離酸化膜６４をＰ+型不純物層６６ の
上に形成する。
体基板６１の主面に酸化膜６２及び窒化膜６３を順次形
成し、ホトリソグラフィ技術及びエッチング技術を用い
てノンドープトランジスタを形成すべき領域を酸化膜６
２及び窒化膜６３でマスクする。次に、図７（ｂ）に示
すように、ボロンＢ+をイオン注入して、Ｐ+型不純物層
６６を形成 する。次いで、図７（ｃ）に示すように、
熱酸化法により分離酸化膜６４をＰ+型不純物層６６ の
上に形成する。
【０００５】更に、図７（ｄ）に示すように、窒化膜６
３及び酸化膜６２を順次に除去した後に、ゲート酸化膜
６７及びゲート電極６８をパターニングし、ゲート電極
をマスクとしてヒ素Ａ+をイオン注入してＮ+拡散 層６
９を形成する。
３及び酸化膜６２を順次に除去した後に、ゲート酸化膜
６７及びゲート電極６８をパターニングし、ゲート電極
をマスクとしてヒ素Ａ+をイオン注入してＮ+拡散 層６
９を形成する。
【０００６】
【発明が解決しようとする課題】図６及び図７（ａ）〜
（ｄ）に示す従来技術では、ノンドープトランジスタ領
域について、分離酸化膜及びチャネルストッパのＰ+型
不純物層により素子分離を行っている。ここで、ノンド
ープトランジスタ領域を含むＣＭＯＳ集積回路では、高
密度に集積化を行うと、ノンドープトランジスタのＮ+
拡散層と、これに隣接するＮウエルとがパンチスルーに
より導通して、リーク電流が生じやすいという問題があ
った。これは、Ｎウエルが電源電圧にバイアスされる
と、そのＮウエルに空乏層が伸びることに起因する。
（ｄ）に示す従来技術では、ノンドープトランジスタ領
域について、分離酸化膜及びチャネルストッパのＰ+型
不純物層により素子分離を行っている。ここで、ノンド
ープトランジスタ領域を含むＣＭＯＳ集積回路では、高
密度に集積化を行うと、ノンドープトランジスタのＮ+
拡散層と、これに隣接するＮウエルとがパンチスルーに
より導通して、リーク電流が生じやすいという問題があ
った。これは、Ｎウエルが電源電圧にバイアスされる
と、そのＮウエルに空乏層が伸びることに起因する。
【０００７】本発明は、上記に鑑み、ノンドープトＭＯ
Ｓランジスタを有する高集積半導体装置について、ノン
ドープＭＯＳトランジスタの拡散層と、これに隣接する
ウエルとの間でパンチスルーによるリーク電流が生じ難
い構造の半導体装置及びその製造方法を提供することを
目的とする。
Ｓランジスタを有する高集積半導体装置について、ノン
ドープＭＯＳトランジスタの拡散層と、これに隣接する
ウエルとの間でパンチスルーによるリーク電流が生じ難
い構造の半導体装置及びその製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、一導電型の半導体基板の主
面に形成されたノンドープＭＯＳトランジスタと、該ノ
ンドープＭＯＳトランジスタの側部及びチャネル直下以
外の底部全面に少なくとも配置され、かつ前記ノンドー
プトランジスタのソース・ドレイン及びチャネルに電気
的に直接接触しない、前記一導電型で高濃度の不純物層
とを有することを特徴とする。
に、本発明の半導体装置は、一導電型の半導体基板の主
面に形成されたノンドープＭＯＳトランジスタと、該ノ
ンドープＭＯＳトランジスタの側部及びチャネル直下以
外の底部全面に少なくとも配置され、かつ前記ノンドー
プトランジスタのソース・ドレイン及びチャネルに電気
的に直接接触しない、前記一導電型で高濃度の不純物層
とを有することを特徴とする。
【０００９】また、本発明の半導体装置の第１の製造方
法は、一導電型の半導体基板の主面に分離酸化膜を選択
的に形成する工程と、該分離酸化膜で分離された一の領
域に形成されるノンドープＭＯＳトランジスタのチャネ
ルとなる領域部分を覆うマスクを形成する工程と、前記
ノンドープＭＯＳトランジスタのソース・ドレイン及び
チャネルよりも深い基板内位置及び前記一の領域を分離
する分離酸化膜直下に不純物層を形成する注入エネルギ
ーで前記一導電型の不純物をイオン注入する工程と、前
記マスクを除去する工程とを有することを特徴とする。
法は、一導電型の半導体基板の主面に分離酸化膜を選択
的に形成する工程と、該分離酸化膜で分離された一の領
域に形成されるノンドープＭＯＳトランジスタのチャネ
ルとなる領域部分を覆うマスクを形成する工程と、前記
ノンドープＭＯＳトランジスタのソース・ドレイン及び
チャネルよりも深い基板内位置及び前記一の領域を分離
する分離酸化膜直下に不純物層を形成する注入エネルギ
ーで前記一導電型の不純物をイオン注入する工程と、前
記マスクを除去する工程とを有することを特徴とする。
【００１０】更に、本発明の半導体装置の第２の製造方
法は、一導電型の半導体基板の主面に分離酸化膜を選択
的に形成する工程と、該分離酸化膜で分離された一の領
域に形成されるノンドープＭＯＳトランジスタのソース
・ドレイン及びチャネルよりも深い基板内位置及び前記
分離酸化膜直下に前記一導電型で高濃度の不純物層を形
成する注入エネルギーで前記一導電型の不純物をイオン
注入する工程とを有することを特徴とする。
法は、一導電型の半導体基板の主面に分離酸化膜を選択
的に形成する工程と、該分離酸化膜で分離された一の領
域に形成されるノンドープＭＯＳトランジスタのソース
・ドレイン及びチャネルよりも深い基板内位置及び前記
分離酸化膜直下に前記一導電型で高濃度の不純物層を形
成する注入エネルギーで前記一導電型の不純物をイオン
注入する工程とを有することを特徴とする。
【００１１】本発明において、ノンドープＭＯＳトラン
ジスタのソース／ドレイン及びチャネル領域と、一導電
型の高濃度不純物層とが電気的に直接接触しない構造
は、ソース／ドレイン拡散層と前記高濃度不純物層とが
直接に接合を形成しないこと、並びに、高濃度不純物層
がチャネル下の底部に形成されないこと又は高濃度不純
物層がチャネルと充分な離隔距離を有するためにチャネ
ル電流がリーク電流となって高濃度不純物層に達しない
ことにより得られる。
ジスタのソース／ドレイン及びチャネル領域と、一導電
型の高濃度不純物層とが電気的に直接接触しない構造
は、ソース／ドレイン拡散層と前記高濃度不純物層とが
直接に接合を形成しないこと、並びに、高濃度不純物層
がチャネル下の底部に形成されないこと又は高濃度不純
物層がチャネルと充分な離隔距離を有するためにチャネ
ル電流がリーク電流となって高濃度不純物層に達しない
ことにより得られる。
【００１２】
【作用】本発明の半導体装置及び本発明方法により製造
される半導体装置では、ノンドープＭＯＳトランジスタ
のソース／ドレイン及びチャネルの側部とチャネル直下
以外の底部とには少なくとも、基板と同一導電型の不純
物層が形成されるので、ノンドープトランジスタの拡散
層と、これに隣接して形成されるウエルとの間でリーク
電流が流れることが防止されるので、機能を損うことな
くノンドープＭＯＳトランジスタを含む半導体装置を高
集積化できる。
される半導体装置では、ノンドープＭＯＳトランジスタ
のソース／ドレイン及びチャネルの側部とチャネル直下
以外の底部とには少なくとも、基板と同一導電型の不純
物層が形成されるので、ノンドープトランジスタの拡散
層と、これに隣接して形成されるウエルとの間でリーク
電流が流れることが防止されるので、機能を損うことな
くノンドープＭＯＳトランジスタを含む半導体装置を高
集積化できる。
【００１３】
【実施例】以下、図面を参照して本発明を更に説明す
る。図１（ａ）〜（ｄ）は本発明の第１の実施例に係る
半導体装置におけるノンドープＭＯＳトランジスタ領域
の素子分離技術について、半導体装置の当該部分の各工
程段階毎の断面図で示したものである。
る。図１（ａ）〜（ｄ）は本発明の第１の実施例に係る
半導体装置におけるノンドープＭＯＳトランジスタ領域
の素子分離技術について、半導体装置の当該部分の各工
程段階毎の断面図で示したものである。
【００１４】まず、図１（ａ）に示すように、Ｐ型半導
体基板１の主面上に酸化膜２及び窒化膜３を順次形成
し、ホトリソグラフィ技術及びエッチング技術を用いて
ノンドープトランジスタを形成すべき領域を酸化膜２及
び窒化膜３でマスクする。
体基板１の主面上に酸化膜２及び窒化膜３を順次形成
し、ホトリソグラフィ技術及びエッチング技術を用いて
ノンドープトランジスタを形成すべき領域を酸化膜２及
び窒化膜３でマスクする。
【００１５】次に、図１（ｂ）に示すように、熱酸化法
により分離酸化膜４を約３０００オングストローム厚み
に選択的に形成し、その後窒化膜３及び酸化膜２を順次
除去する。
により分離酸化膜４を約３０００オングストローム厚み
に選択的に形成し、その後窒化膜３及び酸化膜２を順次
除去する。
【００１６】次に、図１（ｃ）に示すように、公知のフ
ォトレジスト技術によりレジスト５をパターン形成して
チャネルとなる領域を覆い、このレジスト５をマスクと
して、加速エネルギー１１０ｋｅＶ、注入量１．０×１
０13ｃｍ-2の条件でボロンをイオン注入する。注入エネ
ルギーは、分離酸化膜４中をイオンが貫通して分離酸化
膜４の直下にＰ+型不純物層６が形成される範囲で、且
つ、後に形成されるＮ+拡散層９と深さ方向に離隔する
範囲に選ぶ 。このイオン注入によって、ノンドープト
ランジスタを形成すべき領域の側部及びチャネル下部以
外の底部に延びるＰ+型不純物層６が形成される。
ォトレジスト技術によりレジスト５をパターン形成して
チャネルとなる領域を覆い、このレジスト５をマスクと
して、加速エネルギー１１０ｋｅＶ、注入量１．０×１
０13ｃｍ-2の条件でボロンをイオン注入する。注入エネ
ルギーは、分離酸化膜４中をイオンが貫通して分離酸化
膜４の直下にＰ+型不純物層６が形成される範囲で、且
つ、後に形成されるＮ+拡散層９と深さ方向に離隔する
範囲に選ぶ 。このイオン注入によって、ノンドープト
ランジスタを形成すべき領域の側部及びチャネル下部以
外の底部に延びるＰ+型不純物層６が形成される。
【００１７】次に、図１（ｄ）に示すように、ゲート酸
化膜７及びゲート電極８をパターニングし、ヒ素をイオ
ン注入してソース・ドレイン領域となるＮ+拡散層９
を、基板１の主面から所定深さ迄に形成する。
化膜７及びゲート電極８をパターニングし、ヒ素をイオ
ン注入してソース・ドレイン領域となるＮ+拡散層９
を、基板１の主面から所定深さ迄に形成する。
【００１８】図２は、上記により形成されたＮ+拡散層
９及びＰ+型不純物層６の深さ位置を例示する図で、Ｐ
型半導体基板１の深さ方向の不純物濃度分布として示し
ている。Ｐ型半導体基板１の表面から約０．１５μｍの
深さ位置まではＮ+拡散層９が形成され、約０．２５μ
ｍの深さ位置から約０．４μｍの深さ位置迄にはＰ+型
不純物層６が形成されている。このように、Ｎ+拡散層
９とＰ+不純物層６とを深さ方向に離隔させた構成によ
り、Ｎ+拡散層９とＰ+型不純物層６とが電気的に直接接
触しない構造が得られる。
９及びＰ+型不純物層６の深さ位置を例示する図で、Ｐ
型半導体基板１の深さ方向の不純物濃度分布として示し
ている。Ｐ型半導体基板１の表面から約０．１５μｍの
深さ位置まではＮ+拡散層９が形成され、約０．２５μ
ｍの深さ位置から約０．４μｍの深さ位置迄にはＰ+型
不純物層６が形成されている。このように、Ｎ+拡散層
９とＰ+不純物層６とを深さ方向に離隔させた構成によ
り、Ｎ+拡散層９とＰ+型不純物層６とが電気的に直接接
触しない構造が得られる。
【００１９】図３は本発明の第２の実施例の半導体装置
を示す断面図である。本実施例では、図１（ｃ）及び
（ｄ）に示した第１の実施例における構成に代えて、レ
ジスト５でチャネルとなる領域をマスクせずにそのまま
ボロンをイオン注入して、チャネル下の底部を含むノン
ドープトランジスタ領域の底部及び側部に延びるＰ+不
純物層１６を形成する。次いで、このノンドープトラン
ジスタ領域に公知の方法によりＭＯＳトランジスタを形
成する。この場合、チャネルとなる領域にＰ+型不純物
層１６による影響が現れない程度の深さに濃度ピークを
持つ注入エネルギーでボロンをイオン注入する。ただ
し、分離酸化膜１４は、ボロンをイオン注入した際に分
離酸化膜１４の直下にもＰ+型不純物層１６が形成され
るような膜厚に設定する。 例えば、４０００オングス
トローム厚みの分離酸化膜厚１４に、ボロンを注入エネ
ルギー１５０ｋｅＶ、注入量１．０×１０13ｃｍ-2の条
件で注入する。
を示す断面図である。本実施例では、図１（ｃ）及び
（ｄ）に示した第１の実施例における構成に代えて、レ
ジスト５でチャネルとなる領域をマスクせずにそのまま
ボロンをイオン注入して、チャネル下の底部を含むノン
ドープトランジスタ領域の底部及び側部に延びるＰ+不
純物層１６を形成する。次いで、このノンドープトラン
ジスタ領域に公知の方法によりＭＯＳトランジスタを形
成する。この場合、チャネルとなる領域にＰ+型不純物
層１６による影響が現れない程度の深さに濃度ピークを
持つ注入エネルギーでボロンをイオン注入する。ただ
し、分離酸化膜１４は、ボロンをイオン注入した際に分
離酸化膜１４の直下にもＰ+型不純物層１６が形成され
るような膜厚に設定する。 例えば、４０００オングス
トローム厚みの分離酸化膜厚１４に、ボロンを注入エネ
ルギー１５０ｋｅＶ、注入量１．０×１０13ｃｍ-2の条
件で注入する。
【００２０】図４は、本発明をＣＭＯＳ半導体装置に適
用した場合の前記第１の実施例の半導体装置の断面を示
している。同図では、Ｐウエル３１に隣接してＮウエル
３２が設けられ、Ｎウエル３２に更に隣接してノンドー
プＭＯＳトランジスタ領域が設けられる様子が示されて
いる。このように、ノンドープＭＯＳトランジスタ領域
がＮウエル３２に隣接する場合、Ｎウエル３２とノンド
ープＭＯＳトランジスタ領域内のＮ+拡散層２９とのパ
ンチスルーは、本発明を適用して設けられたＰ+型不純
物層２６により阻止することが出来る。
用した場合の前記第１の実施例の半導体装置の断面を示
している。同図では、Ｐウエル３１に隣接してＮウエル
３２が設けられ、Ｎウエル３２に更に隣接してノンドー
プＭＯＳトランジスタ領域が設けられる様子が示されて
いる。このように、ノンドープＭＯＳトランジスタ領域
がＮウエル３２に隣接する場合、Ｎウエル３２とノンド
ープＭＯＳトランジスタ領域内のＮ+拡散層２９とのパ
ンチスルーは、本発明を適用して設けられたＰ+型不純
物層２６により阻止することが出来る。
【００２１】以上説明したように、上記各実施例の半導
体装置は、ノンドープトランジスタ領域の側部、及び、
チャネル直下以外の底部に又はチャネル直下を含んだ底
部に延び、ノンドープトランジスタのソース／ドレイン
及びチャネルと電気的に直接接触しないＰ+型不純物層
を形成することにより、ノンドープＭＯＳトランジスタ
に隣接するＮウエルとノンドープトランジスタ領域内の
Ｎ+拡散層とのパンチスルーを阻止することが出来る。
体装置は、ノンドープトランジスタ領域の側部、及び、
チャネル直下以外の底部に又はチャネル直下を含んだ底
部に延び、ノンドープトランジスタのソース／ドレイン
及びチャネルと電気的に直接接触しないＰ+型不純物層
を形成することにより、ノンドープＭＯＳトランジスタ
に隣接するＮウエルとノンドープトランジスタ領域内の
Ｎ+拡散層とのパンチスルーを阻止することが出来る。
【００２２】上記により、デバイス設計時にＮウエルと
ノンドープトランジスタ領域の間隔を縮小することがで
き、半導体集積回路の高集積化を可能とする。図５は、
本発明の効果を例示するグラフであり、横軸にノンドー
プトランジスタ領域のＮ+拡散層と隣接するＮウエルと
の間隔（μm）を、縦軸にこのＮ+拡散層とＮウエルとの
耐圧（Ｖ）をとり、本発明の一実施例に係る半導体装置
と従来の半導体装置とを比較したものである。同図に示
すように、従来技術で１０μｍ以下でパンチスルーして
いたＮウエルとノンドープトランジスタ領域内のＮ+拡
散層の分離幅は、本発明を適用することにより、パンチ
スルーを伴わずに３μｍまで縮小することが可能であ
る。
ノンドープトランジスタ領域の間隔を縮小することがで
き、半導体集積回路の高集積化を可能とする。図５は、
本発明の効果を例示するグラフであり、横軸にノンドー
プトランジスタ領域のＮ+拡散層と隣接するＮウエルと
の間隔（μm）を、縦軸にこのＮ+拡散層とＮウエルとの
耐圧（Ｖ）をとり、本発明の一実施例に係る半導体装置
と従来の半導体装置とを比較したものである。同図に示
すように、従来技術で１０μｍ以下でパンチスルーして
いたＮウエルとノンドープトランジスタ領域内のＮ+拡
散層の分離幅は、本発明を適用することにより、パンチ
スルーを伴わずに３μｍまで縮小することが可能であ
る。
【００２３】
【発明の効果】以上説明したように、本発明に係る半導
体装置及び本発明方法により製造された半導体装置で
は、半導体基板と同一導電型の高濃度不純物層を所定位
置に形成することにより、ノンドープＭＯＳトランジス
タのソース／ドレイン及びチャネルと、このノンドープ
ＭＯＳトランジスタに隣接するウエルと間のパンチスル
ーを防止するので、ノンドープＭＯＳトランジスタの拡
散層とウエルとの距離を縮小できることとなり、本発明
は、半導体装置の高集積化を可能とした顕著な効果を奏
する。
体装置及び本発明方法により製造された半導体装置で
は、半導体基板と同一導電型の高濃度不純物層を所定位
置に形成することにより、ノンドープＭＯＳトランジス
タのソース／ドレイン及びチャネルと、このノンドープ
ＭＯＳトランジスタに隣接するウエルと間のパンチスル
ーを防止するので、ノンドープＭＯＳトランジスタの拡
散層とウエルとの距離を縮小できることとなり、本発明
は、半導体装置の高集積化を可能とした顕著な効果を奏
する。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施例の半
導体装置の各工程段階毎の要部断面図。
導体装置の各工程段階毎の要部断面図。
【図２】本発明を適用した一例の半導体基板における不
純物の濃度分布図。
純物の濃度分布図。
【図３】本発明の第２の実施例の半導体装置の要部断面
図。
図。
【図４】本発明をＣＭＯＳ集積回路に適用した第２の実
施例の半導体装置の、各ウエル及びノンドープトランジ
スタ領域における断面図。
施例の半導体装置の、各ウエル及びノンドープトランジ
スタ領域における断面図。
【図５】本発明の効果を例示する図で、Ｎウエル及びノ
ンドープトランジスタ領域内のＮ+拡散層間の間隔とそ
の間の耐圧との関係を示すグラフ。
ンドープトランジスタ領域内のＮ+拡散層間の間隔とそ
の間の耐圧との関係を示すグラフ。
【図６】従来のノンドープトランジスタを採用するＣＭ
ＯＳ半導体装置の断面図。
ＯＳ半導体装置の断面図。
【図７】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法におけるノンドープトランジスタ領域の工程段階毎の
断面図。
法におけるノンドープトランジスタ領域の工程段階毎の
断面図。
１、１１、２１、４１、６１ Ｐ型半導体基板、 ２、６２ 酸化膜、 ３、６３ 窒化膜、 ４、１４、２４、４４、６４ 分離酸化膜、 ５ レジスト、 ６、１６、２６、４６、６６ Ｐ+型不純物層、 ７、１７、２７、４７、６７ ゲート酸化膜、 ８、１８、２８、４８、６８ ゲート電極、 ９、１９、２９、４９、６９ Ｎ+拡散層、 ３１、５１ Ｐウエル、 ３２、５２ Ｎウエル
Claims (3)
- 【請求項１】 一導電型の半導体基板の主面に形成され
たノンドープＭＯＳトランジスタと、該ノンドープＭＯ
Ｓトランジスタの側部及びチャネル直下以外の底部全面
に少なくとも配置され、かつ前記ノンドープトランジス
タのソース・ドレイン及びチャネルに電気的に直接接触
しない、前記一導電型で高濃度の不純物層とを有するこ
とを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板の主面に分離酸化
膜を選択的に形成する工程と、該分離酸化膜で分離され
た一の領域に形成されるノンドープＭＯＳトランジスタ
のチャネルとなる領域部分を覆うマスクを形成する工程
と、前記ノンドープＭＯＳトランジスタのソース・ドレ
イン及びチャネルよりも深い基板内位置及び前記一の領
域を分離する分離酸化膜直下に不純物層を形成する注入
エネルギーで前記一導電型の不純物をイオン注入する工
程と、前記マスクを除去する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 一導電型の半導体基板の主面に分離酸化
膜を選択的に形成する工程と、該分離酸化膜で分離され
た一の領域に形成されるノンドープＭＯＳトランジスタ
のソース・ドレイン及びチャネルよりも深い基板内位置
及び前記分離酸化膜直下に前記一導電型で高濃度の不純
物層を形成する注入エネルギーで前記一導電型の不純物
をイオン注入する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317986A JPH07176701A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置とその製造方法 |
| US08/350,696 US5545911A (en) | 1993-12-17 | 1994-12-07 | Semiconductor device having mosfets formed in inherent and well regions of a semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317986A JPH07176701A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176701A true JPH07176701A (ja) | 1995-07-14 |
Family
ID=18094212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317986A Pending JPH07176701A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5545911A (ja) |
| JP (1) | JPH07176701A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3808116B2 (ja) * | 1995-04-12 | 2006-08-09 | 富士電機デバイステクノロジー株式会社 | 高耐圧ｉｃ |
| EP2325889B1 (en) | 1995-04-12 | 2015-06-10 | Fuji Electric Co., Ltd. | High voltage integrated circuit, high voltage junction terminating structure, and high voltage MIS transistor |
| KR0183730B1 (ko) * | 1995-08-24 | 1999-04-15 | 김광호 | 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 |
| JPH104182A (ja) | 1996-06-14 | 1998-01-06 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6218704B1 (en) * | 1997-05-07 | 2001-04-17 | International Business Machines Corporation | ESD protection structure and method |
| FR2826182A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
| DE102005054672B4 (de) * | 2005-11-16 | 2014-06-12 | Austriamicrosystems Ag | Hochvolt-Transistor mit niedriger Threshold-Spannung und einen solchen Hochvolt-Transistor umfassendes Bauelement |
| JP5047653B2 (ja) | 2007-03-13 | 2012-10-10 | 三菱電機株式会社 | 半導体装置 |
| US8333723B2 (en) * | 2007-07-19 | 2012-12-18 | Trustees Of Boston University | Knee brace with expandable members and method of using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110268A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPH04262571A (ja) * | 1991-02-16 | 1992-09-17 | Sony Corp | 相補型半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63192268A (ja) * | 1987-02-05 | 1988-08-09 | Fujitsu Ltd | Ｃ−ｍｏｓ半導体集積回路の製造方法 |
| US4890147A (en) * | 1987-04-15 | 1989-12-26 | Texas Instruments Incorporated | Through-field implant isolated devices and method |
| JP2745228B2 (ja) * | 1989-04-05 | 1998-04-28 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0653232A (ja) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5365082A (en) * | 1992-09-30 | 1994-11-15 | Texas Instruments Incorporated | MOSFET cell array |
| JPH06334032A (ja) * | 1993-03-23 | 1994-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-12-17 JP JP5317986A patent/JPH07176701A/ja active Pending
-
1994
- 1994-12-07 US US08/350,696 patent/US5545911A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110268A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5545911A (en) | 1996-08-13 |
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