JP5047653B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、充電対象素子に充電電流を供給する半導体装置に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子を駆動する半導体装置が開発されている。このような半導体装置では、電位変動の大きいパワー半導体素子を駆動するための回路としてたとえばフローティング回路が用いられる。そして、このフローティング回路に電圧を供給する方式として、たとえばダイオードを介して電源電圧に接続されたコンデンサを電源として用いるブートストラップ方式が採用されている（たとえば、特許文献１〜３および非特許文献１参照）。
特開平６−１８８３７２号公報 特開２００６−５１８２号公報 特開２００４−４７９３７号公報 Proceedings of The 13th International Symposium on Power Semiconductor Devices & ICs
しかしながら、特許文献１〜３記載の構成では、電源からコンデンサへの充電電流の経路であるｎ型拡散領域が空乏層の広がりによって狭くなることから、充電電流が小さくなってしまう。
また、非特許文献１には、ダイオードを構成するｐ型拡散領域およびｎ型拡散領域において、ｐ型拡散領域からｎ型拡散領域へ注入されるホールがコンデンサではなくｐ−型基板へ流れてしまうことによる電力ロスを防ぐことは示唆されていない。
それゆえに、本発明の目的は、充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供することである。
上記課題を解決するために、この発明のある局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第１導電型の半導体層と、充電対象素子の第１電極に結合される第１ノードと、電源電圧が供給される電源電位ノードに結合される第２ノードとを有し、半導体層の主表面上に形成される第２導電型の第１の半導体領域と、電源電位ノードに結合される第３ノードを有し、第１の半導体領域の表面において半導体層と間隔をあけて形成される第１導電型の第２の半導体領域と、第３ノードから半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
またこの発明のさらに別の局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第１導電型の半導体層と、充電対象素子の第１電極に結合される第１ノードを有し、半導体層の主表面上に形成される第２導電型の第１の半導体領域と、電源電圧が供給される電源電位ノードに結合される第３ノードおよび第４ノードを有し、第１の半導体領域の表面において半導体層と間隔をあけて形成される第１導電型の第２の半導体領域と、第３ノードおよび第４ノードから半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
またこの発明のさらに別の局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第１端が電源電圧の供給される電源電位ノードに結合される抵抗と、第１導通電極が抵抗の第２端に結合され、第２導通電極が接地電圧の供給される接地電位ノードに結合され、制御電極が充電対象素子の第１電極に結合される第１のトランジスタと、第１導通電極が電源電位ノードに結合され、第２導通電極が充電対象素子の第１電極に結合され、制御電極が抵抗の第２端に結合される第２のトランジスタとを備える。
本発明によれば、充電対象素子へ充電電流を効率的に供給することができる。
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。
図１を参照して、半導体装置１０１は、ＰＮＰトランジスタＴＲ１と、接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field-Effect Transistor）ＴＲ２と、ダイオードＤ１と、抵抗（電荷キャリア移動制限部）Ｒとを備える。
駆動装置２０１は、高圧側駆動回路５１と、低圧側駆動回路５２とを備える。高圧側駆動回路５１は、ＰチャネルＭＯＳトランジスタＴＲ５１と、ＮチャネルＭＯＳトランジスタＴＲ５２と、コンデンサ（充電対象素子）Ｃと、電源電圧端子Ｔ１と、基準電圧端子Ｔ２とを含む。低圧側駆動回路５２は、ＰチャネルＭＯＳトランジスタＴＲ５３と、ＮチャネルＭＯＳトランジスタＴＲ５４とを含む。
電力変換装置２０２は、高圧側パワー半導体素子ＴＲ１０１と、低圧側パワー半導体素子ＴＲ１０２とを含む。
なお、駆動装置２０１は、ＭＯＳトランジスタの代わりにバイポーラトランジスタを含む構成であってもよい。また、半導体装置１０１は、コンデンサＣをさらに備える構成であってもよいし、高圧側駆動回路５１をさらに備える構成であってもよいし、駆動装置２０１をさらに備える構成であってもよいし、また、駆動装置２０１および電力変換装置２０２をさらに備える構成であってもよい。
電源電位ノードＮＬ１およびＮＬ２には電源電圧Ｖｃｃが供給される。高電圧ノードＨＶにはたとえば数百ボルトの高電圧ＨＶが供給される。接地電位ノードＮＧ１〜ＮＧ３には接地電圧Ｖｓｕｂが供給される。
抵抗Ｒの第１端が電源電位ノードＮＬ１に接続される。ダイオードＤ１のアノードが電源電位ノードＮＬ１に接続される。ＰＮＰトランジスタＴＲ１は、エミッタ（導通電極）が抵抗Ｒの第２端に接続され、コレクタ（導通電極）が接地電位ノードＮＧ１に接続され、ベース（制御電極）がコンデンサＣの第１電極に接続される。接合型電界効果トランジスタＴＲ２は、ドレイン（導通電極）がダイオードＤ１のカソードに接続され、ソース（導通電極）がコンデンサＣの第１電極に接続され、ゲート（制御電極）が抵抗Ｒの第２端に接続される。
コンデンサＣは、第１電極が高圧側駆動回路５１の電源電圧端子Ｔ１に接続され、第２電極が高圧側駆動回路５１の基準電圧端子Ｔ２に接続される。より詳細には、ＰチャネルＭＯＳトランジスタＴＲ５１のソースがコンデンサＣの第１電極に接続され、ドレインがＮチャネルＭＯＳトランジスタＴＲ５２のドレインと、高圧側パワー半導体素子ＴＲ１０１のゲートとに接続される。ＮチャネルＭＯＳトランジスタＴＲ５２のソースがコンデンサＣの第２電極に接続される。
高圧側駆動回路５１の基準電圧端子Ｔ２は、直列接続された高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２の接続点に接続される。
低圧側駆動回路５２において、ＰチャネルＭＯＳトランジスタＴＲ５３のソースが電源電位ノードＮＬ２に接続され、ドレインがＮチャネルＭＯＳトランジスタＴＲ５４のドレインと、低圧側パワー半導体素子ＴＲ１０２のゲートとに接続される。ＰチャネルＭＯＳトランジスタＴＲ５４のソースが接地電位ノードＮＧ３に接続される。
高圧側パワー半導体素子ＴＲ１０１のドレインが高電圧ノードＮＨに接続される。低圧側パワー半導体素子ＴＲ１０２のソースが接地電位ノードＮＧ２に接続される。
高圧側駆動回路５１は、ＰチャネルＭＯＳトランジスタＴＲ５１およびＮチャネルＭＯＳトランジスタＴＲ５２の各々のゲートに供給される制御電圧に基づいて、高圧側パワー半導体素子ＴＲ１０１のゲートに電圧を供給する。低圧側駆動回路５２は、ＰチャネルＭＯＳトランジスタＴＲ５３およびＮチャネルＭＯＳトランジスタＴＲ５４の各々のゲートに供給される制御電圧に基づいて、低圧側パワー半導体素子ＴＲ１０２のゲートに電圧を供給する。
図２は、本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
図２を参照して、半導体装置１０１は、ｐ−型基板（半導体層）１と、ｎ型拡散領域（第１の半導体領域）２と、ｐ型拡散領域（第２の半導体領域）３と、ｎ＋型拡散領域４および５と、ｐ型拡散領域６と、ｎ＋型拡散領域７および８と、抵抗Ｒと、ダイオードＤ１と、コンタクトＣＴ１〜ＣＴ７と、ｐ＋型拡散領域２１〜２３と、ゲート電極Ｇ１およびＧ２と、ゲート絶縁膜ＧＦ１およびＧＦ２と、酸化膜Ｆとを備える。
図２における点線は、ｐ−型基板１およびｎ型拡散領域２の接合面から広がる空乏層の境界を示す。
ｐ−型基板１は、コンタクトＣＴ７を介して接地電位ノードＮＧ１に接続される。ｎ型拡散領域２は、ｐ−型基板１の主表面上に形成される。
ｐ型拡散領域３は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面と間隔をあけて形成される。ｐ型拡散領域３は、電源電位ノードＮＬ１に結合されるノードＮ３を有する。
ｎ＋型拡散領域４は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面およびｐ型拡散領域３と間隔をあけて形成される。ｎ＋型拡散領域４は、電源電位ノードＮＬ１に結合されるノードＮ２を有する。すなわち、ｎ＋型拡散領域４は、コンタクトＣＴ２およびダイオードＤ１を介して電源電位ノードＮＬ１に接続される。
ｎ＋型拡散領域５は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面、ｐ型拡散領域３およびｎ＋型拡散領域４と間隔をあけて形成される。ｎ＋型拡散領域５は、コンデンサＣの第１電極に結合されるノードＮ１を有する。すなわち、ｎ＋型拡散領域５は、コンタクトＣＴ３を介してコンデンサＣの第１電極に接続される。
なお、半導体装置１０１は、ｎ＋型拡散領域４および５を備えない構成であってもよい。この場合、ｎ型拡散領域２は、コンデンサＣの第１電極に結合されるノードＮ１と、電源電位ノードＮＬ１に結合されるノードＮ２とを有する。
抵抗Ｒは、第１端が電源電位ノードＮＬ１に接続され、第２端がコンタクトＣＴ１を介してｐ型拡散領域３に接続される。抵抗Ｒは、ノードＮ３からｐ−型基板１へのホール（電荷キャリア）の移動を制限する。
ＰＮＰトランジスタＴＲ１は、ｐ−型基板１によって形成されるコレクタと、ｎ型拡散領域２によって形成されるベースと、ｐ型拡散領域３によって形成されるエミッタとを有する。ＰＮＰトランジスタＴＲ１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
接合型電界効果トランジスタＴＲ２は、ｎ型拡散領域２およびｐ型拡散領域３によって形成されるゲートと、ｎ型拡散領域２によって形成され、ノードＮ２を介して電源電位ノードＮＬ１に結合されるドレインと、ｎ型拡散領域２によって形成され、ノードＮ１を介してコンデンサＣの第１電極に結合されるソースとを有する。接合型電界効果トランジスタＴＲ２は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
ダイオードＤ１は、コンタクトＣＴ２を介して接合型電界効果トランジスタＴＲ２のドレインに接続されるカソード（ｎ型電極）と、電源電位ノードＮＬ１および抵抗Ｒの第１端に接続されるアノード（ｐ型電極）とを有する。
ｐ＋型拡散領域２１は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面、ｐ型拡散領域３およびｎ＋型拡散領域４と間隔をあけて形成される。ｐ＋型拡散領域２１は、コンタクトＣＴ３を介してコンデンサＣの第１電極に接続される。
ｐ＋型拡散領域２２は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面、ｐ型拡散領域３、ｎ＋型拡散領域４，５およびｐ＋型拡散領域２１と間隔をあけて形成される。ｐ＋型拡散領域２２は、コンタクトＣＴ５およびＣＴ６を介してｎ＋型拡散領域７に接続される。
ＰチャネルＭＯＳトランジスタＴＲ５１は、ｎ型拡散領域２の表面上にゲート絶縁膜ＧＦ１を介して形成されるゲート電極Ｇ１と、ｐ＋型拡散領域２１によって形成されるソースと、ｐ＋型拡散領域２２によって形成されるドレインとを有する。ゲート電極Ｇ１は、ｐ＋型拡散領域２１および２２に挟まれたｎ型拡散領域２におけるチャネル領域とゲート絶縁膜ＧＦ１を介して対向して設けられる。
ｐ型拡散領域６は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面、ｐ型拡散領域３、ｎ＋型拡散領域４，５、ｐ＋型拡散領域２１およびｐ＋型拡散領域２２と間隔をあけて形成される。
ｎ＋型拡散領域７は、ｐ型拡散領域６の表面に、ｐ−型基板１の主表面およびｎ型拡散領域２と間隔をあけて形成される。ｎ＋型拡散領域７は、コンタクトＣＴ５およびＣＴ６を介してｐ＋型拡散領域２２に接続される。
ｎ＋型拡散領域８は、ｐ型拡散領域６の表面に、ｐ−型基板１の主表面、ｎ型拡散領域２およびｎ＋型拡散領域７と間隔をあけて形成される。ｎ＋型拡散領域８は、コンタクトＣＴ４を介してコンデンサＣの第２電極に接続される。
ＮチャネルＭＯＳトランジスタＴＲ５２は、ｐ型拡散領域６の表面上にゲート絶縁膜ＧＦ２を介して形成されるゲート電極Ｇ２と、ｎ＋型拡散領域７によって形成されるドレインと、ｎ＋型拡散領域８によって形成されるソースとを有する。ゲート電極Ｇ２は、ｎ＋型拡散領域７および８に挟まれたｐ型拡散領域６におけるチャネル領域とゲート絶縁膜ＧＦ２を介して対向して設けられる。
ｐ＋型拡散領域２３は、ｐ型拡散領域６の表面に、ｐ−型基板１の主表面およびｎ＋型拡散領域７と間隔をあけて形成される。ｐ＋型拡散領域２３は、コンタクトＣＴ４を介してコンデンサＣの第２電極に接続される。
ｐ型拡散領域３および６は、ｐ−型基板１よりも不純物濃度が高い。ｐ＋型拡散領域２１〜２３は、ｐ型拡散領域３および６よりも不純物濃度が高い。ｎ＋型拡散領域４，５，７，８は、ｎ型拡散領域２よりも不純物濃度が高い。
半導体装置１０１は、たとえば６００Ｖの耐圧が要求される電力変換回路に対応するように設計される。この場合、ｐ−型基板１の不純物濃度は５×１０13／ｃｍ3〜５×１０14／ｃｍ3であり、また、電源電圧Ｖｃｃはたとえば１５Ｖ〜３０Ｖである。
なお、厳密には接合型電界効果トランジスタＴＲ２のゲート電極は、接地電位ノードＮＧ１に結合されるｐ−型基板１、および電源電位ノードＮＬ１に結合されるｐ型拡散領域３の両方によって形成される。しかしながら、ｐ型拡散領域３の不純物濃度はｐ−型基板１よりも大きいため、ｐ型拡散領域３から伸びる空乏層の影響の方がｐ−型基板１から伸びる空乏層の影響よりも大きい。したがって、ここでは説明を簡単にするために接合型電界効果トランジスタＴＲ２のゲート電極はｐ型拡散領域３およびｎ型拡散領域２によって形成されると仮定して説明している。
［動作］
次に、本発明の第１の実施の形態に係る半導体装置がコンデンサＣを充電する際の動作について説明する。
電源電圧Ｖｃｃはたとえば１５Ｖであり、高電圧ＨＶはたとえば３００Ｖである。高圧側駆動回路５１の基準電圧端子Ｔ２の電位Ｖｓはたとえば０Ｖ〜３００Ｖの範囲で変化する。
また、高圧側駆動回路５１の電源電圧端子Ｔ１の電位ＶｂはコンデンサＣが保持している電圧分、電位Ｖｓより大きくなる。
ここで、電位Ｖｓは高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて上下を繰り返すことから、電位Ｖｂも電位Ｖｓに対応して上下を繰り返す。すなわち、電位Ｖｂは、Ｖｂ＜Ｖｃｃの状態とＶｂ＞Ｖｃｃの状態を交互に繰り返す。
ここで、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、ＰＮＰトランジスタＴＲ１がオン状態となる、すなわちｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に順バイアス電圧が印加される。そうすると、ｐ型拡散領域３からｎ型拡散領域２へホールが注入される、すなわち電源電位ノードＮＬ１からコンデンサＣへ抵抗Ｒ、ｐ型拡散領域３、ｎ型拡散領域２およびｎ＋型拡散領域５を介して電流が供給され、コンデンサＣが充電される。
また、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、接合型電界効果トランジスタＴＲ２はコンデンサＣに電流を供給する。すなわち、電源電位ノードＮＬ１からダイオードＤ１、ｎ＋型拡散領域４、ｎ型拡散領域２およびｎ＋型拡散領域５を介してコンデンサＣへ電流が供給され、コンデンサＣが充電される。
一方、電位Ｖｂが上昇して電源電圧Ｖｃｃより大きくなると、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に逆バイアス電圧が印加されることから、コンデンサＣからｎ＋型拡散領域５、ｎ型拡散領域２、ｐ型拡散領域３および抵抗Ｒを介した電源電位ノードＮＬ１への逆流電流は阻止される。
また、電位Ｖｂが上昇して電源電圧Ｖｃｃより大きくなると、ダイオードＤ１に逆バイアス電圧が印加されることから、コンデンサＣからｎ＋型拡散領域５、ｎ型拡散領域２、ｎ＋型拡散領域４およびダイオードＤ１を介した電源電位ノードＮＬ１への逆流電流は阻止される。そして、電位Ｖｂがさらに上昇してダイオードＤ１の破壊電圧に達する前に接合型電界効果トランジスタＴＲ２はピンチオフする。すなわち、ｎ型拡散領域２に空乏層が広がって電流経路が閉じられることにより、ダイオードＤ１に印加される電圧が破壊電圧に達することを防ぐことができる。
このように、電位Ｖｂが電源電圧Ｖｃｃ以下となるたびにコンデンサＣが充電されるため、コンデンサＣをフローティング回路である高圧側駆動回路５１の電源とすることができる。また、コンデンサＣから電源電位ノードＮＬ１への逆流電流を阻止することができる。
ここで、ｐ−型基板１、ｎ型拡散領域２およびｐ型拡散領域３によって形成されるＰＮＰトランジスタＴＲ１において、コレクタ電流であるｐ型拡散領域３からｐ−型基板１への電流の方がベース電流であるｐ型拡散領域３からコンデンサＣへの電流よりもＰＮＰトランジスタＴＲ１のｈＦＥ（電流増幅率）分大きくなる。すなわち、コンデンサＣの充電時、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールはほとんどｐ−型基板１へ流れてしまう。このため、半導体装置１０１が抵抗Ｒを備えないと仮定した場合、コンデンサＣの充電時、電源電位ノードＮＬ１からコンタクトＣＴ１へ流れる電流が多くてもコンデンサＣに到達する電流は少なくなってしまう。このため、電源電圧Ｖｃｃを供給する電源の電力ロスがかなり大きくなってしまう。
しかしながら、本発明の第１の実施の形態に係る半導体装置は、電源電位ノードＮＬ１とｐ型拡散領域３との間に接続される抵抗Ｒを備える。このような構成により、抵抗Ｒにおける電圧降下分だけコンタクトＣＴ１の電位は電源電圧Ｖｃｃより小さくなる。したがって、本発明の第１の実施の形態に係る半導体装置では、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールの量を制限することができ、電源の電力ロスを低減することができる。
また、単に電源電位ノードＮＬ１とｐ型拡散領域３との間に接続される抵抗Ｒを備えるだけの構成では、電源電位ノードＮＬ１からｐ型拡散領域３を介してｎ型拡散領域２に流れ込むホールが抵抗Ｒによって少なくなるために、電源電位ノードＮＬ１からコンデンサＣへの充電電流が小さくなってしまう。
しかしながら、本発明の第１の実施の形態に係る半導体装置では、ｎ＋型拡散領域４は、電源電位ノードＮＬ１に結合されるノードＮ２を有する。このような構成により、ｎ型拡散領域２およびｐ型拡散領域３によって形成される接合型電界効果トランジスタＴＲ２からｎ型拡散領域２を介してコンデンサＣに充電電流を供給することができるため、電源電位ノードＮＬ１からコンデンサＣへの充電電流が小さくなることを防ぐことができる。
また、特許文献１〜３記載の構成のように、半導体装置１０１が抵抗Ｒを備えず、ｐ型拡散領域３の電位が接地電位であると仮定すると、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなる場合でも、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に逆バイアス電圧が印加されるため、ｎ型拡散領域２においてｐ型拡散領域３からの空乏層が広がってしまう。このため、接合型電界効果トランジスタＴＲ２の導通抵抗すなわちコンタクトＣＴ１およびＣＴ３間の抵抗が大きくなり、接合型電界効果トランジスタＴＲ２からコンデンサＣへの充電電流が小さくなってしまう。
しかしながら、本発明の第１の実施の形態に係る半導体装置では、ｐ型拡散領域３が電源電位ノードＮＬ１に結合される。このような構成により、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に順バイアス電圧が印加されるため、ｎ型拡散領域２においてｐ型拡散領域３からの空乏層が広がることを防ぐことができる。
また、本発明の第１の実施の形態に係る半導体装置では、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に順バイアス電圧が印加されるため、ｐ型拡散領域３からｎ型拡散領域２へホールが注入される。この注入されたホールによってｎ型拡散領域２において導電率変調が起こる、すなわちｎ型拡散領域２に電子が集まることによってｎ型拡散領域２の導電率が大きくなる。したがって、本発明の第１の実施の形態に係る半導体装置では、接合型電界効果トランジスタＴＲ２の導通抵抗が小さくなることを防ぐことができ、コンデンサＣへの充電電流が小さくなることを防ぐことができる。
なお、本発明の第１の実施の形態に係る半導体装置では、抵抗Ｒの抵抗値を調整することによってｐ型拡散領域３からｎ型拡散領域２へ注入されるホールの量および接合型電界効果トランジスタＴＲ２の導通抵抗を適切に設定することができる。
以上より、本発明の第１の実施の形態に係る半導体装置では、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
図３は、本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。
図３を参照して、半導体装置１０２は、本発明の第１の実施の形態に係る半導体装置１０１と比べて、さらに、ダイオードＤ２を備える。
ダイオードＤ２は、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなり、ｎ＋型拡散領域４とｐ拡散領域３との間でアバランシェを誘発する場合がある。
しかしながら、本発明の第２の実施の形態に係る半導体装置では、電位Ｖｂの急激な上昇の際にダイオードＤ２が順バイアス状態となるため、コンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大きくなることを防ぐことができる。
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第２の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。
図４は、本発明の第３の実施の形態に係る半導体装置の構成を示す回路図である。
図４を参照して、半導体装置１０３は、本発明の第１の実施の形態に係る半導体装置１０１と比べて、さらに、ＮＰＮトランジスタＴＲ１１を備える。ＮＰＮトランジスタＴＲ１１は、コレクタが電源電位ノードＮＬ１に接続され、エミッタがコンデンサＣの第１電極に接続され、ベースが抵抗Ｒの第２端に接続される。
図５は、本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。
図５を参照して、半導体装置１０３は、本発明の第１の実施の形態に係る半導体装置１０１と比べて、さらに、ｎ＋型拡散領域１１と、コンタクトＣＴ１１とを備える。
ｎ＋型拡散領域１１は、ｐ型拡散領域３の表面に、ｐ−型基板１の主表面およびｎ型拡散領域２と間隔をあけて形成される。ｎ＋型拡散領域１１は、コンタクトＣＴ１１を介して電源電位ノードＮＬ１に接続されるノードＮ４を有する。
ＮＰＮトランジスタＴＲ１１は、ｎ＋型拡散領域１１によって形成されるコレクタと、ｐ型拡散領域３によって形成されるベースと、ｎ型拡散領域２によって形成されるエミッタとを有する。ＮＰＮトランジスタＴＲ１１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
このような構成により、コンデンサＣに供給される充電電流は、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールによるコンタクトＣＴ１からコンデンサＣへの充電電流と、接合型電界効果トランジスタＴＲ２によるコンタクトＣＴ２からコンデンサＣへの充電電流と、ＮＰＮトランジスタＴＲ１１によるコンタクトＣＴ１１からコンデンサＣへの充電電流との和になる。
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第３の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置１０１と比べて、さらに、電源電位ノードＮＬ１からコンデンサＣへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
なお、本発明の第３の実施の形態に係る半導体装置は、ｎ＋型拡散領域１１を備える構成であるとしたが、後述する本発明の第１８の実施の形態に係る半導体装置と同様に、ｎ＋型拡散領域１１を備えない構成とすることが可能である。この場合、ｐ型拡散領域３は、コンタクトＣＴ１１を介して電源電位ノードＮＬ１に接続されるノードＮ４を有する。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第４の実施の形態＞
本実施の形態は、第３の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第３の実施の形態に係る半導体装置と同様である。
図６は、本発明の第４の実施の形態に係る半導体装置の構成を示す回路図である。
図６を参照して、半導体装置１０４は、本発明の第３の実施の形態に係る半導体装置１０３と比べて、さらに、ダイオードＤ１１を備える。
ダイオードＤ１１は、ショットキーダイオードであり、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。ダイオードＤ１１は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さい。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなり、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることから、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れる場合がある。
しかしながら、本発明の第４の実施の形態に係る半導体装置は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さいダイオードＤ１１を備える。このような構成により、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。
その他の構成および動作は第３の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第４の実施の形態に係る半導体装置では、本発明の第３の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第５の実施の形態＞
本実施の形態は、第３の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第３の実施の形態に係る半導体装置と同様である。
図７は、本発明の第５の実施の形態に係る半導体装置の構成を示す回路図である。
図７を参照して、半導体装置１０５は、本発明の第３の実施の形態に係る半導体装置１０３と比べて、さらに、ＮチャネルＭＯＳトランジスタＴＲ２１を備える。
ＮチャネルＭＯＳトランジスタＴＲ２１は、ドレインが電源電位ノードＮＬ１に接続され、ソースがコンデンサＣの第１電極に接続され、ゲートが電源電位ノードＮＬ１に接続される。
図８は、本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。
図８を参照して、半導体装置１０５は、本発明の第３の実施の形態に係る半導体装置１０３と比べて、さらに、ゲート電極Ｇ２１と、ゲート絶縁膜ＧＦ２１とを備える。
ＮチャネルＭＯＳトランジスタＴＲ２１は、ｐ型拡散領域３の表面上にゲート絶縁膜ＧＦ２１を介して形成されるゲート電極Ｇ２１と、ｎ型拡散領域２によって形成されるソースと、ｎ＋型拡散領域１１によって形成されるドレインとを有する。ゲート電極Ｇ２１は、ｎ型拡散領域２およびｎ＋型拡散領域１１に挟まれたｐ型拡散領域３におけるチャネル領域とゲート絶縁膜ＧＦ２１を介して対向して設けられる。ＮチャネルＭＯＳトランジスタＴＲ２１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、抵抗Ｒに流れる電流による電圧降下分、ゲート電極Ｇ２１に正バイアス電圧が印加される。この正バイアス電圧がＮチャネルＭＯＳトランジスタＴＲ２１の閾値電圧より大きくなると、ＮチャネルＭＯＳトランジスタＴＲ２１がオン状態となり、ＮチャネルＭＯＳトランジスタＴＲ２１はｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
このような構成により、コンデンサＣに供給される充電電流は、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールによるコンタクトＣＴ１からコンデンサＣへの充電電流と、接合型電界効果トランジスタＴＲ２によるコンタクトＣＴ２からコンデンサＣへの充電電流と、ＮＰＮトランジスタＴＲ１１によるコンタクトＣＴ１１からコンデンサＣへの充電電流と、ＮチャネルＭＯＳトランジスタＴＲ２１によるコンタクトＣＴ１１からコンデンサＣへの充電電流との和になる。
その他の構成および動作は第３の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第５の実施の形態に係る半導体装置では、本発明の第３の実施の形態に係る半導体装置１０３と比べて、さらに、電源電位ノードＮＬ１からコンデンサＣへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第６の実施の形態＞
本実施の形態は、第５の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第５の実施の形態に係る半導体装置と同様である。
図９は、本発明の第６の実施の形態に係る半導体装置の構成を示す回路図である。
図９を参照して、半導体装置１０６は、本発明の第５の実施の形態に係る半導体装置１０５と比べて、さらに、ダイオードＤ２１を備える。
ダイオードＤ２１は、ツェナーダイオードであり、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。ダイオードＤ２１は、印加される逆方向電圧を所定電圧値にクランプする。
このような構成により、ＮチャネルＭＯＳトランジスタＴＲ２１のゲート電極Ｇ２１に過渡的な過電圧が印加されることを防ぐことができ、ＮチャネルＭＯＳトランジスタＴＲ２１のゲート破壊を防ぐことができる。
その他の構成および動作は第５の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第６の実施の形態に係る半導体装置では、本発明の第５の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第７の実施の形態＞
本実施の形態は、第５の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第５の実施の形態に係る半導体装置と同様である。
図１０は、本発明の第７の実施の形態に係る半導体装置の構成を示す回路図である。
図１０を参照して、半導体装置１０７は、本発明の第５の実施の形態に係る半導体装置１０５と比べて、さらに、ダイオードＤ２２を備える。
ダイオードＤ２２は、ショットキーダイオードであり、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。ダイオードＤ２２は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さい。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなり、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることから、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れる場合がある。
しかしながら、本発明の第７の実施の形態に係る半導体装置は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さいダイオードＤ２２を備える。このような構成により、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。
その他の構成および動作は第５の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第７の実施の形態に係る半導体装置では、本発明の第５の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第８の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて接合型電界効果トランジスタの代わりにバイポーラトランジスタを備えた半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
［構成および基本動作］
図１１は、本発明の第８の実施の形態に係る半導体装置の構成を示す回路図である。
図１１を参照して、半導体装置１０８は、ＰＮＰトランジスタＴＲ１と、ＮＰＮトランジスタＴＲ３１と、抵抗（電荷キャリア移動制限部）Ｒとを備える。
抵抗Ｒの第１端が電源電位ノードＮＬ１に接続される。ＰＮＰトランジスタＴＲ１は、エミッタ（導通電極）が抵抗Ｒの第２端に接続され、コレクタ（導通電極）が接地電位ノードＮＧ１に接続され、ベース（制御電極）がコンデンサＣの第１電極に接続される。ＮＰＮトランジスタＴＲ３１は、コレクタが電源電位ノードＮＬ１に接続され、エミッタがコンデンサＣの第１電極に接続され、ベースが抵抗Ｒの第２端に接続される。
図１２は、本発明の第８の実施の形態に係る半導体装置の構成を示す断面図である。
図１２を参照して、半導体装置１０８は、ｐ−型基板（半導体層）１と、ｎ型拡散領域（第１の半導体領域）２と、ｐ型拡散領域（第２の半導体領域）３と、ｎ＋型拡散領域５と、ｐ型拡散領域６と、ｎ＋型拡散領域７および８と、抵抗Ｒと、コンタクトＣＴ１，ＣＴ３〜ＣＴ７，ＣＴ１１と、ｎ＋型拡散領域（電荷キャリア移動制限部）１１と、ｐ＋型拡散領域２１〜２３と、ゲート電極Ｇ１およびＧ２と、ゲート絶縁膜ＧＦ１およびＧＦ２と、酸化膜Ｆとを備える。
図１２における点線は、ｐ−型基板１およびｎ型拡散領域２の接合面から広がる空乏層の境界を示す。
ｐ−型基板１は、コンタクトＣＴ７を介して接地電位ノードＮＧ１に接続される。ｎ型拡散領域２は、ｐ−型基板１の主表面上に形成される。
ｐ型拡散領域３は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面と間隔をあけて形成される。ｐ型拡散領域３は、電源電位ノードＮＬ１に結合されるノードＮ３を有する。
ｎ＋型拡散領域１１は、ｐ型拡散領域３の表面に、ｐ−型基板１の主表面およびｎ型拡散領域２と間隔をあけて形成される。ｎ＋型拡散領域１１は、コンタクトＣＴ１１を介して電源電位ノードＮＬ１に接続されるノードＮ４を有する。ｎ＋型拡散領域１１は、ノードＮ４からｐ−型基板１へのホール（電荷キャリア）の移動を制限する。
ｎ＋型拡散領域５は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面およびｐ型拡散領域３と間隔をあけて形成される。ｎ＋型拡散領域５は、コンデンサＣの第１電極に結合されるノードＮ１を有する。すなわち、ｎ＋型拡散領域５は、コンタクトＣＴ３を介してコンデンサＣの第１電極に接続される。
なお、半導体装置１０１は、ｎ＋型拡散領域５を備えない構成であってもよい。この場合、ｎ型拡散領域２は、コンデンサＣの第１電極に結合されるノードＮ１を有する。
抵抗Ｒは、第１端が電源電位ノードＮＬ１に接続され、第２端がコンタクトＣＴ１を介してｐ型拡散領域３に接続される。抵抗Ｒは、ノードＮ３からｐ−型基板１へのホール（電荷キャリア）の移動を制限する。
ＰＮＰトランジスタＴＲ１は、ｐ−型基板１によって形成されるコレクタと、ｎ型拡散領域２によって形成されるベースと、ｐ型拡散領域３によって形成されるエミッタとを有する。ＰＮＰトランジスタＴＲ１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
ＮＰＮトランジスタＴＲ３１は、ｎ＋型拡散領域１１によって形成されるコレクタと、ｐ型拡散領域３によって形成されるベースと、ｎ型拡散領域２によって形成されるエミッタとを有する。ＮＰＮトランジスタＴＲ３１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
ｐ＋型拡散領域２１は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面およびｐ型拡散領域３と間隔をあけて形成される。ｐ＋型拡散領域２１は、コンタクトＣＴ３を介してコンデンサＣの第１電極に接続される。
ｐ＋型拡散領域２２は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面、ｐ型拡散領域３およびｐ＋型拡散領域２１と間隔をあけて形成される。ｐ＋型拡散領域２２は、コンタクトＣＴ５およびＣＴ６を介してｎ＋型拡散領域７に接続される。
ＰチャネルＭＯＳトランジスタＴＲ５１は、ｎ型拡散領域２の表面上にゲート絶縁膜ＧＦ１を介して形成されるゲート電極Ｇ１と、ｐ＋型拡散領域２１によって形成されるソースと、ｐ＋型拡散領域２２によって形成されるドレインとを有する。ゲート電極Ｇ１は、ｐ＋型拡散領域２１および２２に挟まれたｎ型拡散領域２におけるチャネル領域とゲート絶縁膜ＧＦ１を介して対向して設けられる。
ｐ型拡散領域６は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面、ｐ型拡散領域３、ｎ＋型拡散領域５、ｐ＋型拡散領域２１およびｐ＋型拡散領域２２と間隔をあけて形成される。
ｎ＋型拡散領域７は、ｐ型拡散領域６の表面に、ｐ−型基板１の主表面およびｎ型拡散領域２と間隔をあけて形成される。ｎ＋型拡散領域７は、コンタクトＣＴ５およびＣＴ６を介してｐ＋型拡散領域２２に接続される。
ｎ＋型拡散領域８は、ｐ型拡散領域６の表面に、ｐ−型基板１の主表面、ｎ型拡散領域２およびｎ＋型拡散領域７と間隔をあけて形成される。ｎ＋型拡散領域８は、コンタクトＣＴ４を介してコンデンサＣの第２電極に接続される。
ＮチャネルＭＯＳトランジスタＴＲ５２は、ｐ型拡散領域６の表面上にゲート絶縁膜ＧＦ２を介して形成されるゲート電極Ｇ２と、ｎ＋型拡散領域７によって形成されるドレインと、ｎ＋型拡散領域８によって形成されるソースとを有する。ゲート電極Ｇ２は、ｎ＋型拡散領域７および８に挟まれたｐ型拡散領域６におけるチャネル領域とゲート絶縁膜ＧＦ２を介して対向して設けられる。
ｐ＋型拡散領域２３は、ｐ型拡散領域６の表面に、ｐ−型基板１の主表面およびｎ＋型拡散領域７と間隔をあけて形成される。ｐ＋型拡散領域２３は、コンタクトＣＴ４を介してコンデンサＣの第２電極に接続される。
ｐ型拡散領域３および６は、ｐ−型基板１よりも不純物濃度が高い。ｐ＋型拡散領域２１〜２３は、ｐ型拡散領域３および６よりも不純物濃度が高い。ｎ＋型拡散領域５，７，８，１１は、ｎ型拡散領域２よりも不純物濃度が高い。
半導体装置１０１は、たとえば６００Ｖの耐圧が要求される電力変換回路に対応するように設計される。この場合、ｐ−型基板１の不純物濃度は５×１０13／ｃｍ3〜５×１０14／ｃｍ3であり、また、電源電圧Ｖｃｃはたとえば１５Ｖ〜３０Ｖである。
［動作］
次に、本発明の第８の実施の形態に係る半導体装置がコンデンサＣを充電する際の動作について説明する。
電源電圧Ｖｃｃはたとえば１５Ｖであり、高電圧ＨＶはたとえば３００Ｖである。高圧側駆動回路５１の基準電圧端子Ｔ２の電位Ｖｓはたとえば０Ｖ〜３００Ｖの範囲で変化する。
また、高圧側駆動回路５１の電源電圧端子Ｔ１の電位ＶｂはコンデンサＣが保持している電圧分、電位Ｖｓより大きくなる。
ここで、電位Ｖｓは高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて上下を繰り返すことから、電位Ｖｂも電位Ｖｓに対応して上下を繰り返す。すなわち、電位Ｖｂは、Ｖｂ＜Ｖｃｃの状態とＶｂ＞Ｖｃｃの状態を交互に繰り返す。
ここで、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、ＰＮＰトランジスタＴＲ１がオン状態となる、すなわちｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に順バイアス電圧が印加される。そうすると、ｐ型拡散領域３からｎ型拡散領域２へホールが注入される、すなわち電源電位ノードＮＬ１からコンデンサＣへ抵抗Ｒ、ｐ型拡散領域３、ｎ型拡散領域２およびｎ＋型拡散領域５を介して電流が供給され、コンデンサＣが充電される。
また、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、ＮＰＮトランジスタＴＲ３１はコンデンサＣに電流を供給する。すなわち、電源電位ノードＮＬ１からｎ＋型拡散領域１１、ｐ型拡散領域３、ｎ型拡散領域２およびｎ＋型拡散領域５を介してコンデンサＣへ電流が供給され、コンデンサＣが充電される。
一方、電位Ｖｂが上昇して電源電圧Ｖｃｃより大きくなると、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に逆バイアス電圧が印加されることから、コンデンサＣからｎ＋型拡散領域５、ｎ型拡散領域２、ｐ型拡散領域３および抵抗Ｒを介した電源電位ノードＮＬ１への逆流電流は阻止される。また、コンデンサＣからｎ＋型拡散領域５、ｎ型拡散領域２、ｐ型拡散領域３およびｎ＋型拡散領域１１を介した電源電位ノードＮＬ１への逆流電流も同様に阻止される。
このように、電位Ｖｂが電源電圧Ｖｃｃ以下となるたびにコンデンサＣが充電されるため、コンデンサＣをフローティング回路である高圧側駆動回路５１の電源とすることができる。また、コンデンサＣから電源電位ノードＮＬ１への逆流電流を阻止することができる。
ここで、ｐ−型基板１、ｎ型拡散領域２およびｐ型拡散領域３によって形成されるＰＮＰトランジスタＴＲ１において、コレクタ電流であるｐ型拡散領域３からｐ−型基板１への電流の方がベース電流であるｐ型拡散領域３からコンデンサＣへの電流よりもＰＮＰトランジスタＴＲ１のｈＦＥ（電流増幅率）分大きくなる。すなわち、コンデンサＣの充電時、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールはほとんどｐ−型基板１へ流れてしまう。このため、半導体装置１０８が抵抗Ｒを備えないと仮定した場合、コンデンサＣの充電時、電源電位ノードＮＬ１からコンタクトＣＴ１へ流れる電流が多くてもコンデンサＣに到達する電流は少なくなってしまう。このため、電源電圧Ｖｃｃを供給する電源の電力ロスがかなり大きくなってしまう。
しかしながら、本発明の第８の実施の形態に係る半導体装置は、電源電位ノードＮＬ１とｐ型拡散領域３との間に接続される抵抗Ｒを備える。このような構成により、抵抗Ｒにおける電圧降下分だけコンタクトＣＴ１の電位は電源電圧Ｖｃｃより小さくなる。したがって、本発明の第８の実施の形態に係る半導体装置では、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールの量を制限することができ、電源の電力ロスを低減することができる。
また、単に電源電位ノードＮＬ１とｐ型拡散領域３との間に接続される抵抗Ｒを備えるだけの構成では、電源電位ノードＮＬ１からｐ型拡散領域３を介してｎ型拡散領域２に流れ込むホールが抵抗Ｒによって少なくなるために、電源電位ノードＮＬ１からコンデンサＣへの充電電流が小さくなってしまう。
しかしながら、本発明の第８の実施の形態に係る半導体装置は、ｐ型拡散領域３の表面に、ｐ−型基板１の主表面、ｎ型拡散領域２と間隔をあけて形成され、電源電位ノードＮＬ１に結合されるｎ＋型拡散領域１１を備える。このような構成により、ｎ＋型拡散領域１１、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるＮＰＮトランジスタＴＲ３１からｎ型拡散領域２を介してコンデンサＣに充電電流を供給することができるため、電源電位ノードＮＬ１からコンデンサＣへの充電電流が小さくなることを防ぐことができる。
また、非特許文献１記載の構成のように、コンデンサＣに充電電流を供給する接合型電界効果トランジスタを備える構成では、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなる場合でも、ｎ型拡散領域２においてｐ型拡散領域３からの空乏層が広がってしまう。このため、ｎ型拡散領域２の抵抗が大きくなり、コンデンサＣへの充電電流が小さくなってしまう。
しかしながら、本発明の第８の実施の形態に係る半導体装置は、本発明の第１の実施の形態に係る半導体装置１０１とは異なり、電源電位ノードＮＬ１に結合されるｎ＋型拡散領域４を備えないことから、接合型電界効果トランジスタが形成されない。すなわち、ｎ型拡散領域２においてｐ型拡散領域３からの空乏層が広がることを防ぐことができるため、ｎ型拡散領域２の導通抵抗を小さくすることができ、電源電位ノードＮＬ１からコンデンサＣへの充電電流が小さくなることを防ぐことができる。
また、本発明の第８の実施の形態に係る半導体装置では、ｐ型拡散領域３が電源電位ノードＮＬ１に結合される。このような構成により、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に順バイアス電圧が印加されるため、ｎ型拡散領域２においてｐ型拡散領域３からの空乏層が広がることを防ぐことができる。
また、本発明の第８の実施の形態に係る半導体装置では、電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、ｐ型拡散領域３およびｎ型拡散領域２によって形成されるｐｎ接合に順バイアス電圧が印加されるため、ｐ型拡散領域３からｎ型拡散領域２へホールが注入される。この注入されたホールによってｎ型拡散領域２において導電率変調が起こる、すなわちｎ型拡散領域２に電子が集まることによってｎ型拡散領域２の導電率が大きくなる。したがって、本発明の第１の実施の形態に係る半導体装置では、接合型電界効果トランジスタＴＲ２の導通抵抗が小さくなることを防ぐことができ、コンデンサＣへの充電電流が小さくなることを防ぐことができる。
なお、本発明の第８の実施の形態に係る半導体装置では、抵抗Ｒの抵抗値を調整することによってｐ型拡散領域３からｎ型拡散領域２へ注入されるホールの量および接合型電界効果トランジスタＴＲ２の導通抵抗を適切に設定することができる。
以上より、本発明の第８の実施の形態に係る半導体装置では、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第９の実施の形態＞
本実施の形態は、第８の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第８の実施の形態に係る半導体装置と同様である。
図１３は、本発明の第９の実施の形態に係る半導体装置の構成を示す回路図である。
図１３を参照して、半導体装置１０９は、本発明の第８の実施の形態に係る半導体装置１０３と比べて、さらに、ダイオードＤ３１を備える。
ダイオードＤ３１は、ショットキーダイオードであり、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。ダイオードＤ３１は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さい。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなり、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることから、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れる場合がある。
しかしながら、本発明の第９の実施の形態に係る半導体装置は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さいダイオードＤ３１を備える。このような構成により、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。
その他の構成および動作は第８の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第９の実施の形態に係る半導体装置では、本発明の第８の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１０の実施の形態＞
本実施の形態は、第８の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第８の実施の形態に係る半導体装置と同様である。
図１４は、本発明の第１０の実施の形態に係る半導体装置の構成を示す回路図である。
図１４を参照して、半導体装置１１０は、本発明の第８の実施の形態に係る半導体装置１０８と比べて、さらに、ＮチャネルＭＯＳトランジスタＴＲ４１と、接合型電界効果トランジスタＴＲ４２とを備える。
ＮチャネルＭＯＳトランジスタＴＲ４１は、ドレインが電源電位ノードＮＬ１に接続され、ソースが抵抗Ｒの第２端に接続される。
接合型電界効果トランジスタＴＲ４２は、ドレインがＮチャネルＭＯＳトランジスタＴＲ４１のゲートに接続され、ゲートが抵抗Ｒの第２端に接続され、ソースがコンデンサＣの第１電極に接続される。
図１５は、本発明の第１０の実施の形態に係る半導体装置の構成を示す断面図である。
図１５を参照して、半導体装置１１０は、本発明の第８の実施の形態に係る半導体装置１０８と比べて、さらに、ゲート電極Ｇ４１と、ゲート絶縁膜ＧＦ４１と、ｎ＋型拡散領域４および１２と、コンタクトＣＴ２とを備える。
ｎ＋型拡散領域４は、ｎ型拡散領域２の表面に、ｐ−型基板１の主表面およびｐ型拡散領域３と間隔をあけて形成される。ｎ＋型拡散領域４は、ゲート電極Ｇ４１に結合されるノードＮ２を有する。すなわち、ｎ＋型拡散領域４は、コンタクトＣＴ２を介してゲート電極Ｇ４１に接続される。
なお、半導体装置１１０は、ｎ＋型拡散領域４を備えない構成であってもよい。この場合、ｎ型拡散領域２は、電源電位ノードＮＬ１に結合されるノードＮ２を有する。
ｎ＋型拡散領域１２は、ｐ型拡散領域３の表面に、ｐ−型基板１の主表面、ｎ型拡散領域２およびｎ＋型拡散領域１１と間隔をあけて形成される。ｎ＋型拡散領域１２は、コンタクトＣＴ１および抵抗Ｒを介して電源電位ノードＮＬ１に接続されるノードＮ３を有する。
ＮチャネルＭＯＳトランジスタＴＲ４１は、ｐ型拡散領域３の表面上にゲート絶縁膜ＧＦ４１を介して形成されるゲート電極Ｇ４１と、ｎ＋型拡散領域１１によって形成されるドレインと、ｎ＋型拡散領域１２によって形成されるソースとを有する。ゲート電極Ｇ４１は、ｎ＋型拡散領域１１およびｎ＋型拡散領域１２に挟まれたｐ型拡散領域３におけるチャネル領域とゲート絶縁膜ＧＦ４１を介して対向して設けられる。ＮチャネルＭＯＳトランジスタＴＲ４１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
接合型電界効果トランジスタＴＲ４２は、ｎ型拡散領域２およびｐ型拡散領域３によって形成されるゲートと、ｎ型拡散領域２によって形成され、ノードＮ２を介してゲート電極Ｇ４１に結合されるドレインと、ｎ型拡散領域２によって形成され、ノードＮ１を介してコンデンサＣの第１電極に結合されるソースとを有する。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなり、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることから、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れる場合がある。
しかしながら、本発明の第１０の実施の形態に係る半導体装置では、電位Ｖｂが上昇して電源電圧Ｖｃｃより大きくなると、接合型電界効果トランジスタＴＲ４２がピンチオフするまではコンタクトＣＴ２の電位が上昇する。コンタクトＣＴ２の電位すなわちゲート電極Ｇ４１の電位がＮチャネルＭＯＳトランジスタＴＲ４１の閾値電圧より大きくなると、ＮチャネルＭＯＳトランジスタＴＲ４１がオン状態となり、ｎ＋型拡散領域１１およびｐ型拡散領域３がｎ＋型拡散領域１２およびコンタクトＣＴ１を介してショートする。このような構成により、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。
その他の構成および動作は第８の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１０の実施の形態に係る半導体装置では、本発明の第８の実施の形態に係る半導体装置１０８と比べて、さらに、電源電位ノードＮＬ１からコンデンサＣへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１１の実施の形態＞
本実施の形態は、第１０の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第１０の実施の形態に係る半導体装置と同様である。
図１６は、本発明の第１１の実施の形態に係る半導体装置の構成を示す回路図である。
図１６を参照して、半導体装置１１１は、本発明の第１０の実施の形態に係る半導体装置１１０と比べて、さらに、ダイオードＤ４１を備える。
ダイオードＤ４１は、ツェナーダイオードであり、電源電位ノードＮＬ１に接続されるアノードと、ゲート電極Ｇ４１に接続されるカソードとを有する。ダイオードＤ４１は、印加される逆方向電圧を所定電圧値にクランプする。
このような構成により、ＮチャネルＭＯＳトランジスタＴＲ４１のゲート電極Ｇ４１に過渡的な過電圧が印加されることを防ぐことができ、ＮチャネルＭＯＳトランジスタＴＲ４１のゲート破壊を防ぐことができる。
その他の構成および動作は第１０の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１１の実施の形態に係る半導体装置では、本発明の第１０の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１２の実施の形態＞
本実施の形態は、第１０の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第１０の実施の形態に係る半導体装置と同様である。
図１７は、本発明の第１２の実施の形態に係る半導体装置の構成を示す回路図である。
図１７を参照して、半導体装置１１２は、本発明の第１０の実施の形態に係る半導体装置１１０と比べて、さらに、ダイオードＤ４２を備える。
ダイオードＤ４２は、ツェナーダイオードであり、抵抗Ｒの第２端すなわちｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、ゲート電極Ｇ４１に接続されるカソードとを有する。ダイオードＤ４１は、印加される逆方向電圧を所定電圧値にクランプする。
このような構成により、ＮチャネルＭＯＳトランジスタＴＲ４１のゲート電極Ｇ４１に過渡的な過電圧が印加されることを防ぐことができ、ＮチャネルＭＯＳトランジスタＴＲ４１のゲート破壊を防ぐことができる。
その他の構成および動作は第１０の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１２の実施の形態に係る半導体装置では、本発明の第１０の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１３の実施の形態＞
本実施の形態は、第１０の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第１０の実施の形態に係る半導体装置と同様である。
図１８は、本発明の第１３の実施の形態に係る半導体装置の構成を示す回路図である。
図１８を参照して、半導体装置１１３は、本発明の第１０の実施の形態に係る半導体装置１１０と比べて、さらに、ダイオードＤ４３を備える。
ダイオードＤ４３は、ショットキーダイオードであり、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。ダイオードＤ４３は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さい。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなり、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることから、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れる場合がある。
しかしながら、本発明の第１３の実施の形態に係る半導体装置は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さいダイオードＤ４３を備える。このような構成により、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。
その他の構成および動作は第１０の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１３の実施の形態に係る半導体装置では、本発明の第１０の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１４の実施の形態＞
本実施の形態は、第１０の実施の形態に係る半導体装置と比べて電源電位ノードＮＬ１からコンデンサＣへの電流経路を追加した半導体装置に関する。以下で説明する内容以外は第１０の実施の形態に係る半導体装置と同様である。
図１９は、本発明の第１４の実施の形態に係る半導体装置の構成を示す回路図である。図２０は、本発明の第１４の実施の形態に係る半導体装置の構成を示す断面図である。
図１９および図２０を参照して、半導体装置１１４は、本発明の第１０の実施の形態に係る半導体装置１１０と比べて、さらに、ダイオードＤ５１を備える。
ダイオードＤ５１は、電源電位ノードＮＬ１に接続されるアノードと、コンタクトＣＴ２およびゲート電極Ｇ４１に接続されるカソードとを有する。
接合型電界効果トランジスタＴＲ４２は、ドレインがダイオードＤ５１を介して電源電位ノードＮＬ１に接続されることから、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
このような構成により、コンデンサＣに供給される充電電流は、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールによるコンタクトＣＴ１からコンデンサＣへの充電電流と、ＮＰＮトランジスタＴＲ３１によるコンタクトＣＴ１１からコンデンサＣへの充電電流と、接合型電界効果トランジスタＴＲ４２によるコンタクトＣＴ２からコンデンサＣへの充電電流との和になる。
その他の構成および動作は第１０の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１４の実施の形態に係る半導体装置では、本発明の第１０の実施の形態に係る半導体装置１１０と比べて、さらに、電源電位ノードＮＬ１からコンデンサＣへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１５の実施の形態＞
本実施の形態は、第８の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第８の実施の形態に係る半導体装置と同様である。
図２１は、本発明の第１５の実施の形態に係る半導体装置の構成を示す回路図である。
図２１を参照して、半導体装置１１５は、本発明の第１５の実施の形態に係る半導体装置１１５と比べて、さらに、ＮチャネルＭＯＳトランジスタＴＲ６１を備える。
ＮチャネルＭＯＳトランジスタＴＲ６１は、ドレインが電源電位ノードＮＬ１に接続され、ソースがコンデンサＣの第１電極に接続され、ゲートが電源電位ノードＮＬ１に接続される。
図２２は、本発明の第１５の実施の形態に係る半導体装置の構成を示す断面図である。
図２２を参照して、半導体装置１１５は、本発明の第８の実施の形態に係る半導体装置１０８と比べて、さらに、ゲート電極Ｇ６１と、ゲート絶縁膜ＧＦ６１とを備える。
ＮチャネルＭＯＳトランジスタＴＲ６１は、ｐ型拡散領域３の表面上にゲート絶縁膜ＧＦ６１を介して形成されるゲート電極Ｇ６１と、ｎ型拡散領域２によって形成されるソースと、ｎ＋型拡散領域１１によって形成されるドレインとを有する。ゲート電極Ｇ６１は、ｎ型拡散領域２およびｎ＋型拡散領域１１に挟まれたｐ型拡散領域３におけるチャネル領域とゲート絶縁膜ＧＦ６１を介して対向して設けられる。ＮチャネルＭＯＳトランジスタＴＲ６１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
電位Ｖｂが低下して電源電圧Ｖｃｃより小さくなると、抵抗Ｒに流れる電流による電圧降下分、ゲート電極Ｇ６１に正バイアス電圧が印加される。この正バイアス電圧がＮチャネルＭＯＳトランジスタＴＲ６１の閾値電圧より大きくなると、ＮチャネルＭＯＳトランジスタＴＲ６１がオン状態となり、ＮチャネルＭＯＳトランジスタＴＲ６１はｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
このような構成により、コンデンサＣに供給される充電電流は、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールによるコンタクトＣＴ１からコンデンサＣへの充電電流と、ＮＰＮトランジスタＴＲ３１によるコンタクトＣＴ１１からコンデンサＣへの充電電流と、ＮチャネルＭＯＳトランジスタＴＲ６１によるコンタクトＣＴ１１からコンデンサＣへの充電電流との和になる。
その他の構成および動作は第８の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１５の実施の形態に係る半導体装置では、本発明の第８の実施の形態に係る半導体装置１０８と比べて、さらに、電源電位ノードＮＬ１からコンデンサＣへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１６の実施の形態＞
本実施の形態は、第１５の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第１５の実施の形態に係る半導体装置と同様である。
図２３は、本発明の第１６の実施の形態に係る半導体装置の構成を示す回路図である。
図２３を参照して、半導体装置１１６は、本発明の第１５の実施の形態に係る半導体装置１１５と比べて、さらに、ダイオードＤ６１を備える。
ダイオードＤ６１は、ツェナーダイオードであり、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。ダイオードＤ６１は、印加される逆方向電圧を所定電圧値にクランプする。
このような構成により、ＮチャネルＭＯＳトランジスタＴＲ６１のゲート電極Ｇ６１に過渡的な過電圧が印加されることを防ぐことができ、ＮチャネルＭＯＳトランジスタＴＲ６１のゲート破壊を防ぐことができる。
その他の構成および動作は第１５の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１６の実施の形態に係る半導体装置では、本発明の第１５の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１７の実施の形態＞
本実施の形態は、第１６の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第１６の実施の形態に係る半導体装置と同様である。
図２４は、本発明の第１７の実施の形態に係る半導体装置の構成を示す回路図である。
図２４を参照して、半導体装置１１７は、本発明の第１６の実施の形態に係る半導体装置１１６と比べて、さらに、ダイオードＤ６２を備える。
ダイオードＤ６２は、ショットキーダイオードであり、ｐ型拡散領域３すなわち抵抗Ｒの第２端に接続されるアノードと、電源電位ノードＮＬ１に接続されるカソードとを有する。ダイオードＤ６２は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さい。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなり、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることから、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れる場合がある。
しかしながら、本発明の第１７の実施の形態に係る半導体装置は、順方向電圧がｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合の順方向電圧より小さいダイオードＤ６２を備える。このような構成により、ｐ型拡散領域３およびｎ＋型拡散領域１１によって形成されるｐｎ接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。
その他の構成および動作は第１６の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１７の実施の形態に係る半導体装置では、本発明の第１６の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
本発明の第１７の実施の形態に係る半導体装置では、並列接続されたダイオードＤ６１およびＤ６２を備えることにより、ＮチャネルＭＯＳトランジスタＴＲ６１のゲート破壊を防ぐことができるとともに、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。これは、本発明の第６，７，１２，１３の実施の形態に係る半導体装置についても同様である。
なお、本発明の第１〜第１７の実施の形態に係る半導体装置は、抵抗Ｒを備える構成であるとしたが、これに限定するものではない。ｐ型拡散領域３の不純物濃度をたとえば１×１０17／ｃｍ3と低くすることにより、ｎ型拡散領域２からｐ型拡散領域３へ流入した電子をコンタクトＣＴ１に到達させることが可能な場合には、ｐ型拡散領域３からｎ型拡散領域２へ注入されるホールの量を相対的に減少させることができる。したがって、半導体装置が抵抗Ｒを備えない構成とすることができる。また、抵抗Ｒを不要とすることができる場合、たとえば本発明の第２の実施の形態に係る半導体装置１０２におけるダイオードＤ２が不要となる。すなわち、半導体装置がダイオードＤ２を備えない構成であっても、コンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大きくなることを防ぐことができ、ｎ＋型拡散領域４とｐ拡散領域３との間でアバランシェが誘発されることを防ぐことができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１８の実施の形態＞
本実施の形態は、第８の実施の形態に係る半導体装置と比べてｎ＋型拡散領域１１を備えない構成とした半導体装置に関する。以下で説明する内容以外は第８の実施の形態に係る半導体装置と同様である。
図２５は、本発明の第１８の実施の形態に係る半導体装置の構成を示す断面図である。
図２５を参照して、半導体装置１１８は、本発明の第８の実施の形態に係る半導体装置１０８と比べて、ｎ＋型拡散領域１１を備えず、ｐ＋型拡散領域（電荷キャリア移動制限部）２４をさらに備え、かつｐ型拡散領域３の代わりにｐ型拡散領域（電荷キャリア移動制限部）２５を備える。
ｐ型拡散領域２５は、ｎ型拡散領域２からノードＮ４へ電荷キャリアが移動可能な所定値以下の不純物濃度を有する。たとえば、ｐ型拡散領域２５の不純物濃度は１×１０17／ｃｍ3と低い。このような構成により、ｎ型拡散領域２からｐ型拡散領域２５へ流入した電子をコンタクトＣＴ１１に到達させることができる。したがって、ＮＰＮトランジスタＴＲ３１を、ｐ型拡散領域２５およびｎ型拡散領域２によって形成することができる。より詳細には、ＮＰＮトランジスタＴＲ３１は、ｐ型拡散領域２５によって形成されるベースおよびコレクタと、ｎ型拡散領域２によって形成されるエミッタとを有する。ＮＰＮトランジスタＴＲ３１は、ｎ型拡散領域２を介してコンデンサＣに充電電流を供給する。
なお、この場合、ｎ型拡散領域２からｐ型拡散領域２５へ流入した電子をコンタクトＣＴ１１に到達させることにより、電源電位ノードＮＬ１からコンタクトＣＴ１１およびｐ型拡散領域２５を介してｎ型拡散領域２へ注入されるホールの量を相対的に減少させることができる。すなわち、半導体装置１１８は、ｎ＋型拡散領域１１を備えなくても、電源電位ノードＮＬ１からコンタクトＣＴ１１およびｐ型拡散領域２５を介してｎ型拡散領域２へ注入されるホールの量を制限することができる。
また、ｐ＋型拡散領域２４は、ｐ型拡散領域２５の表面に、ｐ−型基板１の主表面およびｎ型拡散領域２と間隔をあけて形成される。ｐ型拡散領域２５は、ｐ＋型拡散領域２４を介してコンタクトＣＴ１に接続される。このように、ｐ型拡散領域２５とコンタクトＣＴ１との間にｐ型拡散領域２５よりも不純物濃度の高いｐ＋型拡散領域２４を設けることにより、ｎ型拡散領域２からｐ型拡散領域２５へ流入した電子がコンタクトＣＴ１に到達することを防ぐことができる。
また、ｐ型拡散領域２５とコンタクトＣＴ１との間にｐ型拡散領域２５よりも不純物濃度の高いｐ＋型拡散領域２４を設ける構成により、電源電位ノードＮＬ１からコンタクトＣＴ１およびｐ型拡散領域２５を介してｎ型拡散領域２へ注入されるホールの量を制限することができる。したがって、半導体装置１１８が抵抗Ｒを備えない構成とすることも可能である。
さらに、半導体装置１１８がｐ＋型拡散領域２４を備えない構成であっても、図２５の断面図において、コンタクトＣＴ１すなわちノードＮ３と比べてコンタクトＣＴ１１すなわちノードＮ４を、コンタクトＣＴ３すなわちノードＮ１に対して遠い位置に設け、コンタクトＣＴ１およびＣＴ１１間の距離を所定値以上とすることにより、ｎ型拡散領域２からｐ型拡散領域２５へ流入した電子がコンタクトＣＴ１に到達することをｐ型拡散領域２５の内部抵抗によって防ぐことが可能である。
ここで、高圧側パワー半導体素子ＴＲ１０１のドレインはたとえば数百Ｖの電圧に接続されている。この場合、高圧側パワー半導体素子ＴＲ１０１および低圧側パワー半導体素子ＴＲ１０２のスイッチング動作に応じて電位Ｖｓは、たとえば１マイクロ秒で数百Ｖと急激に上昇する。
このため、電位Ｖｂの急激な上昇によって抵抗Ｒに変位電流が流れてコンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなる。
しかしながら、本発明の第１８の実施の形態に係る半導体装置は、ｎ＋型拡散領域１１を備えない。このような構成により、たとえば本発明の第９の実施の形態に係る半導体装置のようにショットキーダイオードを備える必要がなくなる。すなわち、本発明の第１８の実施の形態に係る半導体装置では、ｐ型拡散領域２５およびコンタクトＣＴ１１間にｐｎ接合が形成されないことから、コンタクトＣＴ１の電位が電源電圧Ｖｃｃよりも大幅に大きくなった場合でも、コンデンサＣから電源電位ノードＮＬ１へ逆流電流が流れることを防ぐことができる。
なお、半導体装置１１８がｎ＋型拡散領域１１を備えない場合、ｐ型拡散領域２５は、電源電位ノードＮＬ１に結合されるノードＮ４を有する。
その他の構成および動作は第８の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１８の実施の形態に係る半導体装置では、本発明の第８の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
なお、本発明の第１〜第１８の実施の形態に係る半導体装置は、抵抗Ｒを備える構成であるとしたが、これに限定するものではない。ｐ型拡散領域３が有する電気抵抗でｐ型拡散領域３からｎ型拡散領域２へ注入されるホールの量を制限することが可能な場合には、半導体装置が抵抗Ｒを備えない構成とすることができる。たとえば図２に示す断面図において、ｐ型拡散領域３の紙面縦方向の長さを大きく形成したり、ｐ型拡散領域３の紙面垂直方向の幅を小さく形成したりすることにより、ｐ型拡散領域３からｐ−型基板１への電流経路の電気抵抗を大きくすることが可能である。より詳細には、たとえば図２に示す断面図において、ｎ型拡散領域２およびｐ型拡散領域３の積層方向のｐ型拡散領域３の長さを所定値以上に形成したり、ｎ型拡散領域２およびｐ型拡散領域３の積層方向のｐ型拡散領域３の幅を所定値以下に形成したりすることにより、ｐ型拡散領域３からｐ−型基板１への電流経路の電気抵抗を大きくすることが可能である。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第１９の実施の形態＞
本実施の形態は、第１０の実施の形態に係る半導体装置と比べて抵抗Ｒを備えない構成とした半導体装置に関する。
図２６は、本発明の第１９の実施の形態に係る半導体装置の構成を示す断面図である。
図２６を参照して、半導体装置１１９は、本発明の第１０の実施の形態に係る半導体装置１１０と比べて、抵抗Ｒを備えず、ｐ型拡散領域３の代わりにｐ型拡散領域２６を備え、コンタクトＣＴ１２をさらに備える。
ｐ型拡散領域２６は、ｐ型拡散領域２６からｎ型拡散領域２へ注入されるホールの量を制限することが可能な電気抵抗を有する。たとえば、前述のように、図２６に示す断面図において、ｎ型拡散領域２およびｐ型拡散領域２６の積層方向のｐ型拡散領域２６の長さを所定値以上に形成したり、ｎ型拡散領域２およびｐ型拡散領域２６の積層方向のｐ型拡散領域２６の幅を所定値以下に形成したりすることにより、ｐ型拡散領域２６からｐ−型基板１への電流経路の電気抵抗を大きくすることが可能である。このような構成により、電源電圧Ｖｃｃを供給する電源の電力ロスを低減することができる。
また、ｎ＋型拡散領域１１およびｎ＋型拡散領域１２を所定長以上隔てて設けることにより、ｐ型拡散領域２６の内部抵抗が、半導体装置１１０におけるＮチャネルＭＯＳトランジスタＴＲ４１のドレインおよびソース間の抵抗Ｒの代わりとなる。
コンタクトＣＴ１２は、ｐ型拡散領域２６に接続され、ｎ＋型拡散領域１１と近接した位置に設けられる。コンタクトＣＴ１２は、ｎ＋型拡散領域１１に接続されるコンタクトＣＴ１１を挟んでｎ＋型拡散領域１２に接続されるコンタクトＣＴ１と対向して設けられる。このような構成により、ＮチャネルＭＯＳトランジスタＴＲ４１がオン状態のときにｐ型拡散領域２６の内部抵抗をショートすることができる。
その他の構成および動作は第１０の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第１９の実施の形態に係る半導体装置では、本発明の第１０の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
＜第２０の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて抵抗Ｒを備えない構成とした半導体装置に関する。
図２７は、本発明の第２０の実施の形態に係る半導体装置の構成を示す断面図である。
図２７を参照して、半導体装置１２０は、本発明の第１の実施の形態に係る半導体装置１０１と比べて、抵抗Ｒを備えず、ｐ＋型拡散領域（電荷キャリア移動制限部）２７をさらに備える。
ｐ＋型拡散領域２７は、ｐ型拡散領域３の表面に、ｐ−型基板１の主表面およびｎ型拡散領域２と間隔をあけて形成される。ｐ型拡散領域３は、ｐ＋型拡散領域２７を介してコンタクトＣＴ１に接続される。このように、ｐ型拡散領域３とコンタクトＣＴ１との間にｐ型拡散領域２５よりも不純物濃度の高いｐ＋型拡散領域２７を配置することにより、電源電位ノードＮＬ１からコンタクトＣＴ１およびｐ型拡散領域３を介してｎ型拡散領域２へ注入されるホールの量を制限することができる。
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
したがって、本発明の第２０の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
なお、本発明の第２０の実施の形態に係る半導体装置１２０は、ｐ＋型拡散領域２７を備える構成であるとしたが、これに限定するものではない。半導体装置１２０がｐ＋型拡散領域２７を備えない構成であっても、ｐ型拡散領域３の代わりにたとえば１×１０17／ｃｍ3と不純物濃度の低いｐ型拡散領域を備える構成により、ｎ型拡散領域２からｐ型拡散領域へ流入した電子をコンタクトＣＴ１に到達させることができる。したがって、電源電位ノードＮＬ１からコンタクトＣＴ１およびｐ型拡散領域を介してｎ型拡散領域２へ注入されるホールの量を相対的に減少させることができる。
また、本発明の第１〜第２０の実施の形態に係る半導体装置は、対応の断面図に示す断面構造を有するものであるとしたが、これに限定するものではない。半導体層および各半導体領域の導電型の関係、すなわちｐ型とｎ型との関係が逆であってもよい。この場合、たとえば本発明の第１の実施の形態に係る半導体装置では、電源電圧Ｖｃｃは負電圧となり、ダイオードＤ１のカソードは電源電位ノードＮＬ１に接続され、アノードはコンタクトＣＴ２に接続される。
また、本発明の第１〜第２０の実施の形態に係る半導体装置は、対応の断面図に示す断面構造を有するものであるとしたが、これに限定するものではない。各拡散領域が横向きに積層されている構成であってもよいし、半導体装置がディスクリート部品で構成されていてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第３の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第４の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第５の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第６の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第７の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第８の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第８の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第９の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１０の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１０の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第１１の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１２の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１３の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１４の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１４の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第１５の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１５の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第１６の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１７の実施の形態に係る半導体装置の構成を示す回路図である。 本発明の第１８の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第１９の実施の形態に係る半導体装置の構成を示す断面図である。 本発明の第２０の実施の形態に係る半導体装置の構成を示す断面図である。
符号の説明
１ ｐ−型基板（半導体層）、２ ｎ型拡散領域（第１の半導体領域）、３，６ ｐ型拡散領域（第２の半導体領域）、４，５，７，８，１２ ｎ＋型拡散領域、１１ ｎ＋型拡散領域（電荷キャリア移動制限部）、２１〜２３ ｐ＋型拡散領域、２４，２７ ｐ＋型拡散領域（電荷キャリア移動制限部）、２５ ｐ型拡散領域（電荷キャリア移動制限部）、５１ 高圧側駆動回路、５２ 低圧側駆動回路、１０１〜１２０ 半導体装置、２０１ 駆動装置、２０２ 電力変換装置、Ｔ１ 電源電圧端子、Ｔ２ 基準電圧端子、ＴＲ１ ＰＮＰトランジスタ、ＴＲ２，ＴＲ４２ 接合型電界効果トランジスタ、ＴＲ１１，ＴＲ３１ ＮＰＮトランジスタ、ＴＲ５１，ＴＲ５３ ＰチャネルＭＯＳトランジスタ、ＴＲ２１，ＴＲ４１，ＴＲ５２，ＴＲ５４，ＴＲ６１ ＮチャネルＭＯＳトランジスタ、ＴＲ１０１ 高圧側パワー半導体素子、ＴＲ１０２ 低圧側パワー半導体素子、Ｃ コンデンサ（充電対象素子）、Ｄ１，Ｄ２，Ｄ１１，Ｄ２１，Ｄ２２，Ｄ３１，Ｄ４１〜Ｄ４３，Ｄ５１，Ｄ６１，Ｄ６２ ダイオード、Ｒ 抵抗（電荷キャリア移動制限部）、ＣＴ１〜ＣＴ７，ＣＴ１１，ＣＴ１２ コンタクト、Ｇ１，Ｇ２，Ｇ２１，Ｇ４１，Ｇ６１ ゲート電極、ＧＦ１，ＧＦ２，ＧＦ２１，ＧＦ４１，ＧＦ６１ ゲート絶縁膜、Ｆ 酸化膜、Ｎ１〜Ｎ４ ノード、ＮＬ１，ＮＬ２ 電源電位ノード、ＮＧ１〜ＮＧ３ 接地電位ノード、ＨＶ 高電圧ノード。

Claims (15)

  1. 充電対象素子に充電電流を供給する半導体装置であって、
    第１導電型の半導体層と、
    前記充電対象素子の第１電極に結合される第１ノードと、電源電圧が供給される電源電位ノードに結合される第２ノードとを有し、前記半導体層の主表面上に形成される第２導電型の第１の半導体領域と、
    前記電源電位ノードに結合される第３ノードを有し、前記第１の半導体領域の表面において前記半導体層と間隔をあけて形成される第１導電型の第２の半導体領域と、
    前記第３ノードから前記半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える半導体装置。
  2. 前記電荷キャリア移動制限部は、前記電源電位ノードと前記第２の半導体領域との間に接続される抵抗を含む請求項１記載の半導体装置。
  3. 前記電荷キャリア移動制限部は、前記第２の半導体領域の表面において前記第１の半導体領域と間隔をあけて形成され、前記第３ノードを有するとともに前記第２の半導体領域よりも不純物濃度が高い第１導電型の半導体領域を含む請求項１記載の半導体装置。
  4. 前記電荷キャリア移動制限部は、前記第２の半導体領域を含み、
    前記第２の半導体領域は、前記第１の半導体領域から前記第３ノードへ電荷キャリアが移動可能な所定値以下の不純物濃度を有する請求項１記載の半導体装置。
  5. 前記電荷キャリア移動制限部は、前記第２の半導体領域を含み、
    前記第２の半導体領域は、前記第１の半導体領域および前記第２の半導体領域の積層方向の長さが所定値以上であるか、あるいは前記第１の半導体領域および前記第２の半導体領域の積層方向の幅が所定値以下である請求項１記載の半導体装置。
  6. 前記半導体装置は、さらに、
    前記半導体層によって形成される第１導通電極と、前記第１の半導体領域によって形成される制御電極と、前記第２の半導体領域によって形成される第２導通電極とを有する第１のトランジスタと、
    前記第１の半導体領域および前記第２の半導体領域によって形成される制御電極と、前記第１の半導体領域によって形成される第１導通電極および第２導通電極とを有する第２のトランジスタとを備える請求項１記載の半導体装置。
  7. 前記半導体装置は、さらに、
    前記第１半導体領域に結合される第２導電型電極と、前記電源電位ノードに結合される第１導電型電極とを有するダイオードを備える請求項１記載の半導体装置。
  8. 前記半導体装置は、さらに、
    前記第２の半導体領域に結合される第１導電型電極と、前記電源電位ノードに結合される第２導電型電極とを有するダイオードを備える請求項１記載の半導体装置。
  9. 前記半導体装置は、さらに、
    前記第１の半導体領域によって形成される第１導通電極と、前記第２の半導体領域によって形成される制御電極および第２導通電極とを有する第３のトランジスタとを備える請求項６記載の半導体装置。
  10. 前記半導体装置は、さらに、
    前記第３ノードを有し、前記第２の半導体領域の表面において前記第１の半導体領域と間隔をあけて形成される第２導電型の第３の半導体領域と、
    前記第１の半導体領域によって形成される第１導通電極と、前記第２の半導体領域によって形成される制御電極と、前記第３の半導体領域によって形成される第２導通電極とを有する第３のトランジスタとを備える請求項６記載の半導体装置。
  11. 前記半導体装置は、さらに、
    前記第２の半導体領域に結合される第１導電型電極と、前記電源電位ノードに結合される第２導電型電極とを有し、順方向電圧が前記第２の半導体領域および前記第３の半導体領域間の順方向電圧より小さいダイオードを備える請求項１０記載の半導体装置。
  12. 前記半導体装置は、さらに、
    前記第２の半導体領域の表面上に絶縁膜を介して形成されるとともに前記電源電位ノードに結合される制御電極と、前記第１の半導体領域によって形成される第１導通電極と、前記第３の半導体領域によって形成される第２導通電極とを有する第４のトランジスタを備える請求項１０記載の半導体装置。
  13. 前記半導体装置は、さらに、
    前記第２の半導体領域に結合される第１導電型電極と、前記電源電位ノードに結合される第２導電型電極とを有し、印加される逆方向電圧を所定電圧値にクランプするダイオードを備える請求項１２記載の半導体装置。
  14. 前記半導体装置は、さらに、
    前記第２の半導体領域に結合される第１導電型電極と、前記電源電位ノードに結合される第２導電型電極とを有し、順方向電圧が前記第２の半導体領域および前記第３の半導体領域間の順方向電圧より小さいダイオードを備える請求項１２記載の半導体装置。
  15. 前記充電対象素子の第１電極は、直列接続された高圧側のパワー半導体素子および低圧側のパワー半導体素子のうちの前記高圧側のパワー半導体素子の制御電極に電圧を供給する駆動回路の電源電圧端子に接続され、
    前記充電対象素子の第２電極は、前記駆動回路の基準電圧端子に接続され、
    前記駆動回路の基準電圧端子は、前記高圧側のパワー半導体素子および前記低圧側のパワー半導体素子の接続点に接続される請求項１記載の半導体装置。
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