JP5488256B2

JP5488256B2 - 電力用半導体装置

Info

Publication number: JP5488256B2
Application number: JP2010145346A
Authority: JP
Inventors: 和宏清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-06-25
Filing date: 2010-06-25
Publication date: 2014-05-14
Anticipated expiration: 2030-06-25
Also published as: US8362830B2; JP2012009694A; US20110316115A1; CN102299168A; CN102299168B; DE102011075367B4; DE102011075367A1

Description

本発明は、ダイオードによりコンデンサを充電してハイサイド駆動回路の駆動電圧を得る電力用半導体装置に関し、特に消費電力を低減することができる電力用半導体装置に関する。

ハーフブリッジ回路において、ハイサイドスイッチング素子を駆動するハイサイド駆動回路には、主電源より高い駆動電圧が必要である。そこで、ダイオードによりコンデンサを充電して、この駆動電圧を得ることが知られている（例えば、非特許文献１参照）。

K. Watabe et al., "A Half-Bridge Driver IC with Newly Designed High Volgate Diode", Proc. Of ISPSD2001, pp. 279-282.

駆動回路に内蔵されたダイオードは、Ｐ型半導体基板と、基板表面に設けられたＮ型カソード領域と、Ｎ型カソード領域内に設けられたＰ型アノード領域とを有する。この２つの半導体領域と半導体基板は寄生ＰＮＰトランジスタを構成する。コンデンサを充電する際にダイオードに順方向電流が流れる。この順方向電流が寄生ＰＮＰトランジスタのベース電流にもなるため、寄生ＰＮＰトランジスタのコレクタ電流がＰ型アノード領域からＰ型半導体基板に流れる。このコレクタ電流はＧＮＤに流れるだけであり、ＩＣ動作には寄与しない単なるロスとなる。従来はロスが多く、消費電力が大きいという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、消費電力を低減することができる電力用半導体装置を得るものである。

本発明に係る電力用半導体装置は、高圧側電位と低圧側電位との間に高圧側から順にトーテムポール接続されたハイサイドスイッチング素子及びローサイドスイッチング素子と、前記ハイサイドスイッチング素子を駆動するハイサイド駆動回路と、前記ローサイドスイッチング素子を駆動するローサイド駆動回路と、一端が前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子の接続点に接続され、他端が前記ハイサイド駆動回路の電源端子に接続され、前記ハイサイド駆動回路に駆動電圧を供給するコンデンサと、アノードが電源に接続され、カソードが前記コンデンサの前記他端に接続され、前記電源からの電流を前記コンデンサの前記他端に供給するダイオードとを備え、前記ダイオードは、Ｐ型半導体基板と、前記Ｐ型半導体基板の表面に設けられたＮ型カソード領域と、前記Ｎ型カソード領域内に設けられたＰ型アノード領域と、前記Ｐ型アノード領域内に設けられたＰ型コンタクト領域及びＮ型コンタクト領域と、前記Ｎ型カソード領域に接続されたカソード電極と、前記Ｐ型コンタクト領域及び前記Ｎ型コンタクト領域に接続されたアノード電極と、前記アノード電極と前記カソード電極の間において前記Ｐ型半導体基板上に設けられたフィールド酸化膜と、前記Ｎ型カソード領域内に設けられ、前記Ｐ型アノード領域に接続され、前記フィールド酸化膜の下まで延びるＰ型電圧保持領域とを有し、前記Ｐ型電圧保持領域は、複数のストライプ状の領域を有し、前記Ｐ型半導体基板の前記表面において、前記アノード電極から前記カソード電極に向かう方向とは垂直の方向に沿って、前記複数のストライプ状の領域が互いに平行に並んでいる。

本発明により、消費電力を低減することができる。

実施の形態１に係る電力用半導体装置の回路図である。実施の形態１に係る高耐圧ダイオードを示す断面図である。実施の形態１に係る高耐圧ダイオードの充電動作を説明するための断面図である。実施の形態１に係る高耐圧ダイオードのリカバリ動作を説明するための断面図である。比較例に係る高耐圧ダイオードを示す断面図である。比較例に係る高耐圧ダイオードの充電動作を説明するための断面図である。実施の形態２に係る高耐圧ダイオードを示す断面図である。実施の形態２に係る高耐圧ダイオードのリカバリ動作を説明するための断面図である。実施の形態３に係る高耐圧ダイオードを示す断面図である。実施の形態３に係る高耐圧ダイオードの充電動作を説明するための断面図である。実施の形態３に係る高耐圧ダイオードのリカバリ動作を説明するための断面図である。実施の形態４に係る高耐圧ダイオードを示す平面図である。図１２のＡ−Ａ´に沿った断面図である。図１２のＢ−Ｂ´に沿った断面図である。実施の形態４に係る高耐圧ダイオードのリカバリ動作を説明するための平面図である。実施の形態５に係る高耐圧ダイオードを示す平面図である。図１６のＡ−Ａ´に沿った断面図である。図１６のＢ−Ｂ´に沿った断面図である。実施の形態６に係る高耐圧ダイオードを示す断面図である。実施の形態７に係る高耐圧ダイオードを示す平面図である。図２０のＡ−Ａ´に沿った断面図である。図２０のＢ−Ｂ´に沿った断面図である。実施の形態８に係る高耐圧ダイオードを示す平面図である。図２３のＡ−Ａ´に沿った断面図である。図２３のＢ−Ｂ´に沿った断面図である。実施の形態９に係る高耐圧ダイオードを示す平面図である。図２６のＡ−Ａ´に沿った断面図である。図２６のＢ−Ｂ´に沿った断面図である。

本発明の実施の形態に係る電力用半導体装置について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る電力用半導体装置の回路図である。この電力用半導体装置は、ＨＶＩＣ（High Voltage Integrated Circuit）を適用したハーフブリッジ回路である。

主電源ＨＶの高圧側電位と低圧側電位との間に、高圧側から順にハイサイドスイッチング素子Ｔｒ１及びローサイドスイッチング素子Ｔｒ２がトーテムポール接続されている。ハイサイドスイッチング素子Ｔｒ１及びローサイドスイッチング素子Ｔｒ２はＮ型半導体スイッチング素子である。ハイサイドスイッチング素子Ｔｒ１及びローサイドスイッチング素子Ｔｒ２に還流ダイオードＤ１，Ｄ２がそれぞれ逆並列接続されている。

駆動回路１０は、ハイサイドスイッチング素子Ｔｒ１を駆動するハイサイド駆動回路１０ａと、ローサイドスイッチング素子Ｔｒ２を駆動するローサイド駆動回路１０ｂとを有する。駆動回路１０のＶＢ端子はハイサイド駆動回路１０ａの電源端子である。ＶＣＣ端子はローサイド駆動回路１０ｂの電源端子であり、ローサイド駆動電源ＬＶに接続されている。ＣＯＭ端子はＧＮＤ（接地点）に接続されている。ＨＯ端子を介してハイサイド駆動回路１０ａからハイサイドスイッチング素子Ｔｒ１に対するＯＮ／ＯＦＦ指令が出力され、ＬＯ端子を介してローサイド駆動回路１０ｂからローサイドスイッチング素子Ｔｒ２に対するＯＮ／ＯＦＦ指令が出力される。ＶＳ端子は、ハイサイドスイッチング素子Ｔｒ１とローサイドスイッチング素子Ｔｒ２の接続点に接続されている。

ここで、ハイサイドスイッチング素子Ｔｒ１のエミッタ（ＶＳ端子）の電位（ＶＳ電位）は、ローサイドスイッチング素子Ｔｒ２のＯＮ／ＯＦＦ状態や、負荷に流れる電流の還流などによって、ＧＮＤ電位から主電源ＨＶの高圧側電位の間で変化する。このため、ハイサイド駆動回路１０ａは、ＶＳ電位を基準として動作し、ＧＮＤに対して電位的にフローティング構造である（絶縁されている）。

また、ハイサイドスイッチング素子Ｔｒ１を駆動するには、そのゲートにエミッタより高い電位を印加する必要がある。ハイサイドスイッチング素子Ｔｒ１がＯＮしている場合、エミッタ電位（ＶＳ電位）は主電源ＨＶの高圧側電位にほぼ等しくなる。従って、ハイサイドスイッチング素子Ｔｒ１をＯＮ状態に保ち続けるには、高圧側電位＋ゲート駆動電圧をゲートに印加する必要がある。このため、ハイサイド駆動回路１０ａの動作電圧を主電源ＨＶの電位より高くする必要がある。

そこで、コンデンサＣＢと高耐圧ダイオードＤＢを設けている。コンデンサＣＢの一端はＶＳ端子に接続され、他端はＶＢ端子に接続されている。コンデンサＣＢは、ＶＢ端子を介してハイサイド駆動回路１０ａに駆動電圧を供給する。ダイオードＤＢのアノードがローサイド駆動電源ＬＶに接続され、カソードがコンデンサＣＢの他端に接続されている。高耐圧ダイオードＤＢは、ローサイド駆動電源ＬＶからの電流をコンデンサＣＢの他端に供給して、コンデンサＣＢを充電する。この充電電圧をハイサイドスイッチング素子Ｔｒ１のエミッタ電位（ＶＳ電位）に加算することで、ハイサイド駆動回路１０ａの動作電圧を得ることができる。

続いて、上記の電力用半導体装置の動作を説明する。ハイサイド駆動回路１０ａがハイサイドスイッチング素子Ｔｒ１をＯＦＦにし、ローサイド駆動回路１０ｂがローサイドスイッチング素子Ｔｒ２をＯＮにする場合に、ＶＳ電位はＧＮＤ電位近くまで低下する。この場合には、高耐圧ダイオードＤＢは順バイアスされるため、高耐圧ダイオードＤＢを介してコンデンサＣＢに充電電流が流れる。このときの電圧の関係は下記の式で表される。
ＶＣＣ＝ＶＢ＋ＶＦ（式１）
ＶＢ＝Ｑ／ＣＢ＋ＶＳ（式２）
ＶＳ＝Ｖｏｎ（式３）
ここで、ＶＣＣはＶＣＣ端子の電位、ＶＢはＶＢ端子の電位、ＶＦは高耐圧ダイオードＤＢの順方向電圧［Ｖ］、ＱはコンデンサＣＢに充電される総電荷量［Ｃ］、ＣＢはコンデンサＣＢの容量値［Ｆ］、ＶＳはＶＳ端子の電位、Ｖｏｎはローサイドスイッチング素子Ｔｒ２のオン電圧［Ｖ］である。

上記の関係式よりコンデンサＣＢの電圧、即ちＶＢ端子とＶＳ端子の間の電圧は以下のように示される。
ＶＢ−ＶＳ＝Ｑ／ＣＢ＝Ｖｃｃ−ＶＦ−Ｖｏｎ（式４）
よって、充電時は高耐圧ダイオードＤＢを介して、この電荷量Ｑに相当する充電電流がコンデンサＣＢに供給される。

一方、ハイサイド駆動回路１０ａがハイサイドスイッチング素子Ｔｒ１をＯＮにし、ローサイド駆動回路１０ｂがローサイドスイッチング素子Ｔｒ２をＯＦＦにする場合に、ＶＳ電位はＨＶ電位まで上昇する。この場合には、高耐圧ダイオードＤＢは逆バイアスされるため、高耐圧ダイオードＤＢの充電電流は流れない。そして、ハイサイド駆動回路１０ａは容量ＣＢを電源とし、ＶＳ電位を基準電位として動作する。

図２は、実施の形態１に係る高耐圧ダイオードを示す断面図である。高耐圧ダイオードＤＢのカソード側にハイサイド駆動回路１０ａが形成されている。Ｐ⁻型半導体基板１２の表面にＮ型カソード領域１４が設けられている。このＮ型カソード領域１４は、高耐圧ダイオードＤＢのカソード領域であると同時に、ハイサイド駆動回路１０ａの一部でもある。なお、ハイサイド駆動回路１０ａにＮ型の埋め込み拡散領域を形成してもよい。

高耐圧ダイオードＤＢにおいて、Ｎ型カソード領域１４内にＰ型アノード領域１６及びＮ^＋型コンタクト層１８が設けられている。Ｐ型アノード領域１６内にＰ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２が設けられている。Ｎ型カソード領域１４にＮ^＋型コンタクト層１８を介してカソード電極２４が接続され、Ｐ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２にアノード電極２６が接続されている。アノード電極２６とカソード電極２４の間においてＰ⁻型半導体基板１２上にフィールド酸化膜２８及びフィールドプレート３０が設けられている。なお、高耐圧ダイオードＤＢの断面構造はＤＭＯＳ（Double-Diffused MOSFET）と同様であるが、ゲート電極に相当する低電位側のフィールドプレート３０をアノード電極２６に接続して、ＭＯＳ動作を行わないようにしている。

ハイサイド駆動回路１０ａにおいて、ＰＭＯＳ（p-channel MOSFET）として、Ｎ型カソード領域１４内にＰ^＋型ソース領域３２とＰ^＋型ドレイン領域３４が設けられ、両者の間にゲート電極３６が設けられている。Ｎ型カソード領域１４内にＰ型拡散層３８が設けられている。ＮＭＯＳ（n-channel MOSFET）として、Ｐ型拡散層３８内にＮ^＋型ドレイン領域４０とＮ^＋型ソース領域４２が設けられ、両者の間にゲート電極４４が設けられている。Ｐ型拡散層３８はＮＭＯＳのバックゲートとなる。

Ｐ^＋型ソース領域３２にカソード電極２４が接続され、Ｐ^＋型ドレイン領域３４及びＮ^＋型ドレイン領域４０に電極４６が接続され、Ｎ^＋型ソース領域４２に電極４８が接続されている。カソード電極２４はＶＢ端子に接続され、電極４８はＶＳ端子に接続されている。両端子の間にコンデンサＣＢが接続されている。

フィールドプレート３０及びゲート電極３６，４４は層間酸化膜５０に覆われている。カソード電極２４、アノード電極２６、及び電極４６，４８はパッシベーション膜５２に覆われている。フィールドプレート３０及びゲート電極３６，４４はポリシリコン層である。カソード電極２４、アノード電極２６、及び電極４６，４８はアルミ電極である。

図３は、実施の形態１に係る高耐圧ダイオードの充電動作を説明するための断面図である。ＶＳ電位がＧＮＤ電位近くまで低下すると、高耐圧ダイオードＤＢは順バイアスされ、高耐圧ダイオードＤＢはコンデンサＣＢに対して充電動作を行う。

この際に高耐圧ダイオードＤＢに流れる順方向電流Ｉｂは、Ｐ⁻型半導体基板１２、Ｎ型カソード領域１４及びＰ型アノード領域１６からなる寄生ＰＮＰトランジスタのベース電流にもなる。このため、寄生ＰＮＰトランジスタのコレクタ電流ＩｃがＰ型アノード領域１６からＰ⁻型半導体基板１２に流れる。このコレクタ電流ＩｃはＧＮＤに流れるだけであり、ＩＣ動作には寄与しない単なるロスとなる。このロスＰｗは下記の式で表される。
Ｐｗ＝Ｉｃ×ＶＣＣ＝ｈＦＥ×Ｉｂ×ＶＣＣ（式５）
ここで、ｈＦＥは寄生ＰＮＰトランジスタの電流利得である。また、ＶＣＣは一定、通常ｈＦＥ＞１である。

また、電流Ｉｂは、Ｎ型カソード領域１４、Ｐ型アノード領域１６及びＮ^＋型コンタクト領域２２からなる寄生ＮＰＮトランジスタのベース電流にもなる。このため、寄生ＮＰＮトランジスタのコレクタ電流Ｉｃｎｐｎが流れる。
Ｉｃｎｐｎ＝ｈＦＥｎ×Ｉｂ（式６）
ここで、ｈＦＥｎは寄生ＮＰＮトランジスタの電流利得である。

また、コンデンサＣＢに供給される充電電流Ｉｃｈは下記の式で表される。
Ｉｃｈ＝Ｉｂ＋Ｉｃｎｐｎ＝Ｉｂ（１＋ｈＦＥｎ）（式７）
さらに、コンデンサＣＢへの供給電力Ｐｂは下記の式で表される。
Ｐｂ＝Ｉｃｈ×（ＶＣＣ−ＶＢ−ＶＳ−ＶＦ）（式８）

図４は、実施の形態１に係る高耐圧ダイオードのリカバリ動作を説明するための断面図である。インバータ動作によりＶＳ電位が高電位になると、高耐圧ダイオードＤＢは逆バイアスされ、高耐圧ダイオードＤＢの充電動作は完了する。そして、Ｎ型カソード領域１４に注入されたホールは、空乏層形成に伴ってＧＮＤ電位のＰ⁻型半導体基板１２とＰ型アノード領域１６に流入して、リカバリ電流Ｉｒが発生する。このとき、Ｎ^＋型コンタクト領域２２の下に位置するＰ型アノード領域１６に電流が流れ、その寄生抵抗成分により電位差が発生するため、Ｐ型アノード領域１６からＮ^＋型コンタクト領域２２に順方向電流が流れる。この順方向電流は、寄生ＮＰＮトランジスタのベース電流となる。このため、寄生ＮＰＮトランジスタのコレクタ電流がＮ型カソード領域１４からＮ^＋型コンタクト領域２２に流れる。

続いて、実施の形態１の効果について比較例と比較して説明する。図５は、比較例に係る高耐圧ダイオードを示す断面図である。図６は、比較例に係る高耐圧ダイオードの充電動作を説明するための断面図である。比較例にはＮ^＋型コンタクト領域２２が無い。このため、寄生ＮＰＮトランジスタが存在しないので、充電電流Ｉｃｈ＝Ｉｂである。従って、式５及び式８からＰｗ＞Ｐｂとなり、コンデンサＣＢへの供給電力Ｐｂ以上のロスＰｗが発生する。

一方、実施の形態１では、Ｐ型アノード領域１６内にＮ^＋型コンタクト領域２２を設けているため、Ｎ型カソード領域１４、Ｐ型アノード領域１６及びＮ^＋型コンタクト領域２２から寄生ＮＰＮトランジスタが構成される。この寄生ＮＰＮトランジスタのコレクタ電流Ｉｃｎｐｎは、充電電流Ｉｃｈの一部になり、寄生ＰＮＰトランジスタのベース電流とはならない。従って、同じ充電電流Ｉｃｈを得る場合に比較例に比べてロスＰｗを低減できる。具体的には、式７において通常ｈＦＥｎ＞１であるため、同じ充電電流Ｉｃｈを得る場合に比較例に比べて電流Ｉｂを１／２以下に低減できる。従って、式５のロスＰｗも１／２以下に低減できる。よって、実施の形態１では消費電力を低減することができる。

実施の形態２．
図７は、実施の形態２に係る高耐圧ダイオードを示す断面図である。実施の形態１に比べてＰ^＋型コンタクト領域２０とＮ^＋型コンタクト領域２２の配置が逆である。従って、Ｐ^＋型コンタクト領域２０は、Ｎ^＋型コンタクト領域２２よりもカソード電極２４に近い。

図８は、実施の形態２に係る高耐圧ダイオードのリカバリ動作を説明するための断面図である。リカバリ動作時には、Ｎ型カソード領域１４からＰ型アノード領域１６にホールが流入する。Ｐ型アノード領域１６に流入したホールは、Ｐ^＋型コンタクト領域２０を経由してアノード電極２６に到達する。このため実施の形態１とは異なり、Ｎ^＋型コンタクト領域２２の下に位置するＰ型アノード領域１６に電流がほとんど流れないため、リカバリ動作時の寄生ＮＰＮトランジスタの動作を抑制することができる。これにより、ＶＢ電位が高電位になっても、２次降伏現象を起こしてＮＰＮトランジスタが破壊されるのを防ぐことができる。

実施の形態３．
図９は、実施の形態３に係る高耐圧ダイオードを示す断面図である。実施の形態２の構成に加えて、Ｎ^＋型コンタクト領域２２よりもカソード電極２４から離れているＰ^＋型コンタクト領域５４が設けられている。

図１０は、実施の形態３に係る高耐圧ダイオードの充電動作を説明するための断面図である。充電動作時には、Ｐ^＋型コンタクト領域５４からＰ型アノード領域１６を通ってＮ型カソード領域１４にホールが注入され、寄生ＮＰＮトランジスタが動作する。従って、寄生ＮＰＮトランジスタによる充電電流への寄与を実施の形態２よりも向上させることができる。

図１１は、実施の形態３に係る高耐圧ダイオードのリカバリ動作を説明するための断面図である。リカバリ動作時には、Ｐ型アノード領域１６に流入したホールはＰ^＋型コンタクト領域２０を経由してアノード電極２６に到達する。このため、実施の形態２と同様に、リカバリ動作時の寄生ＮＰＮトランジスタの動作を抑制し、ＮＰＮトランジスタが破壊されるのを防ぐことができる。

実施の形態４．
図１２は、実施の形態４に係る高耐圧ダイオードを示す平面図である。図１３は、図１２のＡ−Ａ´に沿った断面図である。図１４は、図１２のＢ−Ｂ´に沿った断面図である。Ｐ⁻型半導体基板１２の表面において、アノード電極２６からカソード電極２４に向かう方向とは垂直の方向に沿って、Ｐ^＋型コンタクト領域２０とＮ^＋型コンタクト領域２２が交互に配置されている。複数のＰ^＋型コンタクト領域２０と複数のＮ^＋型コンタクト領域２２よりもカソード電極２４から離れた位置にＰ^＋型コンタクト領域５４が設けられている。

図１５は、実施の形態４に係る高耐圧ダイオードのリカバリ動作を説明するための平面図である。リカバリ動作時には、Ｎ型カソード領域１４からＰ型アノード領域１６にホールが流入する。この際にホールは、寄生抵抗の大きなＮ^＋型コンタクト領域２２の下のＰ型アノード領域１６には流れず、Ｎ^＋型コンタクト領域２２の両隣に配置されたＰ^＋型コンタクト領域２０に流れる。このため、実施の形態２と同様に、リカバリ動作時の寄生ＮＰＮトランジスタの動作を抑制し、ＮＰＮトランジスタが破壊されるのを防ぐことができる。

実施の形態５．
図１６は、実施の形態５に係る高耐圧ダイオードを示す平面図である。図１７は、図１６のＡ−Ａ´に沿った断面図である。図１８は、図１６のＢ−Ｂ´に沿った断面図である。実施の形態４の構成に加えて、複数のＰ^＋型コンタクト領域２０と複数のＮ^＋型コンタクト領域２２よりもカソード電極２４から離れた位置にＮ^＋型コンタクト領域５６が設けられている。Ｐ^＋型コンタクト領域５４は、Ｎ^＋型コンタクト領域５６よりもカソード電極２４から離れている。

充電動作時には、Ｐ^＋型コンタクト領域５４からＰ型アノード領域１６を通ってＮ型カソード領域１４にホールが注入され、寄生ＮＰＮトランジスタが動作する。従って、寄生ＮＰＮトランジスタによる充電電流への寄与を実施の形態４よりも向上させることができる。

リカバリ動作時には、Ｎ型カソード領域１４からＰ型アノード領域１６にホールが流入する。この際にホールは、寄生抵抗の大きなＮ^＋型コンタクト領域２２の下のＰ型アノード領域１６には流れず、Ｎ^＋型コンタクト領域２２の両隣に配置されたＰ^＋型コンタクト領域２０に流れる。このため、実施の形態４と同様に、リカバリ動作時の寄生ＮＰＮトランジスタの動作を抑制し、ＮＰＮトランジスタが破壊されるのを防ぐことができる。

実施の形態６．
図１９は、実施の形態６に係る高耐圧ダイオードを示す断面図である。実施の形態３の構成に加えて、Ｎ型カソード領域１４内に設けられ、Ｐ型アノード領域１６に接続され、フィールド酸化膜２８の下まで延びるＰ⁻型電圧保持領域５８が設けられている。カソード電極２４に高電位が印加されると、Ｐ⁻型電圧保持領域５８においてカソード側からアノード側に空乏層が形成され、高電圧が保持される。同様に、Ｎ型カソード領域１４においてアノード側からカソード側に空乏層が形成され、高電圧が保持される。

リカバリ動作時にはＰ型アノード領域１６またはＰ⁻型電圧保持領域５８からＮ型カソード領域１４に注入されたホールが、空乏層形成に伴いＰ⁻型電圧保持領域５８及びＰ^＋型コンタクト領域２０を経てアノード電極２６に達する。このため、リカバリ動作時の寄生ＮＰＮトランジスタの動作を抑制し、ＮＰＮトランジスタが破壊されるのを防ぐことができる。

実施の形態７．
図２０は、実施の形態７に係る高耐圧ダイオードを示す平面図である。図２１は、図２０のＡ−Ａ´に沿った断面図である。図２２は、図２０のＢ−Ｂ´に沿った断面図である。Ｐ⁻型電圧保持領域５８は、複数のストライプ状の領域を有する。この複数のストライプ状の領域は、Ｐ⁻型半導体基板１２の表面において、アノード電極２６からカソード電極２４に向かう方向とは垂直の方向に沿って、等間隔で隔離して、互いに平行に並んでいる。

これにより、Ｐ⁻型電圧保持領域５８が保持できる耐圧とＰ⁻型電圧保持領域５８の抵抗値のトレードオフが改善され、ホールが効果的に吸収されるため、リカバリ動作時の寄生ＮＰＮの動作を効果的に抑制することができる。

実施の形態８．
図２３は、実施の形態８に係る高耐圧ダイオードを示す平面図である。図２４は、図２３のＡ−Ａ´に沿った断面図である。図２５は、図２３のＢ−Ｂ´に沿った断面図である。実施の形態４の構成に加えて、実施の形態７の複数のストライプ状のＰ⁻型電圧保持領域５８が設けられている。これにより、実施の形態４及び実施の形態７の効果を得ることができる。

実施の形態９．
図２６は、実施の形態９に係る高耐圧ダイオードを示す平面図である。図２７は、図２６のＡ−Ａ´に沿った断面図である。図２８は、図２６のＢ−Ｂ´に沿った断面図である。実施の形態５の構成に加えて、実施の形態７の複数のストライプ状のＰ⁻型電圧保持領域５８が設けられている。これにより、実施の形態５及び実施の形態７の効果を得ることができる。

ＣＢコンデンサ
ＤＢ高耐圧ダイオード（ダイオード）
Ｔｒ１ハイサイドスイッチング素子
Ｔｒ２ローサイドスイッチング素子
１０ａハイサイド駆動回路
１０ｂローサイド駆動回路
１２Ｐ⁻型半導体基板（Ｐ型半導体基板）
１４Ｎ型カソード領域
１６Ｐ型アノード領域
２０Ｐ^＋型コンタクト領域（Ｐ型コンタクト領域、第１のＰ型領域）
２２Ｎ^＋型コンタクト領域（Ｎ型コンタクト領域、第１のＮ型領域）
２４カソード電極
２６アノード電極
２８フィールド酸化膜
５４Ｐ^＋型コンタクト領域（Ｐ型コンタクト領域、第２のＰ型領域）
５６Ｎ^＋型コンタクト領域（Ｎ型コンタクト領域、第２のＮ型領域）
５８Ｐ⁻型電圧保持領域（Ｐ型電圧保持領域）

Claims

高圧側電位と低圧側電位との間に高圧側から順にトーテムポール接続されたハイサイドスイッチング素子及びローサイドスイッチング素子と、
前記ハイサイドスイッチング素子を駆動するハイサイド駆動回路と、
前記ローサイドスイッチング素子を駆動するローサイド駆動回路と、
一端が前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子の接続点に接続され、他端が前記ハイサイド駆動回路の電源端子に接続され、前記ハイサイド駆動回路に駆動電圧を供給するコンデンサと、
アノードが電源に接続され、カソードが前記コンデンサの前記他端に接続され、前記電源からの電流を前記コンデンサの前記他端に供給するダイオードとを備え、
前記ダイオードは、
Ｐ型半導体基板と、
前記Ｐ型半導体基板の表面に設けられたＮ型カソード領域と、
前記Ｎ型カソード領域内に設けられたＰ型アノード領域と、
前記Ｐ型アノード領域内に設けられたＰ型コンタクト領域及びＮ型コンタクト領域と、
前記Ｎ型カソード領域に接続されたカソード電極と、
前記Ｐ型コンタクト領域及び前記Ｎ型コンタクト領域に接続されたアノード電極と、
前記アノード電極と前記カソード電極の間において前記Ｐ型半導体基板上に設けられたフィールド酸化膜と、
前記Ｎ型カソード領域内に設けられ、前記Ｐ型アノード領域に接続され、前記フィールド酸化膜の下まで延びるＰ型電圧保持領域とを有し、
前記Ｐ型電圧保持領域は、複数のストライプ状の領域を有し、
前記Ｐ型半導体基板の前記表面において、前記アノード電極から前記カソード電極に向かう方向とは垂直の方向に沿って、前記複数のストライプ状の領域が互いに平行に並んでいることを特徴とする電力用半導体装置。
前記Ｐ型コンタクト領域は、前記Ｎ型コンタクト領域よりも前記カソード電極に近い第１のＰ型領域を有することを特徴とする請求項１に記載の電力用半導体装置。
前記Ｐ型コンタクト領域は、前記Ｎ型コンタクト領域よりも前記カソード電極から離れている第２のＰ型領域を更に有することを特徴とする請求項２に記載の電力用半導体装置。
前記Ｐ型コンタクト領域は複数の第１のＰ型領域を有し、
前記Ｎ型コンタクト領域は複数の第１のＮ型領域を有し、
前記Ｐ型半導体基板の前記表面において、前記アノード電極から前記カソード電極に向かう方向とは垂直の方向に沿って、前記複数の第１のＰ型領域と前記複数の第１のＮ型領域が交互に配置されていることを特徴とする請求項１に記載の電力用半導体装置。
前記Ｎ型コンタクト領域は、前記複数の第１のＰ型領域及び前記複数の第１のＮ型領域よりも前記カソード電極から離れている第２のＮ型領域を更に有し、
前記Ｐ型コンタクト領域は、前記第２のＮ型領域よりも前記カソード電極から離れている第２のＰ型領域を更に有することを特徴とする請求項４に記載の電力用半導体装置。