JP6226101B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に関し、特に、ＣＭＯＳ構成の駆動回路を備えた半導体集積回路に適用して有効な技術に関するものである。
主に低容量のインバータでは、電力変換用ブリッジ回路のスイッチング素子を高耐圧ＩＣ（ＨＶＩＣ）により駆動している。この高耐圧ＩＣは、一般に、ハイサイド駆動回路、ローサイド駆動回路、レベルシフタ、制御回路などを備えている。そして、この高耐圧ＩＣは、入力端子から入力された信号に応じて、スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、高耐圧ＩＣからの信号を受けたハイサイド回路のスイッチング素子が動作することで電力変換を行う。
ハイサイド回路を駆動するハイサイド駆動回路は、絶縁ゲート型電界効果トランジスタとしてのｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが相補うように接続されたＣＭＯＳ（相補型ＭＯＳ）回路で構成されている。ｐチャネルＭＯＳＦＥＴは、ｐ型半導体基板の上部に設けられたｎ型ウエル領域に構成されている。ｎチャネルＭＯＳＦＥＴは、ｎ型ウエル領域の上部に設けられたｐ型ウエル領域に構成されている。ハイサイド駆動回路は、ＶＳ電位を基準電位とし、ＶＢ電位を電源電位として動作し、レベルシフト回路から受け取った信号を元に出力端子から駆動信号を出力する。ＶＢ電位は高耐圧ＩＣに印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサなどでＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側スイッチング素子と低圧側スイッチング素子との接続点である出力ノード部の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
このような高耐圧ＩＣにおいては、スイッチング素子の動作によって生じる様々なノイズが入力されることがあるため、このノイズに耐えて誤動作や動作不能を起こさないノイズ耐量を実現し、高い信頼性を確保することが高耐圧ＩＣの設計では重要である。ノイズ耐量を上げるには寄生素子の動作抑制が必要であり、特にハイサイド回路形成領域直下（高圧側スイッチング素子駆動回路周辺）の基板縦方向に形成される寄生素子の動作抑制が重要である。これは、基板縦方向の寄生素子は面積が大きく、大電流が流れ易いためである。
なお、特許文献１には、ｐ型半導体基板とｎ型半導体層との間にｎ型高濃度埋込領域を設けることにより、寄生ｐｎｐトランジスタの動作を抑制する技術が開示されている。また、特許文献２には、ｎ型ウエル領域にクランプ用のｐチャネルＭＯＳＦＥＴを設けることにより、負電圧サージによる寄生ｐｎｐバイポーラトランジスタの動作を抑制する技術が開示されている。
特開２００４−４７９３７号公報 ＷＯ２０１４／０５８０２８号公報
本発明の目的は、半導体集積回路の信頼性向上を図ることが可能な技術を提供することにある。
上記目的を達成するため、本発明の一態様に係る半導体集積回路は、第１導電型の第１ウエル領域と、第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、第１ウエル領域の直下の第２導電型の半導体基板の下部に第１ウエル領域から離間して設けられた第１導電型の電流抑制層と、半導体基板の上部に第１ウエル領域から離間して設けられ、かつ基準電位が印加される第２導電型の分離領域と、を備える。
本発明の上記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本発明によれば、半導体集積回路の信頼性向上を図ることができる。
本発明の第１の実施形態に係る半導体集積回路の概略構成を示す回路図である。 本発明の第１の実施形態に係る半導体集積回路において、ハイサイド駆動回路形成領域における各半導体領域の平面レイアウトを示す要部平面図である。 図２のII−II線に沿った断面構造を示す要部断面図である。 本発明の第１の実施形態に係る半導体集積回路において、空乏層の広がりを示す要部断面図である。 第１の実施形態に係る半導体集積回路の空乏層シミュレーション結果の一例を示す図である。 本発明の第１の実施形態に係る半導体集積回路を配線基板上に実装した状態を示す要部断面図である。 本発明の第２の実施形態に係る半導体集積回路の断面構造を示す要部断面図である。 本発明の第３の実施形態に係る半導体集積回路の断面構造を示す要部断面図である。 本発明の第４の実施形態に係る半導体集積回路の概略構成を示す回路図である。 本発明の第４の実施形態に係る半導体集積回路を用いた降圧コンバータの概略構成を示す回路図である。
以下、本発明の第１乃至第４の実施形態に係る半導体集積回路について、図面を参照して詳細に説明する。
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、第１主電極領域がソース領域であれば、第２主電極領域はドレイン領域を意味し、第１主電極領域がエミッタ領域であれば、第２主電極領域はコレクタ領域を意味し、第１主電極領域がアノード領域であれば、第２主電極領域はカソード領域を意味する。以下の第１乃至第４の実施形態では、絶縁ゲート型電界効果トランジスタを用いたパワーＩＣに着目して説明するので、ソース領域を「第１主電極領域」、ドレイン領域を「第２主電極領域」と呼ぶ。
以下の第１乃至第４の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋および−は、＋および−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高いまたは低い半導体領域であることを意味する。更に、以下の説明において「上面」「下面」などの「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体集積回路の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
なお、以下の第１乃至第４の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第１乃至第４の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１乃至第４の実施形態の記載に限定されるものではない。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る半導体集積回路４０は、制御回路３１、レベルシフト回路３２、ハイサイド駆動回路３３及びローサイド駆動回路（図示せず）などを備えたパワーＩＣである。また、第１の実施形態に係る半導体集積回路４０は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部５０を駆動する高耐圧のパワーＩＣである。この第１の実施形態に係る半導体集積回路４０は、入力端子４１から入力された信号に応じて、電力変換部５０を構成するスイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子４２から出力する。
図１に示すように、電力変換部５０は、高圧側スイッチング素子Ｓ１と、低圧側スイッチング素子Ｓ２とを直列に接続してハイサイド回路を構成している。高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は例えばＩＧＢＴなどの能動素子で構成されている。高圧側及び低圧側スイッチング素子Ｓ１，Ｓ２の各々には、還流ダイオードＦＷＤ１，ＦＷＤ２が並列に逆接続されている。
高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、正極側である高圧の主電源ＨＶと、この主電源ＨＶの負極側であるグランド（ＧＮＤ）電位との間に直列で接続されている。第２電位としてのＶＳ電位が印加されるＶＳ端子４３は、高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点５１に接続される。この接続点５１は、電力変換用ブリッジ回路の一相分である電力変換部５０の出力点である。接続点５１とＧＮＤ電位との間には、低圧側スイッチング素子Ｓ２が接続される。接続点５１には負荷５７として例えばモータなどが接続される。
半導体集積回路４０の動作中、ＶＳ端子４３に印加されるＶＳ電位は、ハイサイド回路を構成する高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補にオン・オフされることによって、主電源ＨＶの高電位側電位（例えば４００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。
ハイサイド駆動回路３３は、ゲート駆動回路３４を備えている。ゲート駆動回路３４は、能動素子である第１導電型チャネルの第１電界効果トランジスタとして例えばｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳと呼ぶ）３６と、能動素子である第２導電型チャネルの第２電界効果トランジスタとして例えばｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと呼ぶ）３５とが相補うように直列に接続されたＣＭＯＳ回路で構成されている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子４４に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。
ゲート駆動回路３４は、ＶＳ端子４３に印加されるＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して高圧側スイッチング素子Ｓ１を駆動する。
制御回路３１は、ＧＮＤ（グランド）端子４６に印加されるＧＮＤ電位を基準電位とし、ＶＣＣ端子４５に印加されるＶＣＣ電位を電源電位として動作し、高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号、及び低圧側スイッチング素子をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。ＧＮＤ電位は共通電位である。
レベルシフト回路３２は、制御回路３１によって生成されたローサイドレベルのオン・オフ信号を、ハイサイドレベルのオン・オフ信号に変換する。
第１の実施形態に係る半導体集積回路４０では、高圧側スイッチング素子Ｓ１を駆動する場合、制御回路３１によって高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフト回路３２によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路３３に入力される。
制御回路３１からハイサイド駆動回路３３に入力されたオン・オフ信号は、ゲート駆動回路３４を介して高圧側スイッチング素子Ｓ１のゲートに入力される。高圧側スイッチング素子Ｓ１は、制御回路３１からのオン・オフ信号に基づいてオン・オフされる。
ＶＣＣ端子４５とＶＢ端子４４との間には外付け素子としてのブートストラップダイオード５５が接続される。また、ＶＢ端子４４とＶＳ端子４３との間には外付け素子としてのブートストラップコンデンサ５６が接続される。これらのブートストラップダイオード５５及びブートストラップコンデンサ５６は、高圧側スイッチング素子Ｓ１の駆動電源を生成する。
ＶＢ電位は半導体集積回路４０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ５６でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点（出力ノード部）５１の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
次に、第１の実施形態に係る半導体集積回路４０の具体的な構造について説明する。
図２及び図３に示すように、第１の実施形態に係る半導体集積回路４０は、第２導電型（ｐ−型）の半導体基板１に自己分離型ＩＣプロセスによって作製された素子分離構造によってパワーＩＣを構成している。半導体基板１は例えば比抵抗が１００Ωｃｍ程度以上の単結晶シリコン基板で構成されている。
図３に示すように、半導体基板１の主面側である上面側の上部（表層部）には第１導電型（ｎ型）の第１ウエル領域２が選択的に設けられ、この第１ウエル領域２の上部には第２導電型（ｐ−型）の第２ウエル領域３が選択的に設けられている。また、半導体基板１の上部には第１導電型（ｎ−型）の耐圧領域（ウエル領域）４及び第２導電型（ｐ−型）の分離領域（ウエル領域）５が選択的に設けられている。第１及び第２ウエル領域２，３の各々は、半導体基板１のハイサイド駆動回路形成領域１Ａに設けられている。第１ウエル領域２は、例えば１×１０１４〜１×１０１７／ｃｍ３程度の不純物濃度で形成されている。第２ウエル領域３は、例えば１×１０１４〜１×１０１８／ｃｍ３程度の不純物濃度で形成されている。
図２及び図３に示すように、第１ウエル領域２は、耐圧領域４で周囲を囲まれ、かつ耐圧領域４と接している。耐圧領域４は、分離領域５で周囲を囲まれ、かつ分離領域５と接している。すなわち、耐圧領域４は、第１ウエル領域２と分離領域５との間に設けられ、第１ウエル領域２及び分離領域５の各々と接している。耐圧領域４は、第１ウエル領域２よりも低い不純物濃度で形成されている。分離領域５は、半導体基板１よりも高い不純物濃度で形成されている。
図３に示すように、ｐＭＯＳ３５は、第１ウエル領域２の上部に構成された能動素子である。ｎＭＯＳ３６は、第２ウエル領域３の上部に構成された能動素子である。第１ウエル領域２は半導体基板１からｐＭＯＳ３５を電気的に分離する分離領域であり、第２ウエル領域３は第１ウエル領域２からｎＭＯＳ３６を電気的に分離する分離領域である。
ｐＭＯＳ３５は、第１ウエル領域２からなるチャネル形成領域と、半導体基板１の上面であって第１ウエル領域２の表面に選択的に設けられたゲート絶縁膜１６と、チャネル形成領域上にゲート絶縁膜１６を介して設けられたゲート電極１８とを有している。また、ｐＭＯＳ３５は、第１ウエル領域２の上部に選択的に設けられた第２導電型（ｐ＋型）の第１主電極領域（ソース領域）１２と、第１ウエル領域２の上部にチャネル形成領域を挟んで第１主電極領域１２から離間するように選択的に設けられた第２導電型（ｐ＋型）の第２主電極領域（ドレイン領域）１３とを有している。
ｎＭＯＳ３６は、第２ウエル領域３からなるチャネル形成領域と、半導体基板１の上面であって第２ウエル領域３の表面に選択的に設けられたゲート絶縁膜１５と、チャネル形成領域上にゲート絶縁膜１５を介して設けられたゲート電極１７とを有している。また、ｎＭＯＳ３６は、第２ウエル領域３の上部に選択的に設けられた第１導電型（ｎ＋型）の第１主電極領域（ソース領域）６と、第２ウエル領域３の上部にチャネル形成領域を挟んで第１主電極領域６から離間するように選択的に設けられた第１導電型（ｎ＋型）の第２主電極領域（ドレイン領域）７とを有している。
ゲート絶縁膜１５及び１６の各々は、例えば二酸化シリコン膜で形成されている。ゲート電極１７及び１８の各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ｐＭＯＳ３５の第１及び第２主電極領域１２，１３の各々は、第１ウエル領域２よりも高い不純物濃度で形成されている。ｎＭＯＳ３６の第１及び第２主電極領域６，７の各々は、第２ウエル領域３よりも高い不純物濃度で形成されている。
なお、二酸化シリコン膜としては、熱酸化法で形成する熱酸化膜や化学的気相堆積（ＣＶＤ）法で形成する堆積酸化膜があるが、ＭＯＳＦＥＴにおいては緻密にすぐれた熱酸化膜をゲート絶縁膜１５，１６として用いることが好ましい。第１の実施形態では、ゲート絶縁膜１５，１６が二酸化シリコン膜からなるＭＯＳＦＥＴを用いた場合で説明しているが、トランジスタとしては、ゲート絶縁膜が窒化シリコン膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜で形成されたＭＩＳＦＥＴでも構わない。
図３に示すように、第１ウエル領域２の上部には、この第１ウエル領域２よりも不純物濃度が高い第１導電型（ｎ＋型）の第１コンタクト領域８が選択的に設けられている。第１ウエル領域２及び耐圧領域４の上部には、この第１ウエル領域２及び耐圧領域４に亘って第１導電型（ｎ＋型）の第３コンタクト領域９が選択的に設けられている。この第３コンタクト領域９は第１ウエル領域２及び耐圧領域４よりも高い不純物濃度で形成されている。第２ウエル領域３の上部には、この第２ウエル領域３よりも不純物濃度が高い第２導電型（ｐ＋型）の第２コンタクト領域１４が選択的に設けられている。
図３に示すように、半導体基板１の上面上には、ゲート電極１７及び１８を覆うようにして層間絶縁膜２０が設けられている。この層間絶縁膜２０上には、接地電極５ａ，ソース電極６ａ，ドレイン電極７ａ，第１コンタクト電極８ａ，第３コンタクト電極９ａ，ソース電極１２ａ，ドレイン電極１３ａ，第２コンタクト電極１４ａの各々が設けられている。これらの電極５ａ,６ａ，７ａ，８ａ，９ａ，１２ａ，１３ａ及び１４ａは、例えばアルミニウム膜で形成されている。
図３に示すように、接地電極５ａは、層間絶縁膜２０に埋め込まれた導電性プラグ５ｂを介して分離領域５と電気的に接続されている。ソース電極６ａは、層間絶縁膜２０に埋め込まれた導電性プラグ６ｂを介して第１主電極領域（ソース領域）６と電気的に接続されている。ドレイン電極７ａは、層間絶縁膜２０に埋め込まれた導電性プラグ７ｂを介して第２主電極領域（ドレイン領域）７と電気的に接続されている。
図３に示すように、第１コンタクト電極８ａは、層間絶縁膜２０に埋め込まれた導電性プラグ８ｂを介して第１コンタクト領域８と電気的に接続されている。第３コンタクト電極９ａは、層間絶縁膜２０に埋め込まれた導電性プラグ９ｂを介して第３コンタクト領域９と電気的に接続されている。
図３に示すように、ソース電極１２ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１２ｂを介して第１主電極領域（ソース領域）１２と電気的に接続されている。ドレイン電極１３ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１３ｂを介して第２主電極領域（ドレイン領域）１３と電気的に接続されている。第２コンタクト電極１４ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１４ｂを介して第２コンタクト領域１４と電気的に接続されている。
図１及び図３から分かるように、接地電極５ａは、図１に示すＧＮＤ端子４６と電気的に接続され、このＧＮＤ端子４６を介してＧＮＤ電位が印加される。ソース電極６ａ及び第２コンタクト電極１４ａは、図１に示すＶＳ端子４３と電気的に接続され、このＶＳ端子４３を介してＶＳ電位が印加される。第１コンタクト電極８ａ、第３コンタクト電極９ａ、ソース電極１２ａは、図１に示すＶＢ端子４４と電気的に接続され、このＶＢ端子４４を介してＶＢ電位が印加される。
すなわち、分離領域５には基準電位としてのＧＮＤ電位が印加される。また、第１ウエル領域２及び耐圧領域４には、第１ウエル領域２及び耐圧領域４に亘って設けられた第３コンタクト領域９、及び第１ウエル領域２の内部に設けられた第１コンタクト領域８を介して、ＧＮＤ電位とは異なる第１電位としてのＶＢ電位が印加される。また、第２ウエル領域３には、第２コンタクト領域１４を介して、ＧＮＤ電位及びＶＢ電位とは異なる第２電位としてのＶＳ電位が印加される。また、ｐＭＯＳ３５の第１主電極領域１２にはＶＢ電位が印加され、ｎＭＯＳ３６の第１主電極領域６にはＶＳ電位が印加される。
図２に示すように、第１コンタクト領域８は、平面形状がＬ字形で形成され、ｐＭＯＳ３５のゲート幅方向（ゲート電極１８の長手方向）に沿って伸びる第１部分がｐＭＯＳ３５の第１主電極領域（ソース領域）１２と接触し、この第１部分からｐＭＯＳ３５のゲート長方向（ゲート電極１８の幅方向）に沿って伸びる第２部分がｐＭＯＳ３５の第１主電極領域１２及び第２主電極領域１３から離間するようにして配置されている。
図２に示すように、第２コンタクト領域１４は、平面形状がコの字形で形成され、ｎＭＯＳ３６を囲むようにして配置されている。第２コンタクト領域１４は、ｎＭＯＳ３６のゲート幅方向（ゲート電極１７の長手方向）に沿って伸びる第１部分がｎＭＯＳ３６の第１主電極領域（ソース領域）６と接触し、この第１部分からｎＭＯＳ３６のゲート長方向（ゲート電極１７の幅方向）に沿って伸びる第２部分及びこの第２部分からｎＭＯＳ３６のゲート幅方向に沿って伸びる第３部分がｎＭＯＳ３６の第１主電極領域６及び第２主電極領域７から離間するようにして配置されている。
第３コンタクト領域９は、ｐＭＯＳ３５及びｎＭＯＳ３６の周囲を囲むようにして環状に延伸するリング状平面パターンで構成されている。
図３に示すように、半導体基板１の主面とは反対側の裏面である下面側の下部には、第１ウエル領域２から離間して第１導電型（ｎ＋型）の電流抑制層２１が設けられている。この電流抑制層２１は、詳細に図示していないが、半導体基板１の下面の全面に設けられており、第１ウエル領域２の底面全体と対向している。すなわち、第１の実施形態に係る半導体集積回路４０は、第１ウエル領域２の直下の半導体基板１の下部に第１ウエル領域２から離間して設けられた電流抑制層２１を備えている。したがって、第１ウエル領域２と半導体基板１の下面との間には半導体基板１と電流抑制層２１とのｐｎ接合界面部の電位差による電位障壁が存在している。また、このｐｎ接合界面部には拡散電位があり、バイアスを掛けていない状態でも電流抑制層２１が第１ウエル領域２と電流抑制層２１との間の領域（半導体基板１）の基板電位よりも０．６Ｖ（シリコンのｐｎ接合界面の拡散電位）程度高い電位になっている。電流抑制層２１は、半導体基板１よりも高い不純物濃度で形成され、例えば１×１０１４〜１×１０２１／ｃｍ３程度の不純物濃度で形成されている。電流抑制層２１は、耐圧領域４及び分離領域５からも離間している。
第１の実施形態に係る半導体集積回路４０は、図６に示すように、半導体チップ３０として配線基板７０に実装される。配線基板７０は、例えばセラミックスなどの絶縁性材料からなるコア材７１の上面に導電性の金属材料からなるダイパッド７２及びワイヤ接続部７３が配置されている。ダイパッド７２及びワイヤ接続部７３は互いに一体に形成され、電気的に接続されている。また、コア材７１の上面には絶縁性の材料からなる保護膜７４が設けられており、この保護膜７４に設けられた開口部からダイパッド７２及びワイヤ接続部７３がそれぞれ露出している。
半導体チップ３０は、半導体基板１の下面とダイパッド７２の上面との間に例えば導電性の銀ペーストからなる接着材８０を介してダイパッド７２に接着固定される。半導体チップ３０の上面にはＧＮＤ端子４６が設けられており、このＧＮＤ端子４６はボンディングワイヤ８１を介してワイヤ接続部７３と電気的に接続される。
図６には図示していないが、ダイパッド７２及びワイヤ接続部７３にはＧＮＤ電位が印加される。この場合、半導体基板１の下面にはＧＮＤ電位が印加されるので、電流抑制層２１もＧＮＤ電位が印加される。この基板下面のＧＮＤ電位印加は、配線基板７０に半導体チップ３０を実装した後、半導体チップ３０が浮遊容量として他の半導体チップや回路に影響しないようにすることや、半導体チップ３０での電源電位を安定化させるなどの目的で実施される。
第１電位であるＶＢ電位及び第２電位であるＶＳ電位は、第１ウエル領域２と第２ウエル領域３との間のｐｎ接合界面部が半導体集積回路４０の通常動作で逆方向にバイアスされる電位である。
第１の実施形態に係る半導体集積回路４０は、自己分離型ＩＣプロセスが用いられている。自己分離型ＩＣプロセスによって作製された半導体集積回路４０では、図３に示すように、ハイサイド駆動回路形成領域１Ａに、ｐ−型の第２ウエル領域３、ｎ型の第１ウエル領域２、ｐ−型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９が形成される。この寄生ｐｎｐバイポーラトランジスタ２９のベース、エミッタ、コレクタは、ＶＢ端子４４、ＶＳ端子４３、ＧＮＤ端子４６に夫々接続された状態となる。
半導体集積回路４０の通常動作では、電源電位であるＶＢ電位は中間電位であるＶＳ電位よりも高いため、寄生ｐｎｐバイポーラトランジスタ２９は動作しない。しかしながら、負電圧サージによりＶＢ電位がＶＳ電位よりもシリコンのｐｎ接合界面部の拡散電位である０．６Ｖ以上低下した場合、すなわちＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）の電位関係になった場合、寄生ｐｎｐバイポーラトランジスタ２９がオン状態となる。このとき、図３を参照して説明すると、従来の半導体集積回路（高耐圧ＩＣ）では、半導体基板１の下面がＧＮＤ電位の印加により電位固定された場合、ハイサイド回路側の高電圧（ＨＶの高電位側電位）が印加されたＶＳ端子４３とＧＮＤ端子４６との間、すなわち第２ウエル領域３から半導体基板１の下面に至る電流経路に大電流が流れるため、大電流による発熱によって半導体集積回路４０に誤動作や動作不良が生じ、信頼性低下の要因となる。
ここで、第２ウエル領域３から半導体基板１の下面に至る電流経路に大電流が流れる理由を詳しく説明すると、基板縦方向の寄生ｐｎｐバイポーラトランジスタ２９は面積が大きく、第２ウエル領域３から半導体基板１の下面に至る電流経路の面積も大きいため大電流が流れる。
また、ＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）の電位関係になる理由を詳しく説明すると、図１に示すように、半導体集積回路４０で電力変換部５０を駆動する場合、例えばＶＢ端子４４とＶＳ端子４３との間に外付素子としてのブートストラップコンデンサ５６が接続される。このブートストラップコンデンサ５６に充電された電荷でＶＢ端子４４に印加されるＶＢ電位とＶＳ端子４３に印加されるＶＳ電位との電位差（ＶＢ−ＶＳ間電圧）を保っている。ＶＢ端子４４には、ブートストラップダイオード５５、その他の配線などが接続される。また、ＶＳ端子４３には、負荷５７、その他の配線などが接続される。
ＶＢ端子４４とＶＳ端子４３とでは接続される物が異なり、ＶＢ端子４４とＶＳ端子４３とでは付加される寄生容量が異なるため、ＶＢ電位が変動した場合にＶＳ電位が十分に追従できない場合がある。そのため、負電圧サージによりＶＢ電位が変動した際、ＶＢ電位とＶＳ電位との電位差を保持できない場合がある。したがって、ＶＢ電位とＶＳ電位の変動の違いが大きい場合にＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）となることがある。
これに対し、第１の実施形態に係る半導体集積回路４０は、図３に示すように、第１ウエル領域２の直下の半導体基板１の下部に、第１ウエル領域２から離間して設けられた電流抑制層２１を備えている。したがって、寄生ｐｎｐバイポーラトランジスタ２９の基板縦方向の電流経路（第２ウエル領域３から半導体基板１の下面に至る電流経路）に電流抑制層２１による電位障壁が存在し、寄生ｐｎｐバイポーラトランジスタ２９のコレクタが半導体基板１の下面に直接つながらないので、基板縦方向の電流経路を流れる電流、換言すればキャリアの移動を抑制することができる。このため、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、寄生ｐｎｐバイポーラトランジスタ２９の動作に起因して大電流が流れることによる発熱によって半導体集積回路４０に生じる誤動作や動作不良を防止することができるので、第１の実施形態に係る半導体集積回路の信頼性向上を図ることができる。
半導体集積回路４０の通常動作では、図４に示すように、ｐ−型の半導体基板１及びｐ−型の分離領域５と、ｎ型の第１ウエル領域２及びｎ−型の耐圧領域４とのｐｎ接合界面部で空乏層１０が生じる。この空乏層１０が電流抑制層２１に接触すると耐圧劣化の要因となる。したがって、第１の実施形態に係る半導体集積回路４０において、半導体基板１の厚さｄｓｕｂは、空乏層１０が電流抑制層２１に接触しない厚さ、換言すれば空乏層１０が電流抑制層２１から離間する厚さになっている。
図５は、第１の実施形態に係る半導体集積回路４０の空乏層シミュレーション結果の一例を示す図である。図５のデータは、図４を参照すると、第１ウエル領域２と半導体基板１とのｐｎ接合界面部が逆方向にバイアスされるように電位を印加した際、その第１ウエル領域２と半導体基板１とのｐｎ接合界面部から半導体基板１側に広がる（伸びる）空乏層の長さｄｄｅｐを計算したデータである。また、データの計算では、半導体基板１の比抵抗として例えば３５０Ωｃｍの値を使用し、第１ウエル領域２の不純物濃度として例えば２×１０１６ｃｍ３の値を使用した。
半導体集積回路４０では、耐圧仕様として主に６００Ｖ仕様と１２００Ｖ仕様とがある。図５に示すように、ＶＳ電位が６００Ｖでの空乏層１０の長さｄｄｅｐは約１５０μｍ程度であり、ＶＳ電位が１２００Ｖでの空乏層１０の長さｄｄｅｐは約２００μｍ程度である。また、電流抑制層２１の深さは約０．５μｍ程度から約２０μｍ程度である。第１ウエル領域２の深さは約１０μｍ程度であるので、この第１ウエル領域２の深さを考慮し、空乏層１０が電流抑制層２１から離間するように半導体基板１の上面から電流抑制層２１までの厚さｄｓｕｂを設定する。６００Ｖ仕様の場合は半導体基板１の厚さｄｓｕｂを１６０μｍ程度以上とすることが好ましい。また、１２００Ｖ仕様の場合は半導体基板１の厚さｄｓｕｂを２１０μｍ程度以上とすることが好ましい。
また、別な表現をすると、第１ウエル領域２の底面と電流抑制層２１との間の距離Ｌ１を、６００Ｖ仕様の場合は約１５０μｍ程度以上とし、１２００Ｖ仕様の場合は約２００μｍ程度以上とすることが好ましい。
負電圧サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合、寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流は、第１ウエル領域２の底面から半導体基板１を介して分離領域５に至る電流経路を流れ、ＧＮＤ電位が印加される接地電極５ａに引き抜かれる。この電流経路は、第１ウエル領域２と分離領域５との間の耐圧領域４の幅Ｗｎを広くすることで抵抗成分を高くすることができるので、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることが可能となり、寄生ｐｎｐバイポーラトランジスタの動作を抑制することができる。耐圧領域４の幅Ｗｎは、耐圧を確保するため、通常、６００Ｖ仕様で約１００μｍ程度、１２００Ｖ仕様で約２００μｍ程度になっている。この耐圧領域４の幅Ｗｎであれば、第１ウエル領域２の底面から半導体基板１を介して耐圧領域４に至る電流経路の抵抗成分が高いため、接地電極５ａに寄生ｐｎｐバイポーラトランジスタ２９のコレクタ電流が大電流となって流れることはない。
なお、第１の実施形態では、半導体基板１の下面の全面に電流抑制層２１を設けた場合について説明したが、電流抑制層２１は、半導体基板１の下面に、少なくとも第１ウエル領域２と対向するようにして選択的に設けてもよい。
（第２の実施形態）
本発明の第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態に係る半導体集積回路４０とほぼ同様の構成になっているが、半導体基板の構成が異なっている。
すなわち、第１の実施形態に係る半導体集積回路４０では、図３に示すように、ｐ−型の半導体基板１を用いた。これに対し、第２の実施形態に係る半導体集積回路４０Ａでは、図７に示すように、第２導電型（ｐ−型）の半導体基板１ａ上に例えばエピタキシャル成長により第１導電型（ｎ−型）の半導体層１ｂが設けられた半導体基体２３を用いている。この半導体基体２３のハイサイド駆動回路形成領域１Ａにおいて、半導体基板１ａと半導体層１ｂとの間には、半導体基板１ａ及び半導体層１ｂよりも不純物濃度が高い第１導電型（ｎ＋型）の埋込領域２２が設けられている。
第１ウエル領域２及び分離領域５は、半導体層１ｂに設けられている。第１ウエル領域２は、埋込領域２２上の半導体層１ｂにこの埋込領域２２と接するようにして設けられている。分離領域５は半導体基板１ａに到達する深さで形成されている。また、電流抑制層２１は、第１ウエル領域２の直下の半導体基板１ａの下部に、第１ウエル領域２及び埋込領域２２から離間して設けられている。第１の実施形態では、図３に示すように、第１ウエル領域２と分離領域５との間に耐圧領域４を設けた構成になっているが、第２の実施形態では、図７に示すように、第１ウエル領域２と分離領域５との間に図３の耐圧領域４に代えて半導体層１ｂを設けた構成になっている。したがって、ｎ＋型の第３コンタクト領域９は、第１ウエル領域２及び半導体層１ｂの各々の上部に、この第１ウエル領域２及び半導体層１ｂに亘って設けられている。この他の構成は、第１の実施形態と同様になっている。
第２の実施形態に係る半導体集積回路４０Ａは、ハイサイド駆動回路形成領域１Ａにおいて、第１ウエル領域２と接するようにして半導体基板１ａと半導体層１ｂとの間に設けられた高濃度の埋込領域２２を備えている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
更に、第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態と同様に、ハイサイド駆動回路形成領域１Ａにおいて、第１ウエル領域２の直下の半導体基板１ａの下部に第１ウエル領域２及び埋込領域２２から離間して設けられた電流抑制層２１を備えている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第２の実施形態に係る半導体集積回路４０Ａは、第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
(第３の実施形態)
本発明の第３の実施形態に係る半導体集積回路４０Ｂは、第２の実施形態に係る半導体集積回路４０Ａとほぼ同様の構成になっているが、半導体基体の構成が異なっている。
すなわち、第２の実施形態に係る半導体集積回路４０Ａでは、図７に示すように、ｐ−型の半導体基板１ａ上にｎ−型の半導体層１ｂが設けられた半導体基体２３を用いた。これに対し、第３の実施形態に係る半導体集積回路４０Ｂでは、図８に示すように、第２導電型（ｐ−型）の半導体基板１ａ上に第２導電型（ｐ−型）の半導体層１ｃが設けられた半導体基体２４を用いている。この半導体基体２４のハイサイド駆動回路形成領域１Ａにおいて、半導体基板１ａと半導体層１ｃとの間には、半導体基板１ａ及び半導体層１ｃよりも不純物濃度が高い第１導電型(ｎ＋型)の埋込領域２２が設けられている。
分離領域５は半導体基板１ａに到達する深さで半導体層１ｃに設けられている。半導体層１ｃには第１導電型（ｎ−型）の第３ウエル領域２５が設けられている。第１ウエル領域２は、第３ウエル領域２５の内部に設けられている。また、第１ウエル領域２は、第３ウエル領域２５の内部において、埋込領域２２上にこの埋込領域２２と接するようにして設けられている。第２の実施形態では、図７に示すように、第１ウエル領域２と分離領域５との間に半導体層１ｂを設けた構成になっているが、第３の実施形態では、図８に示すように、第１ウエル領域２と分離領域５との間に図７に示す半導体層１ｂに代えて第３ウエル領域２５を設けた構成になっている。したがって、ｎ＋型の第３コンタクト領域９は、第１ウエル領域２及び第３ウエル領域２５の各々の上部にこの第１ウエル領域２及び第３ウエル領域２５に亘って設けられている。この他の構成は、第２の実施形態と同様になっている。
第３の実施形態に係る半導体集積回路４０Ｂは、ハイサイド駆動回路形成領域１Ａにおいて、第１ウエル領域２と接するようにして半導体基板１ａと半導体層１ｃとの間に設けられた高濃度の埋込領域２２を備えている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
更に、第３の実施形態に係る半導体集積回路４０Ｂは、第１の実施形態と同様に、ハイサイド駆動回路形成領域１Ａにおいて、第１ウエル領域２の直下の半導体基板１ａの下部に第１ウエル領域２及び埋込領域２２から離間して設けられた電流抑制層２１を備えている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第３の実施形態に係る半導体集積回路４０Ｂは、第２実施形態と同様に第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
（第４の実施形態）
図９に示すように、本発明の第４の実施形態に係る半導体集積回路４０Ｃは、制御回路３１、レベルシフト回路３２、駆動回路３３ａ等を備えたパワーＩＣである。この半導体集積回路４０Ｃは、図９に示すように、駆動対象として、例えば降圧コンバータ６０のスイッチング素子Ｓ３を駆動する。降圧コンバータ６０は、図１０に示すように、ダイオード６１、キャパシタ６２、コイル６３及びスイッチング素子Ｓ３等で構成されている。スイッチング素子Ｓ３は例えばＩＧＢＴ等の能動素子で構成されている。
駆動回路３３ａは、ゲート駆動回路３４ａを備えている。このゲート駆動回路３４ａは、第１の実施形態のゲート駆動回路３４と同様の構成になっている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子４４に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。ｐＭＯＳ３５とｎＭＯＳ３６との接続点には、降圧コンバータ６０を構成するスイッチング素子Ｓ３のゲートが接続される。
ゲート駆動回路３４ａは、ＶＳ端子４３に印加される第２電位としてのＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して降圧コンバータ６０のスイッチング素子Ｓ３を駆動する。
このように降圧コンバータ６０のスイッチング素子Ｓ３を駆動する第４の実施形態４に係る半導体集積回路４０Ｃにおいても、第１の実施形態と同様に、図３を参照して説明すれば、ｐ−型の第２ウエル領域３、ｎ−型の第１ウエル領域２、ｐ−型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
なお、第４の実施形態では、降圧コンバータ６０のスイッチング素子Ｓ３を駆動する半導体集積回路について説明したが、本発明はこれに限定されるものではなく、例えば、昇降コンバータ、フライバックコンバータ、フォワードコンバータなどのスイッチング素子を駆動する半導体集積回路に適用できる。
以上、本発明を上記実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
以上のように、本発明に係る半導体集積回路は、信頼性向上を図ることができ、スイッチング素子を駆動する駆動回路を備えた電力用集積回路装置（パワーＩＣ）に有用である。
１，１ａ…半導体基板、１ｂ，１ｃ…半導体層
１Ａ…ハイサイド駆動回路形成領域
２…第１ウエル領域
３…第２ウエル領域
４…耐圧領域
５…分離領域、５ａ…接地電極、
５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１２ｂ，１３ｂ，１４ｂ…導電性プラグ
６…第１主電極領域、６ａ…ソース電極
７…第２主電極領域、７ａ…ドレイン電極
８…第１コンタクト領域、８ａ…第１コンタクト電極
９…第３コンタクト領域、９ａ…第３コンタクト電極
１２…第１主電極領域、１２ａ…ソース電極
１３…第２主電極領域、１３ａ…ドレイン電極
１４…第２コンタクト領域、１４ａ…第２コンタクト電極
１５，１６…ゲート絶縁膜
１７，１８…ゲート電極
２０…層間絶縁膜
２１…電流抑制層
２２…埋込領域
２３，２４…半導体基体、２５…第３ウエル領域
２９…寄生ｐｎｐバイポーラトランジスタ
３０…半導体チップ
３１…制御回路、３２…レベルシフト回路、３３…ハイサイド駆動回路、３３ａ…駆動回路、３４，３４ａ…ゲート駆動回路
３５…ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）
３６…ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）
４０，４０Ａ，４０Ｂ，４０Ｃ…半導体集積回路
４１…入力端子、４２…出力端子、４３…ＶＳ端子、４４…ＶＢ端子、４５…ＶＣＣ端子、４６…ＧＮＤ端子
５０…電力変換部、５１…接続点、５５…ブートストラップダイオード、５６…ブートストラップコンデンサ、５７…負荷
６０…降圧コンバータ
７０…配線基板、７１…コア材、７２…ダイパッド、７３…ワイヤ接続部、７４…保護膜
ＦＷＤ１，ＦＷＤ２…還流ダイオード
Ｓ１…高圧側スイッチング素子、Ｓ２…低圧側スイッチング素子、Ｓ３…スイッチング素子

Claims (11)

  1. 第１導電型の第１ウエル領域と、
    前記第１ウエル領域の上部に設けられた第２導電型の第２ウエル領域と、
    前記第１ウエル領域の直下の第２導電型の半導体基板の下部に前記第１ウエル領域から離間して設けられた第１導電型の電流抑制層と、
    前記半導体基板の上部に前記第１ウエル領域から離間して設けられ、かつ基準電位が印加される第２導電型の分離領域と、
    を備えることを特徴とする半導体集積回路。
  2. 前記第１ウエル領域が前記半導体基板の上部に設けられていることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記半導体基板の上面上に第１導電型の埋込領域を介して半導体層が設けられ、
    前記第１ウエル領域が前記埋込領域上の前記半導体層の上部に前記埋込領域と接するようにして設けられ、
    前記電流抑制層が前記埋込領域から離間していることを特徴とする請求項１に記載の半導体集積回路。
  4. 前記半導体層の上部から前記半導体基板に亘って設けられ、かつ基準電位が印加される第２導電型の分離領域を更に備えることを特徴とする請求項３に記載の半導体集積回路。
  5. 前記第１ウエル領域には前記基準電位とは異なる第１電位が印加され、前記第２ウエル領域には前記基準電位及び前記第１電位とは異なる第２電位が印加されることを特徴とする請求項１又は請求項４に記載の半導体集積回路。
  6. 前記第１電位及び前記第２電位は、前記第１ウエル領域と前記第２ウエル領域との間のｐｎ接合界面部が通常動作で逆バイアスされる電位であることを特徴とする請求項５に記載の半導体集積回路。
  7. 前記第１ウエル領域と前記電流抑制層との間の距離は、前記第１ウエル領域に第１電位を印加し、前記第２ウエル領域に前記第１電位とは異なる第２電位を印加したときに、前記半導体基板と前記第１ウエル領域とのｐｎ接合界面部から広がる空乏層が前記電流抑制層から離間する距離になっていることを特徴とする請求項１に記載の半導体集積回路。
  8. 前記第１ウエル領域の上部に第２導電型の第１及び第２主電極領域が設けられた第１能動素子と、
    前記第２ウエル領域の上部に第１導電型の第１及び第２主電極領域が設けられた第２能動素子と、
    を更に備えることを特徴とする請求項６又は請求項７に記載の半導体集積回路。
  9. 前記第１能動素子と前記第２能動素子とが直列に接続されたゲート駆動回路を更に備え、
    前記第１能動素子と前記第２能動素子との接続点には、前記ゲート駆動回路の駆動対象となるスイッチング素子のゲートが接続されることを特徴とする請求項８に記載の半導体集積回路。
  10. 前記第１能動素子と前記第２能動素子とが直列に接続されたゲート駆動回路を更に備え、
    高圧側のスイッチング素子と低圧側のスイッチング素子とが直列に接続されたハイサイド回路を前記ゲート駆動回路の駆動対象とするとき、前記第１能動素子と前記第２能動素子との接続点には、前記高圧側のスイッチング素子のゲートが接続されることを特徴とする請求項８に記載の半導体集積回路。
  11. 前記第１及び第２能動素子の各々の第２主電極領域が接続されており、前記第１能動素子の第１主電極領域に前記第１電位が印加され、前記第２能動素子の第１主電極領域に前記第２電位が印加されることを特徴とする請求項９又は請求項１０に記載の半導体集積回路。
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