JP3450307B2 - 負電圧昇圧回路 - Google Patents
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- H02M3/073—Charge pumps of the Schenkel-type
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- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
Description
【０００１】
【発明の属する技術分野】本発明は電荷転送用スイッチ
にＭＯＳトランジスタを用いた負電圧昇圧回路に関し、
特に昇圧効率を向上させた負電圧昇圧回路に関する。
にＭＯＳトランジスタを用いた負電圧昇圧回路に関し、
特に昇圧効率を向上させた負電圧昇圧回路に関する。
【０００２】
【従来の技術】最近、電気的に書込み可能なＥＥＰＲＯ
Ｍやフラッシュメモリが携帯電話などの機器に多用化さ
れてきている。これらのメモリの書込みや消去時には、
一般的に負の高電圧が必要となる。正の電圧を出力する
電源とは別に、負の高電圧電源を別途機器に搭載するの
は経済的にコストアップとなるので、単一電源から負電
圧昇圧回路を用いて、負の高電圧を発生させる方式が広
く採用されている。
Ｍやフラッシュメモリが携帯電話などの機器に多用化さ
れてきている。これらのメモリの書込みや消去時には、
一般的に負の高電圧が必要となる。正の電圧を出力する
電源とは別に、負の高電圧電源を別途機器に搭載するの
は経済的にコストアップとなるので、単一電源から負電
圧昇圧回路を用いて、負の高電圧を発生させる方式が広
く採用されている。
【０００３】このような負電圧昇圧回路の従来例が、特
開平１１−２６５５９３号公報に記載されており、図９
〜図１１を参照して上記公報記載の負電圧昇圧回路を説
明すると、図９は上記公報記載の回路図、図１０は昇圧
単位回路ＣＰ４を構成するＮ型ＭＯＳトランジスタＭＮ
４の構造断面図、及びＮ型ＭＯＳトランジスタＭＮ４の
各端子とＰ型拡散層２，５とＮ型拡散層３，４相互の接
続関係を示す配線図である。
開平１１−２６５５９３号公報に記載されており、図９
〜図１１を参照して上記公報記載の負電圧昇圧回路を説
明すると、図９は上記公報記載の回路図、図１０は昇圧
単位回路ＣＰ４を構成するＮ型ＭＯＳトランジスタＭＮ
４の構造断面図、及びＮ型ＭＯＳトランジスタＭＮ４の
各端子とＰ型拡散層２，５とＮ型拡散層３，４相互の接
続関係を示す配線図である。
【０００４】また図１１は、図９に示す負電圧昇圧回路
を駆動するためのクロック信号、接続点Ａ４，Ａ５，Ａ
４１及び出力端子Ｏｕｔの出力電圧ＶＰＮ、Ｎ型ＭＯＳ
トランジスタＭＮ４のチャネル電流Ｉ１、寄生バイポー
ラトランジスタのベース電流Ｉ２とコレクタ電流Ｉ３と
を示した信号波形図である。
を駆動するためのクロック信号、接続点Ａ４，Ａ５，Ａ
４１及び出力端子Ｏｕｔの出力電圧ＶＰＮ、Ｎ型ＭＯＳ
トランジスタＭＮ４のチャネル電流Ｉ１、寄生バイポー
ラトランジスタのベース電流Ｉ２とコレクタ電流Ｉ３と
を示した信号波形図である。
【０００５】図９に示す負電圧昇圧回路は、入力端ＩＮ
が接地電位ＧＮＤに接続されたＮ型ＭＯＳトランジスタ
ＭＮ０により構成される昇圧単位回路ＣＰ０と、Ｎ型Ｍ
ＯＳトランジスタＭＮ１〜ＭＮ５，ＭＮ１１〜ＭＮ５１
と容量素子Ｃ１〜Ｃ５，Ｃ１１〜Ｃ５１との各組み合わ
せにより構成される５つの昇圧単位回路ＣＰ１〜ＣＰ５
とにより構成され、最終段の昇圧単位回路ＣＰ５の出力
端子Ｏｕｔに負電圧昇圧回路の出力電圧ＶＰＮを生成す
る。
が接地電位ＧＮＤに接続されたＮ型ＭＯＳトランジスタ
ＭＮ０により構成される昇圧単位回路ＣＰ０と、Ｎ型Ｍ
ＯＳトランジスタＭＮ１〜ＭＮ５，ＭＮ１１〜ＭＮ５１
と容量素子Ｃ１〜Ｃ５，Ｃ１１〜Ｃ５１との各組み合わ
せにより構成される５つの昇圧単位回路ＣＰ１〜ＣＰ５
とにより構成され、最終段の昇圧単位回路ＣＰ５の出力
端子Ｏｕｔに負電圧昇圧回路の出力電圧ＶＰＮを生成す
る。
【０００６】また図９に示すダイオードＤ０〜Ｄ５は、
図１０に示すように各Ｎ型ＭＯＳトランジスタＭＮ０〜
ＭＮ５の各ソースとドレインとが形成されるＰ型ウェル
８と、Ｐ型ウェル８がその中に形成されるＮ型ウェル９
間とのＰＮ接合による寄生ダイオードを表しており、Ｎ
型ウェル９はＮ型拡散層１，５を介して電源ＶＣＣでバ
イアスされている。
図１０に示すように各Ｎ型ＭＯＳトランジスタＭＮ０〜
ＭＮ５の各ソースとドレインとが形成されるＰ型ウェル
８と、Ｐ型ウェル８がその中に形成されるＮ型ウェル９
間とのＰＮ接合による寄生ダイオードを表しており、Ｎ
型ウェル９はＮ型拡散層１，５を介して電源ＶＣＣでバ
イアスされている。
【０００７】Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ５と
Ｎ型ＭＯＳトランジスタＭＮ１１〜ＭＮ５１は、図１０
にＮ型ＭＯＳトランジスタＭＮ４を例にして構造断面図
を示すように各ＭＯＳトランジスタの構造は同様であ
り、各Ｎ型ＭＯＳトランジスタのソース・ドレインは、
Ｐ型半導体基板１０に形成されたＮ型ウェル９に包含さ
れるようにしてＰ型半導体基板１０から分離して形成さ
れたるＰ型ウェル８に形成される。
Ｎ型ＭＯＳトランジスタＭＮ１１〜ＭＮ５１は、図１０
にＮ型ＭＯＳトランジスタＭＮ４を例にして構造断面図
を示すように各ＭＯＳトランジスタの構造は同様であ
り、各Ｎ型ＭＯＳトランジスタのソース・ドレインは、
Ｐ型半導体基板１０に形成されたＮ型ウェル９に包含さ
れるようにしてＰ型半導体基板１０から分離して形成さ
れたるＰ型ウェル８に形成される。
【０００８】昇圧単位回路ＣＰ０を構成するＮ型ＭＯＳ
トランジスタＭＮ０は、ソースが入力端ＩＮを介して接
地電位ＧＮＤに接続され、ドレインが自身のゲート電極
と自身のチャネル領域となるＰ型ウェル８とに共通接続
され、さらに昇圧単位回路ＣＰ０の出力端となる接続点
Ａ１に接続される。
トランジスタＭＮ０は、ソースが入力端ＩＮを介して接
地電位ＧＮＤに接続され、ドレインが自身のゲート電極
と自身のチャネル領域となるＰ型ウェル８とに共通接続
され、さらに昇圧単位回路ＣＰ０の出力端となる接続点
Ａ１に接続される。
【０００９】昇圧単位回路ＣＰ０の次段に接続される昇
圧単位回路ＣＰ１は、入力端となるＮ型ＭＯＳトランジ
スタＭＮ１のソースとＮ型ＭＯＳトランジスタＭＮ１１
のゲートとを昇圧単位回路ＣＰ０の出力端に接続し、Ｎ
型ＭＯＳトランジスタＭＮ１のドレインと自身のチャネ
ル領域となるＰ型ウェルとを接続し、さらにＮ型ＭＯＳ
トランジスタＭＮ１１のドレインとＮ型ＭＯＳトランジ
スタＭＮ１１のチャネル領域となるＰ型ウェルとを共通
接続して昇圧単位回路ＣＰ１の出力端である接続点Ａ２
に接続する。
圧単位回路ＣＰ１は、入力端となるＮ型ＭＯＳトランジ
スタＭＮ１のソースとＮ型ＭＯＳトランジスタＭＮ１１
のゲートとを昇圧単位回路ＣＰ０の出力端に接続し、Ｎ
型ＭＯＳトランジスタＭＮ１のドレインと自身のチャネ
ル領域となるＰ型ウェルとを接続し、さらにＮ型ＭＯＳ
トランジスタＭＮ１１のドレインとＮ型ＭＯＳトランジ
スタＭＮ１１のチャネル領域となるＰ型ウェルとを共通
接続して昇圧単位回路ＣＰ１の出力端である接続点Ａ２
に接続する。
【００１０】また昇圧単位回路ＣＰ１の入力端となる接
続点Ａ１には、容量素子Ｃ１の一端が接続され、容量素
子Ｃ１の他端にはクロック信号ＣＫ１が印加される。ま
た、Ｎ型ＭＯＳトランジスタＭＮ１のゲートには容量素
子Ｃ１１の一端が接続され、容量素子Ｃ１１の他端には
クロック信号ＣＫ３が印加される。
続点Ａ１には、容量素子Ｃ１の一端が接続され、容量素
子Ｃ１の他端にはクロック信号ＣＫ１が印加される。ま
た、Ｎ型ＭＯＳトランジスタＭＮ１のゲートには容量素
子Ｃ１１の一端が接続され、容量素子Ｃ１１の他端には
クロック信号ＣＫ３が印加される。
【００１１】残りの他の昇圧単位回路ＣＰ２〜ＣＰ５も
同様の構成で実現されるが、容量素子Ｃ１〜Ｃ５および
Ｃ１１〜Ｃ１５に供給されるクロック信号は、隣接する
昇圧単位回路では逆相になるように入力される。すなわ
ち、クロック信号ＣＫ１とクロック信号ＣＫ２とは逆相
であり、クロック信号ＣＫ３とクロック信号ＣＫ４とは
逆相となる。
同様の構成で実現されるが、容量素子Ｃ１〜Ｃ５および
Ｃ１１〜Ｃ１５に供給されるクロック信号は、隣接する
昇圧単位回路では逆相になるように入力される。すなわ
ち、クロック信号ＣＫ１とクロック信号ＣＫ２とは逆相
であり、クロック信号ＣＫ３とクロック信号ＣＫ４とは
逆相となる。
【００１２】次に、図１１を参照して図９に示す従来の
負電圧昇圧回路の動作について説明する。
負電圧昇圧回路の動作について説明する。
【００１３】図１１は縦軸を電圧又は電流、横軸を時間
とした電圧及び電流の信号波形図であり、図１のクロッ
ク信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４と接続点Ａ４、
Ａ５、Ａ４１、出力端ＶＰＮの各電圧、およびＮ型ＭＯ
ＳトランジスタＭＮ４のチャネル電流と、Ｎ型拡散層３
をエミッタ、Ｐ型ウェル８をベース、Ｎ型ウェル９をコ
レクタとする寄生ＮＰＮトランジスタのベース電流Ｉ２
とコレクタ電流Ｉ３の各信号波形を示している。
とした電圧及び電流の信号波形図であり、図１のクロッ
ク信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４と接続点Ａ４、
Ａ５、Ａ４１、出力端ＶＰＮの各電圧、およびＮ型ＭＯ
ＳトランジスタＭＮ４のチャネル電流と、Ｎ型拡散層３
をエミッタ、Ｐ型ウェル８をベース、Ｎ型ウェル９をコ
レクタとする寄生ＮＰＮトランジスタのベース電流Ｉ２
とコレクタ電流Ｉ３の各信号波形を示している。
【００１４】以下の動作説明では、説明を簡単にするた
めに昇圧単位回路ＣＰ４のみに着目して説明する。時刻
ｔ１以前ではクロック信号ＣＫ２がＶＣＣレベルになっ
ており、このとき容量素子Ｃ４を介して、接続点Ａ４の
電位はＮ型ＭＯＳトランジスタＭＮ４１が導通するレベ
ルまで上昇しているとする。時刻ｔ２でクロック信号Ｃ
Ｋ１が立ち上がると、容量素子Ｃ５を介して接続点Ａ５
の電位が上昇する。このとき、クロック信号ＣＫ１を入
力する入力端子からＮ型ＭＯＳトランジスタＭＮ４１を
介して接続点Ａ４１に電荷が供給され、Ｎ型ＭＯＳトラ
ンジスタＭＮ４のゲートの接続点Ａ４１の電位は上昇す
る。
めに昇圧単位回路ＣＰ４のみに着目して説明する。時刻
ｔ１以前ではクロック信号ＣＫ２がＶＣＣレベルになっ
ており、このとき容量素子Ｃ４を介して、接続点Ａ４の
電位はＮ型ＭＯＳトランジスタＭＮ４１が導通するレベ
ルまで上昇しているとする。時刻ｔ２でクロック信号Ｃ
Ｋ１が立ち上がると、容量素子Ｃ５を介して接続点Ａ５
の電位が上昇する。このとき、クロック信号ＣＫ１を入
力する入力端子からＮ型ＭＯＳトランジスタＭＮ４１を
介して接続点Ａ４１に電荷が供給され、Ｎ型ＭＯＳトラ
ンジスタＭＮ４のゲートの接続点Ａ４１の電位は上昇す
る。
【００１５】次に時刻ｔ３でクロック信号ＣＫ２が立ち
下がり、容量素子Ｃ４を介して負のパルス電流が接続点
Ａ４に流れ接続点Ａ４の電位は低下する。そのとき、図
１０に示すように接続点Ａ５と接続点Ａ４に接続するＰ
Ｎ接合は順バイアスとなりＰ型拡散層２，５からＮ型拡
散層３に対して電流Ｉ２が流れ、その後すぐに時刻ｔ４
でクロック信号ＣＫ４が立ち上がると、容量素子Ｃ４１
を介して正のパルス電流がＮ型ＭＯＳトランジスタＭＮ
４のゲートに流入するため、Ｎ型ＭＯＳトランジスタＭ
Ｎ４のゲート電位はさらに上昇し、Ｎ型ＭＯＳトランジ
スタＭＮ４が十分に導通し接続点Ａ５から接続点Ａ４に
チャネル電流Ｉ１が流れる。各昇圧単位回路ＣＰ０〜Ｃ
Ｐ５がこの動作を順次繰り返すことにより、図１１に示
すように出力端子Ｏｕｔの出力電圧ＶＰＮの電位は例え
ば−１３Ｖ程度までクロック信号の周期毎に低下し、所
定時間後に負の一定電位（−１３Ｖ）となる。
下がり、容量素子Ｃ４を介して負のパルス電流が接続点
Ａ４に流れ接続点Ａ４の電位は低下する。そのとき、図
１０に示すように接続点Ａ５と接続点Ａ４に接続するＰ
Ｎ接合は順バイアスとなりＰ型拡散層２，５からＮ型拡
散層３に対して電流Ｉ２が流れ、その後すぐに時刻ｔ４
でクロック信号ＣＫ４が立ち上がると、容量素子Ｃ４１
を介して正のパルス電流がＮ型ＭＯＳトランジスタＭＮ
４のゲートに流入するため、Ｎ型ＭＯＳトランジスタＭ
Ｎ４のゲート電位はさらに上昇し、Ｎ型ＭＯＳトランジ
スタＭＮ４が十分に導通し接続点Ａ５から接続点Ａ４に
チャネル電流Ｉ１が流れる。各昇圧単位回路ＣＰ０〜Ｃ
Ｐ５がこの動作を順次繰り返すことにより、図１１に示
すように出力端子Ｏｕｔの出力電圧ＶＰＮの電位は例え
ば−１３Ｖ程度までクロック信号の周期毎に低下し、所
定時間後に負の一定電位（−１３Ｖ）となる。
【００１６】
【発明が解決しようとする課題】上述した従来の負電圧
昇圧回路は、時刻t３で接続点Ａ４の電位が接続点Ａ５
の電位より低くなると、Ｐ型ウェル８とＮ型拡散層３が
順バイアスとなり、図１０に示すようにＰ型拡散層２，
５からＮ型拡散層３に対して、ＰＮ接合順方向電流Ｉ２
がベース電流として流れ込む。このためＶＣＣ電位にバ
イアスされているＮ型ウェル９から、順方向電流Ｉ２を
エミッタ接地電流増幅率ｈｆｅ倍したコレクタ電流Ｉ３
が接続点Ａ４に流れ込む。
昇圧回路は、時刻t３で接続点Ａ４の電位が接続点Ａ５
の電位より低くなると、Ｐ型ウェル８とＮ型拡散層３が
順バイアスとなり、図１０に示すようにＰ型拡散層２，
５からＮ型拡散層３に対して、ＰＮ接合順方向電流Ｉ２
がベース電流として流れ込む。このためＶＣＣ電位にバ
イアスされているＮ型ウェル９から、順方向電流Ｉ２を
エミッタ接地電流増幅率ｈｆｅ倍したコレクタ電流Ｉ３
が接続点Ａ４に流れ込む。
【００１７】次に、従来の負電圧昇圧回路の接続点にお
ける電圧とチャネル電流Ｉ１及び寄生ＮＰＮトランジス
タのベース電流Ｉ２とコレクタ電流Ｉ３とを示す図１２
を参照して説明を続けると、図１２の時刻ｔ３〜ｔ４に
示すように、接続点Ａ４に接続している容量がコレクタ
電流Ｉ３により充電されるため、電位を下げたはずの接
続点Ａ４の電位が上昇してしまい、Ｎ型拡散層４（ドレ
イン）とＮ型拡散層３（ソース）間のソース・ドレイン
間電圧が減少し、これに起因してＮ型拡散層４（ドレイ
ン）からＮ型拡散層３（ソース）に向かって流れるチャ
ネル電流Ｉ１が減少し昇圧効率を落としてしまう。
ける電圧とチャネル電流Ｉ１及び寄生ＮＰＮトランジス
タのベース電流Ｉ２とコレクタ電流Ｉ３とを示す図１２
を参照して説明を続けると、図１２の時刻ｔ３〜ｔ４に
示すように、接続点Ａ４に接続している容量がコレクタ
電流Ｉ３により充電されるため、電位を下げたはずの接
続点Ａ４の電位が上昇してしまい、Ｎ型拡散層４（ドレ
イン）とＮ型拡散層３（ソース）間のソース・ドレイン
間電圧が減少し、これに起因してＮ型拡散層４（ドレイ
ン）からＮ型拡散層３（ソース）に向かって流れるチャ
ネル電流Ｉ１が減少し昇圧効率を落としてしまう。
【００１８】より具体的に説明すると、Ｎ型拡散層３を
エミッタとしＮ型ウェル９をコレクタとする寄生ＮＰＮ
トランジスタのエミッタ接地電流増幅率ｈｆｅが小さい
場合は、図１１に示すように寄生ＮＰＮトランジスタの
コレクタ電流Ｉ３が小さくなる。このため図１１の時刻
ｔ３〜ｔ４に示すように、接続点Ａ４の電位上昇は小さ
くなり、Ｎ型ＭＯＳトランジスタＭＮ４には時刻ｔ４直
後に示すように大きなチャネル電流Ｉ１が流れる。
エミッタとしＮ型ウェル９をコレクタとする寄生ＮＰＮ
トランジスタのエミッタ接地電流増幅率ｈｆｅが小さい
場合は、図１１に示すように寄生ＮＰＮトランジスタの
コレクタ電流Ｉ３が小さくなる。このため図１１の時刻
ｔ３〜ｔ４に示すように、接続点Ａ４の電位上昇は小さ
くなり、Ｎ型ＭＯＳトランジスタＭＮ４には時刻ｔ４直
後に示すように大きなチャネル電流Ｉ１が流れる。
【００１９】一方、エミッタ接地電流増幅率ｈｆｅが大
きい場合は、図１２に示すように寄生ＮＰＮトランジス
タのコレクタ電流Ｉ３が大きくなる。このため図１２の
時刻ｔ３〜ｔ４に示すように図１１に示す接続点Ａ４の
電位変化と比べて、接続点Ａ４の電位下降は大幅に小さ
くなり、Ｎ型拡散層４（ドレイン）とＮ型拡散層３（ソ
ース）間のソース・ドレイン間電圧がエミッタ接地電流
増幅率ｈｆｅが小さい場合に比べて減少し、Ｎ型ＭＯＳ
トランジスタＭＮ４に時刻ｔ４直後に流れるチャネル電
流Ｉ１は小さくなる。
きい場合は、図１２に示すように寄生ＮＰＮトランジス
タのコレクタ電流Ｉ３が大きくなる。このため図１２の
時刻ｔ３〜ｔ４に示すように図１１に示す接続点Ａ４の
電位変化と比べて、接続点Ａ４の電位下降は大幅に小さ
くなり、Ｎ型拡散層４（ドレイン）とＮ型拡散層３（ソ
ース）間のソース・ドレイン間電圧がエミッタ接地電流
増幅率ｈｆｅが小さい場合に比べて減少し、Ｎ型ＭＯＳ
トランジスタＭＮ４に時刻ｔ４直後に流れるチャネル電
流Ｉ１は小さくなる。
【００２０】エミッタ接地電流増幅率ｈｆｅは、図１０
に示すベース幅Ｗｂが量産上大きく変動するなどの理由
により製造工程上大きく変動し、エミッタ接地電流増幅
率ｈｆｅが大きい場合は、上述したようにチャネル電流
Ｉ１が大幅に減少する。
に示すベース幅Ｗｂが量産上大きく変動するなどの理由
により製造工程上大きく変動し、エミッタ接地電流増幅
率ｈｆｅが大きい場合は、上述したようにチャネル電流
Ｉ１が大幅に減少する。
【００２１】この結果、図１３に示す負電圧昇圧回路の
出力電圧ＶＰＮと出力電流との関係からわかるように、
従来の負電圧昇圧回路では出力電圧ＶＰＮが−１０Ｖに
おける出力電流の目標−１００μＡに対し、実際には出
力電流が全く流れないという問題が発生する。
出力電圧ＶＰＮと出力電流との関係からわかるように、
従来の負電圧昇圧回路では出力電圧ＶＰＮが−１０Ｖに
おける出力電流の目標−１００μＡに対し、実際には出
力電流が全く流れないという問題が発生する。
【００２２】このため本発明の目的は、寄生バイポーラ
トランジスタのエミッタ接地電流増幅率ｈｆｅが大きく
なった場合でも昇圧効率が低下しない負電圧昇圧回路を
提供することにある。
トランジスタのエミッタ接地電流増幅率ｈｆｅが大きく
なった場合でも昇圧効率が低下しない負電圧昇圧回路を
提供することにある。
【００２３】また本発明の他の目的は、負電圧を昇圧す
るための昇圧単位回路が直列接続されて構成され、昇圧
単位回路の出力端子と昇圧単位回路の入力端間のチャネ
ル電流をスイッチングするＭＯＳトランジスタのチャネ
ル領域のバイアス電位を、同一チャネル領域にあるドレ
イン（出力端）に接続する代わりに、負電圧昇圧回路の
出力端子により近い昇圧単位回路の出力端に接続するこ
とにより、ＭＯＳトランジスタに寄生するバイポーラト
ランジスタのコレクタ電流を減少させ、昇圧効率を向上
した負電圧昇圧回路を提供することにある。
るための昇圧単位回路が直列接続されて構成され、昇圧
単位回路の出力端子と昇圧単位回路の入力端間のチャネ
ル電流をスイッチングするＭＯＳトランジスタのチャネ
ル領域のバイアス電位を、同一チャネル領域にあるドレ
イン（出力端）に接続する代わりに、負電圧昇圧回路の
出力端子により近い昇圧単位回路の出力端に接続するこ
とにより、ＭＯＳトランジスタに寄生するバイポーラト
ランジスタのコレクタ電流を減少させ、昇圧効率を向上
した負電圧昇圧回路を提供することにある。
【００２４】さらに本発明の他の目的は、出力端子に近
い昇圧単位回路を構成し出力端子と入力端子間で電荷を
転送するためのＭＯＳトランジスタにおいて、これらの
ＭＯＳトランジスタのチャネル領域を含みＰＮ接合を形
成する各ウェルの電位を接地電位とすることで、接地電
位にバイアスされた各ウェルと各昇圧単位回路の出力端
間との印加電圧を減少させ、チャネル領域を含みＰＮ接
合を形成する各ウェルと各昇圧単位回路の出力端間との
耐圧が不足している場合でも、耐圧以上に昇圧すること
が可能な負電圧昇圧回路を提供することにある。
い昇圧単位回路を構成し出力端子と入力端子間で電荷を
転送するためのＭＯＳトランジスタにおいて、これらの
ＭＯＳトランジスタのチャネル領域を含みＰＮ接合を形
成する各ウェルの電位を接地電位とすることで、接地電
位にバイアスされた各ウェルと各昇圧単位回路の出力端
間との印加電圧を減少させ、チャネル領域を含みＰＮ接
合を形成する各ウェルと各昇圧単位回路の出力端間との
耐圧が不足している場合でも、耐圧以上に昇圧すること
が可能な負電圧昇圧回路を提供することにある。
【００２５】
【課題を解決するための手段】そのため、本発明による
負電圧昇圧回路は、ソース又はドレインの一端を入力端
に接続し、他端を出力端に接続した電荷転送用ＭＯＳト
ランジスタを含み負電圧に昇圧する昇圧単位回路を、入
力端子と出力端子間に複数直列接続し、前記出力端子に
負電圧を生成する負電圧昇圧回路において、前記電荷転
送用ＭＯＳトランジスタのチャネル領域を形成するウェ
ル領域を、出力方向に対して少なくとも２段先の前記単
位昇圧回路の前記出力端の電位でバイアスし、前記入力
端子に接続する初段の前記昇圧単位回路は、一端にクロ
ック信号が印加され他端を前記電荷転送用ＭＯＳトラン
ジスタのゲートに接続する容量素子と、ソースを前記電
荷転送用ＭＯＳトランジスタのゲートに接続し、ゲート
とドレインとを前記初段の昇圧単位回路の前記出力端に
接続するＭＯＳトランジスタと、を備えることを特徴と
する。
負電圧昇圧回路は、ソース又はドレインの一端を入力端
に接続し、他端を出力端に接続した電荷転送用ＭＯＳト
ランジスタを含み負電圧に昇圧する昇圧単位回路を、入
力端子と出力端子間に複数直列接続し、前記出力端子に
負電圧を生成する負電圧昇圧回路において、前記電荷転
送用ＭＯＳトランジスタのチャネル領域を形成するウェ
ル領域を、出力方向に対して少なくとも２段先の前記単
位昇圧回路の前記出力端の電位でバイアスし、前記入力
端子に接続する初段の前記昇圧単位回路は、一端にクロ
ック信号が印加され他端を前記電荷転送用ＭＯＳトラン
ジスタのゲートに接続する容量素子と、ソースを前記電
荷転送用ＭＯＳトランジスタのゲートに接続し、ゲート
とドレインとを前記初段の昇圧単位回路の前記出力端に
接続するＭＯＳトランジスタと、を備えることを特徴と
する。
【００２６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２７】図１は、本発明の負電圧昇圧回路の第１の
実施の形態をを示す回路図であり、入力端ＩＮが接地電
位ＧＮＤに接続されたＮ型ＭＯＳトランジスタＭＮ０に
より構成される昇圧単位回路ＣＰ０’と、Ｎ型ＭＯＳト
ランジスタＭＮ１〜ＭＮ５・・・，ＭＮ１１〜ＭＮ５１
・・・と容量素子Ｃ１〜Ｃ５・・・，Ｃ１１〜Ｃ５１・
・・との各組み合わせにより構成される複数の昇圧単位
回路ＣＰ１’〜ＣＰ５’・・・ＣＰＮ’とにより構成さ
れ、最終段の昇圧単位回路ＣＰＮ’の出力端子Ｏｕｔに
負電圧昇圧回路の出力電圧ＶＰＮ’を生成する。なお、
図９と共通の構成要素には共通の参照文字／数字を付し
てある。
実施の形態をを示す回路図であり、入力端ＩＮが接地電
位ＧＮＤに接続されたＮ型ＭＯＳトランジスタＭＮ０に
より構成される昇圧単位回路ＣＰ０’と、Ｎ型ＭＯＳト
ランジスタＭＮ１〜ＭＮ５・・・，ＭＮ１１〜ＭＮ５１
・・・と容量素子Ｃ１〜Ｃ５・・・，Ｃ１１〜Ｃ５１・
・・との各組み合わせにより構成される複数の昇圧単位
回路ＣＰ１’〜ＣＰ５’・・・ＣＰＮ’とにより構成さ
れ、最終段の昇圧単位回路ＣＰＮ’の出力端子Ｏｕｔに
負電圧昇圧回路の出力電圧ＶＰＮ’を生成する。なお、
図９と共通の構成要素には共通の参照文字／数字を付し
てある。
【００２８】図１に示す負電圧昇圧回路は、図９に示す
負電圧昇圧回路と基本的な回路構成及び基本的な回路動
作は同様であるが、Ｎ型ＭＯＳトランジスタＭＮ０〜Ｍ
Ｎ５・・・ＭＮＮのＰ型ウェルを、各Ｎ型ＭＯＳトラン
ジスタＭＮ０〜ＭＮＮで構成する各昇圧単位回路ＣＰ
１’〜ＣＰＮ’の出力端でバイアスするのでなく、それ
ぞれ出力方向に対して２段先の昇圧単位回路の出力端で
バイアスする点が特徴である。
負電圧昇圧回路と基本的な回路構成及び基本的な回路動
作は同様であるが、Ｎ型ＭＯＳトランジスタＭＮ０〜Ｍ
Ｎ５・・・ＭＮＮのＰ型ウェルを、各Ｎ型ＭＯＳトラン
ジスタＭＮ０〜ＭＮＮで構成する各昇圧単位回路ＣＰ
１’〜ＣＰＮ’の出力端でバイアスするのでなく、それ
ぞれ出力方向に対して２段先の昇圧単位回路の出力端で
バイアスする点が特徴である。
【００２９】図２において昇圧単位回路ＣＰ４’を構成
するＮ型ＭＯＳトランジスタＭＮ４の模式的構造断面を
示すと共に、Ｎ型ＭＯＳトランジスタＭＮ４のソース端
子Ａ４、ドレイン端子Ａ５、ゲート端子Ａ４１、Ｐ型ウ
ェル１９をバイアスするためのＰ型拡散層１３，１６、
Ｎ型ウェル２０をバイアスするためのＮ型拡散層１２，
１７相互の接続関係を示している。
するＮ型ＭＯＳトランジスタＭＮ４の模式的構造断面を
示すと共に、Ｎ型ＭＯＳトランジスタＭＮ４のソース端
子Ａ４、ドレイン端子Ａ５、ゲート端子Ａ４１、Ｐ型ウ
ェル１９をバイアスするためのＰ型拡散層１３，１６、
Ｎ型ウェル２０をバイアスするためのＮ型拡散層１２，
１７相互の接続関係を示している。
【００３０】図２に示すように、Ｐ型ウェル１９をバイ
アスするためのＰ型拡散層１３，１６は、図１０に示す
ように出力端Ａ５には接続せず、出力方向に対して２段
先の昇圧単位回路ＣＰ６’の出力端と共通接続している
接続点Ａ６に接続し、２段先の昇圧単位回路ＣＰ６’の
出力端の電位によりバイアスされる。
アスするためのＰ型拡散層１３，１６は、図１０に示す
ように出力端Ａ５には接続せず、出力方向に対して２段
先の昇圧単位回路ＣＰ６’の出力端と共通接続している
接続点Ａ６に接続し、２段先の昇圧単位回路ＣＰ６’の
出力端の電位によりバイアスされる。
【００３１】なお図１からは接続点Ａ６が２段先の昇圧
単位回路ＣＰ６’の出力端と接続しているかどうかは不
明であるが、各Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ３
のＰ型ウェルは、それぞれ出力方向に対して２段先の昇
圧単位回路の出力端でバイアスされており、この関係は
Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５・・についても
同様である。
単位回路ＣＰ６’の出力端と接続しているかどうかは不
明であるが、各Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ３
のＰ型ウェルは、それぞれ出力方向に対して２段先の昇
圧単位回路の出力端でバイアスされており、この関係は
Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５・・についても
同様である。
【００３２】次に図１に示す負電圧昇圧回路の動作につ
いて、図１，２と図１１，１２に示す信号波形図を参照
し、Ｎ型ＭＯＳトランジスタＭＮ４を含む昇圧単位回路
ＣＰ４’に注目して説明する。
いて、図１，２と図１１，１２に示す信号波形図を参照
し、Ｎ型ＭＯＳトランジスタＭＮ４を含む昇圧単位回路
ＣＰ４’に注目して説明する。
【００３３】図１１において時刻ｔ１以前ではクロック
信号ＣＫ２がＶＣＣレベルになっており、このとき容量
素子Ｃ４を介して、接続点Ａ４の電位はＮ型ＭＯＳトラ
ンジスタＭＮ４１が導通するレベルまで上昇していると
する。時刻ｔ２でクロック信号ＣＫ１が立ち上がると、
容量素子Ｃ５を介して接続点Ａ５に正のパルス電流が流
れ込み接続点Ａ５の電位が上昇する。そしてＮ型ＭＯＳ
トランジスタＭＮ４１を介して接続点Ａ４１に電流が流
れ、Ｎ型ＭＯＳトランジスタＭＮ４のゲートの接続点Ａ
４１の電位は上昇する。
信号ＣＫ２がＶＣＣレベルになっており、このとき容量
素子Ｃ４を介して、接続点Ａ４の電位はＮ型ＭＯＳトラ
ンジスタＭＮ４１が導通するレベルまで上昇していると
する。時刻ｔ２でクロック信号ＣＫ１が立ち上がると、
容量素子Ｃ５を介して接続点Ａ５に正のパルス電流が流
れ込み接続点Ａ５の電位が上昇する。そしてＮ型ＭＯＳ
トランジスタＭＮ４１を介して接続点Ａ４１に電流が流
れ、Ｎ型ＭＯＳトランジスタＭＮ４のゲートの接続点Ａ
４１の電位は上昇する。
【００３４】次に時刻ｔ３でクロック信号ＣＫ２が立ち
下がり、容量素子Ｃ４を介して負のパルス電流が接続点
Ａ４に流れ接続点Ａ４の電位は低下する。そのとき、図
２に示すようにＮ型ＭＯＳトランジスタＭＮ４のチャネ
ル領域となるＰ型ウェル１９は、Ｐ型拡散層１３，１６
を介して出力端Ａ５よりもさらに電位が低い出力端Ａ６
の電位でバイアスされているため、寄生ＮＰＮトランジ
スタのベースとなるＰ型ウェル１９とエミッタとなるＮ
型拡散層１４の電位差が、図１０で示した寄生ＮＰＮト
ランジスタの場合のエミッタ・ベース間順方向電圧と比
して大幅に小さくなり、寄生ＮＰＮトランジスタのベー
ス電流となるＰＮ接合順方向電流Ｉ２’はほとんど流れ
ない。そのためエミッタ接地電流増幅率ｈｆｅが高くて
も、接続点Ａ４への電流の流れ込みはなく接続点Ａ４の
電位を十分低下した状態に保つことができる。
下がり、容量素子Ｃ４を介して負のパルス電流が接続点
Ａ４に流れ接続点Ａ４の電位は低下する。そのとき、図
２に示すようにＮ型ＭＯＳトランジスタＭＮ４のチャネ
ル領域となるＰ型ウェル１９は、Ｐ型拡散層１３，１６
を介して出力端Ａ５よりもさらに電位が低い出力端Ａ６
の電位でバイアスされているため、寄生ＮＰＮトランジ
スタのベースとなるＰ型ウェル１９とエミッタとなるＮ
型拡散層１４の電位差が、図１０で示した寄生ＮＰＮト
ランジスタの場合のエミッタ・ベース間順方向電圧と比
して大幅に小さくなり、寄生ＮＰＮトランジスタのベー
ス電流となるＰＮ接合順方向電流Ｉ２’はほとんど流れ
ない。そのためエミッタ接地電流増幅率ｈｆｅが高くて
も、接続点Ａ４への電流の流れ込みはなく接続点Ａ４の
電位を十分低下した状態に保つことができる。
【００３５】これにより、ソース端子となる接続点Ａ４
とドレイン端子となる接続点Ａ５間の電圧が、図１０に
示す従来の負電圧昇圧回路に比して大幅に大きくなるの
で、チャネル電流Ｉ１’を大きくすることが出来る。
とドレイン端子となる接続点Ａ５間の電圧が、図１０に
示す従来の負電圧昇圧回路に比して大幅に大きくなるの
で、チャネル電流Ｉ１’を大きくすることが出来る。
【００３６】その後時刻ｔ４でクロック信号ＣＫ４が立
ち上がると、容量素子Ｃ４１を介して正のパルス電流が
Ｎ型ＭＯＳトランジスタＭＮ４のゲートに流入するた
め、Ｎ型ＭＯＳトランジスタＭＮ４のゲート電位はさら
に上昇し、Ｎ型ＭＯＳトランジスタＭＮ４が十分に導通
し接続点Ａ５から接続点Ａ４に大きなチャネル電流Ｉ
１’を流すことができ電荷の伝達が効率よく行われる。
各昇圧単位回路ＣＰ０’〜ＣＰ５’・・・がこの動作を
順次繰り返すことにより、図１１に示すように出力端子
Ｏｕｔの出力電圧ＶＰＮ’の電位は例えば−１３Ｖ程度
までクロック信号の周期毎に低下し、所定時間後に負の
一定電位（この例では−１３Ｖ）となる。
ち上がると、容量素子Ｃ４１を介して正のパルス電流が
Ｎ型ＭＯＳトランジスタＭＮ４のゲートに流入するた
め、Ｎ型ＭＯＳトランジスタＭＮ４のゲート電位はさら
に上昇し、Ｎ型ＭＯＳトランジスタＭＮ４が十分に導通
し接続点Ａ５から接続点Ａ４に大きなチャネル電流Ｉ
１’を流すことができ電荷の伝達が効率よく行われる。
各昇圧単位回路ＣＰ０’〜ＣＰ５’・・・がこの動作を
順次繰り返すことにより、図１１に示すように出力端子
Ｏｕｔの出力電圧ＶＰＮ’の電位は例えば−１３Ｖ程度
までクロック信号の周期毎に低下し、所定時間後に負の
一定電位（この例では−１３Ｖ）となる。
【００３７】上記に説明したように図１に示す負電圧昇
圧回路は、Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ５・・
・のチャネル領域となる各Ｐ型ウェルを、電位が降下す
る方向である出力方向に直列接続されている２段先の昇
圧単位回路の出力端の電位でバイアスすることにより、
Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ５・・・のソース
・ドレイン間電圧が十分高くなり、かつ各Ｐ型ウェルを
ベースとする寄生ＮＰＮトランジスタのエミッタ・ベー
ス間順方向電圧が大幅に低下するので、エミッタ接地電
流増幅率ｈｆｅが高くても、図１２に示すような大きな
コレクタ電流Ｉ３は流れない。このためエミッタ接地電
流増幅率ｈｆｅが高い場合であっても、図１１に示すよ
うにＮ型ＭＯＳトランジスタＭＮ４のチャネル電流Ｉ
１’を大きくすることができる。
圧回路は、Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ５・・
・のチャネル領域となる各Ｐ型ウェルを、電位が降下す
る方向である出力方向に直列接続されている２段先の昇
圧単位回路の出力端の電位でバイアスすることにより、
Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ５・・・のソース
・ドレイン間電圧が十分高くなり、かつ各Ｐ型ウェルを
ベースとする寄生ＮＰＮトランジスタのエミッタ・ベー
ス間順方向電圧が大幅に低下するので、エミッタ接地電
流増幅率ｈｆｅが高くても、図１２に示すような大きな
コレクタ電流Ｉ３は流れない。このためエミッタ接地電
流増幅率ｈｆｅが高い場合であっても、図１１に示すよ
うにＮ型ＭＯＳトランジスタＭＮ４のチャネル電流Ｉ
１’を大きくすることができる。
【００３８】従って、本発明による負電圧昇圧回路は、
寄生バイポーラトランジスタによる昇圧効率の低下を大
幅に改善することが出来る。
寄生バイポーラトランジスタによる昇圧効率の低下を大
幅に改善することが出来る。
【００３９】次に本発明の負電圧昇圧回路の第２の実施
の形態について説明する。図３は、本発明の第２の実施
の形態の形態による負電圧昇圧回路の回路図であり、図
４は図３に示す負電圧昇圧回路に印加されるクロック信
号ＣＫ１、ＣＫ２の入力波形と各接続点の電圧及び電流
波形図である。
の形態について説明する。図３は、本発明の第２の実施
の形態の形態による負電圧昇圧回路の回路図であり、図
４は図３に示す負電圧昇圧回路に印加されるクロック信
号ＣＫ１、ＣＫ２の入力波形と各接続点の電圧及び電流
波形図である。
【００４０】図３に示す負電圧昇圧回路は、図１に示す
負電圧昇圧回路に比して素子数が少なく、半導体基板上
の占有面積が小さいという特徴がある。
負電圧昇圧回路に比して素子数が少なく、半導体基板上
の占有面積が小さいという特徴がある。
【００４１】本実施の形態による負電圧昇圧回路におい
ても、Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ５・・・の
チャネル領域となる各Ｐ型ウェルを、電位が降下する方
向である出力方向に直列接続されている２段先の昇圧単
位回路の出力端の電位でバイアスすることにより、電荷
転送用のＮ型ＭＯＳトランジスタのソース・ドレイン間
電圧を十分高くすることができ、かつ各Ｐ型ウェルをベ
ースとする寄生ＮＰＮトランジスタのエミッタ・ベース
間順方向電圧が大幅に低下するので、エミッタ接地電流
増幅率ｈｆｅが高くても大きなコレクタ電流Ｉ３は流れ
ない。
ても、Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮ５・・・の
チャネル領域となる各Ｐ型ウェルを、電位が降下する方
向である出力方向に直列接続されている２段先の昇圧単
位回路の出力端の電位でバイアスすることにより、電荷
転送用のＮ型ＭＯＳトランジスタのソース・ドレイン間
電圧を十分高くすることができ、かつ各Ｐ型ウェルをベ
ースとする寄生ＮＰＮトランジスタのエミッタ・ベース
間順方向電圧が大幅に低下するので、エミッタ接地電流
増幅率ｈｆｅが高くても大きなコレクタ電流Ｉ３は流れ
ない。
【００４２】従って、本実施の形態による負電圧昇圧回
路は、寄生バイポーラトランジスタによる昇圧効率の低
下を大幅に改善することが出来る。
路は、寄生バイポーラトランジスタによる昇圧効率の低
下を大幅に改善することが出来る。
【００４３】次に本発明の負電圧昇圧回路の第３の実施
の形態について、図５に示す回路図を参照して説明す
る。
の形態について、図５に示す回路図を参照して説明す
る。
【００４４】本実施の形態による負電圧昇圧回路は、図
５に示すＮ型ＭＯＳトランジスタＭＮ４１，５１・・・
のゲート接続から明らかなように、電荷転送用のＮ型Ｍ
ＯＳトランジスタＭＮｉ（ｉ＝４，５，・・）のゲート
電圧を高くするためのＮ型ＭＯＳトランジスタＭＮｉ１
のゲートを、電位が上昇する方向である入力方向に向か
って直列接続されている２段先の昇圧単位回路の入力端
の電位でバイアスすることにより、Ｎ型ＭＯＳトランジ
スタＭＮｉ１のオン抵抗が小さくなる。
５に示すＮ型ＭＯＳトランジスタＭＮ４１，５１・・・
のゲート接続から明らかなように、電荷転送用のＮ型Ｍ
ＯＳトランジスタＭＮｉ（ｉ＝４，５，・・）のゲート
電圧を高くするためのＮ型ＭＯＳトランジスタＭＮｉ１
のゲートを、電位が上昇する方向である入力方向に向か
って直列接続されている２段先の昇圧単位回路の入力端
の電位でバイアスすることにより、Ｎ型ＭＯＳトランジ
スタＭＮｉ１のオン抵抗が小さくなる。
【００４５】このため、Ｎ型ＭＯＳトランジスタＭＮｉ
１を介して流れる電流が電荷転送用のＮ型ＭＯＳトラン
ジスタＭＮｉのゲートをより高い電位に上昇させ、Ｎ型
ＭＯＳトランジスタＭＮｉのソース・ゲート間電圧が大
きくなりチャネル電流を増大することが出来る。
１を介して流れる電流が電荷転送用のＮ型ＭＯＳトラン
ジスタＭＮｉのゲートをより高い電位に上昇させ、Ｎ型
ＭＯＳトランジスタＭＮｉのソース・ゲート間電圧が大
きくなりチャネル電流を増大することが出来る。
【００４６】従って、本実施の形態による負電圧昇圧回
路は、Ｎ型ＭＯＳトランジスタＭＮｉのバックゲートバ
イアス効果によるしきい値の上昇を補うことができ昇圧
効率をよりいっそう改善することが出来る。
路は、Ｎ型ＭＯＳトランジスタＭＮｉのバックゲートバ
イアス効果によるしきい値の上昇を補うことができ昇圧
効率をよりいっそう改善することが出来る。
【００４７】次に本発明の負電圧昇圧回路の第４の実施
の形態について、図６に示す回路図を参照して説明す
る。
の形態について、図６に示す回路図を参照して説明す
る。
【００４８】本実施の形態による負電圧昇圧回路は、電
荷転送用のＮ型ＭＯＳトランジスタＭＮｊ（ｊ＝３，
４，・・）の各チャネル領域となるＰ型ウェルとＰＮ接
合をなしＰ型ウェルを包含するように形成されたＮ型ウ
ェルを、接地電位ＧＮＤにバイアスする点が特徴であ
る。
荷転送用のＮ型ＭＯＳトランジスタＭＮｊ（ｊ＝３，
４，・・）の各チャネル領域となるＰ型ウェルとＰＮ接
合をなしＰ型ウェルを包含するように形成されたＮ型ウ
ェルを、接地電位ＧＮＤにバイアスする点が特徴であ
る。
【００４９】昇圧単位回路を構成する電荷転送用のＮ型
ＭＯＳトランジスタＭＮｊの構造断面図は、接続関係を
除いて図２と同様であるが、本実施の形態では図２のＮ
型ウェル２０をバイアスするためのＮ型拡散層１２，１
７が接地電位ＧＮＤにバイアスされている。
ＭＯＳトランジスタＭＮｊの構造断面図は、接続関係を
除いて図２と同様であるが、本実施の形態では図２のＮ
型ウェル２０をバイアスするためのＮ型拡散層１２，１
７が接地電位ＧＮＤにバイアスされている。
【００５０】このためＮ型ウェル２０とＮ型拡散層１４
間の電圧が、Ｎ型ウェル２０を電源電圧ＶＣＣにバイア
スする場合に比して大幅に減少する。従って、Ｎ型ウェ
ル２０とＮ型拡散層１４間の耐圧が昇圧電圧よりも小さ
い場合でも、Ｎ型ウェル２０とＮ型拡散層１４間に印加
される電圧によりＰ型ウェル１９とＮ型ウェル２０によ
る接合が降伏し、Ｎ型ウェル２０からＮ型拡散層１４に
常時電流が流れてＮ型拡散層１４の電位を上昇させ、昇
圧効率を低下するのを防止することが出来る。すなわ
ち、本実施の形態による負電圧昇圧回路は、Ｎ型ウェル
２０とＮ型拡散層１４間の耐圧が小さい場合であって
も、より高い負電圧を生成できるという特徴がある。
間の電圧が、Ｎ型ウェル２０を電源電圧ＶＣＣにバイア
スする場合に比して大幅に減少する。従って、Ｎ型ウェ
ル２０とＮ型拡散層１４間の耐圧が昇圧電圧よりも小さ
い場合でも、Ｎ型ウェル２０とＮ型拡散層１４間に印加
される電圧によりＰ型ウェル１９とＮ型ウェル２０によ
る接合が降伏し、Ｎ型ウェル２０からＮ型拡散層１４に
常時電流が流れてＮ型拡散層１４の電位を上昇させ、昇
圧効率を低下するのを防止することが出来る。すなわ
ち、本実施の形態による負電圧昇圧回路は、Ｎ型ウェル
２０とＮ型拡散層１４間の耐圧が小さい場合であって
も、より高い負電圧を生成できるという特徴がある。
【００５１】なお上記に説明したＮ型ウェル２０とＮ型
拡散層１４間の耐圧は、Ｎ型ウェル２０をコレクタ、Ｐ
型ウェル１９をベース、Ｎ型拡散層１４をエミッタとす
る寄生ＮＰＮトランジスタのエミッタ・コレクタ間耐圧
ＬＶｃｅで規定され、ベース・コレクタ間耐圧よりも低
くかつエミッタ接地電流増幅率ｈｆｅが大きくなると大
幅にエミッタ・コレクタ間耐圧ＬＶｃｅは低下するの
で、昇圧電圧が高い場合は本実施の形態は極めて有効で
ある。
拡散層１４間の耐圧は、Ｎ型ウェル２０をコレクタ、Ｐ
型ウェル１９をベース、Ｎ型拡散層１４をエミッタとす
る寄生ＮＰＮトランジスタのエミッタ・コレクタ間耐圧
ＬＶｃｅで規定され、ベース・コレクタ間耐圧よりも低
くかつエミッタ接地電流増幅率ｈｆｅが大きくなると大
幅にエミッタ・コレクタ間耐圧ＬＶｃｅは低下するの
で、昇圧電圧が高い場合は本実施の形態は極めて有効で
ある。
【００５２】また上記の説明において、電荷転送用の全
てのＮ型ＭＯＳトランジスタＭＮ０，１，・・・の各Ｎ
型ウェルを接地電位ＧＮＤにバイアスせず、Ｎ型ＭＯＳ
トランジスタＭＮ３，４，・・の各Ｎ型ウェルを接地電
位ＧＮＤにバイアスするように回路構成したのは下記の
理由による。
てのＮ型ＭＯＳトランジスタＭＮ０，１，・・・の各Ｎ
型ウェルを接地電位ＧＮＤにバイアスせず、Ｎ型ＭＯＳ
トランジスタＭＮ３，４，・・の各Ｎ型ウェルを接地電
位ＧＮＤにバイアスするように回路構成したのは下記の
理由による。
【００５３】すなわち、もし全てのＮ型ＭＯＳトランジ
スタＭＮ０，１，・・・の各Ｎ型ウェルを接地電位ＧＮ
Ｄにバイアスすると、昇圧の最初の段階で電荷転送用の
全てのＮ型ＭＯＳトランジスタＭＮ０，１，・・・の接
続点Ａ１，Ａ２・・と接続するＮ型ＭＯＳトランジスタ
ＭＮ０，１，・・のＰ型ウェルとＮ型ウェル間が順方向
にバイアスされ、昇圧用の容量素子Ｃ１，Ｃ２・・を介
して昇圧単位回路の出力端に流れる正のパルス電流が、
Ｐ型ウェルからＮ型ウェルに向かって漏れ電流として流
れてしまい、昇圧単位回路の入力端の電位が押し上げら
れずに昇圧ができない、あるいは昇圧効率が低下すると
いう不具合が発生する。このため、入力側の数段の昇圧
単位回路を構成する電荷転送用のＮ型ＭＯＳトランジス
タのＮウェルを、図１，３，５に示す負電圧昇圧回路と
同様に電源電圧ＶＣＣに接続する。
スタＭＮ０，１，・・・の各Ｎ型ウェルを接地電位ＧＮ
Ｄにバイアスすると、昇圧の最初の段階で電荷転送用の
全てのＮ型ＭＯＳトランジスタＭＮ０，１，・・・の接
続点Ａ１，Ａ２・・と接続するＮ型ＭＯＳトランジスタ
ＭＮ０，１，・・のＰ型ウェルとＮ型ウェル間が順方向
にバイアスされ、昇圧用の容量素子Ｃ１，Ｃ２・・を介
して昇圧単位回路の出力端に流れる正のパルス電流が、
Ｐ型ウェルからＮ型ウェルに向かって漏れ電流として流
れてしまい、昇圧単位回路の入力端の電位が押し上げら
れずに昇圧ができない、あるいは昇圧効率が低下すると
いう不具合が発生する。このため、入力側の数段の昇圧
単位回路を構成する電荷転送用のＮ型ＭＯＳトランジス
タのＮウェルを、図１，３，５に示す負電圧昇圧回路と
同様に電源電圧ＶＣＣに接続する。
【００５４】上記に説明した昇圧単位回路を構成する電
荷転送用のＮ型ＭＯＳトランジスタのＮウェルを電源電
圧ＶＣＣでバイアスするか、接地電位ＧＮＤにバイアス
するかの選択については以下に説明する。
荷転送用のＮ型ＭＯＳトランジスタのＮウェルを電源電
圧ＶＣＣでバイアスするか、接地電位ＧＮＤにバイアス
するかの選択については以下に説明する。
【００５５】初めに上記に説明した寄生ＮＰＮトランジ
スタのコレクタとエミッタ間の耐圧が十分高く、コレク
タであるＮ型ウェルは全て電源電圧ＶＣＣに接続し、負
電圧昇圧回路の出力端子Ｏｕｔに出力電圧ＶＰＮ’が生
成され、昇圧単位回路の段数がＮ段であり、各昇圧単位
回路の入力端と出力端間の電圧は全ての昇圧単位回路で
等しいという前提条件の下で考察する。
スタのコレクタとエミッタ間の耐圧が十分高く、コレク
タであるＮ型ウェルは全て電源電圧ＶＣＣに接続し、負
電圧昇圧回路の出力端子Ｏｕｔに出力電圧ＶＰＮ’が生
成され、昇圧単位回路の段数がＮ段であり、各昇圧単位
回路の入力端と出力端間の電圧は全ての昇圧単位回路で
等しいという前提条件の下で考察する。
【００５６】図２のＰ型ウェル１９に相当する各Ｐ型ウ
ェルの電位は、昇圧用容量素子Ｃ１，Ｃ２・・・を介し
てクロック信号ＣＫ１の立ち上がりエッジ及び立ち下が
りエッジで変化するが、各Ｐ型ウェルの最高電位はクロ
ック信号ＣＫ１が立ち上がったときの電源電圧ＶＣＣが
基準となる。
ェルの電位は、昇圧用容量素子Ｃ１，Ｃ２・・・を介し
てクロック信号ＣＫ１の立ち上がりエッジ及び立ち下が
りエッジで変化するが、各Ｐ型ウェルの最高電位はクロ
ック信号ＣＫ１が立ち上がったときの電源電圧ＶＣＣが
基準となる。
【００５７】以上の考察から、Ｋ（Ｋ＝１，２・・・）
段目の昇圧単位回路を構成する電荷転送用のＮ型ＭＯＳ
トランジスタのＰ型ウェルの最高電位ＶＢｍａｘは、次
の（１）式で表すことが出来る。 ＶＢｍａｘ（Ｋ）＝ＶＣＣ＋（ＶＰＮ’／Ｎ）×（Ｋ＋３） ・・・（１） （１）式で示されるＶＢｍａｘ（Ｋ）が正の値となる
と、仮にＮ型ウェルを接地電位ＧＮＤでバイアスした場
合、Ｎ型ウェル例えば図２の例ではＮ型ウェル２０とＰ
型ウェル１９とが順バイアスとなり、本来Ｐ型拡散層１
３，１６からＮ型拡散層１４に流れ込むべき電流が、Ｐ
型拡散層１３，１６からＮ型ウェル２０に漏れて流れて
しまい昇圧効率を著しく低下させてしまうため、ＶＢｍ
ａｘ（Ｋ）が正の場合は、昇圧単位回路を構成する電荷
転送用のＮ型ＭＯＳトランジスタのＮウェルを電源電圧
ＶＣＣでバイアスする。
段目の昇圧単位回路を構成する電荷転送用のＮ型ＭＯＳ
トランジスタのＰ型ウェルの最高電位ＶＢｍａｘは、次
の（１）式で表すことが出来る。 ＶＢｍａｘ（Ｋ）＝ＶＣＣ＋（ＶＰＮ’／Ｎ）×（Ｋ＋３） ・・・（１） （１）式で示されるＶＢｍａｘ（Ｋ）が正の値となる
と、仮にＮ型ウェルを接地電位ＧＮＤでバイアスした場
合、Ｎ型ウェル例えば図２の例ではＮ型ウェル２０とＰ
型ウェル１９とが順バイアスとなり、本来Ｐ型拡散層１
３，１６からＮ型拡散層１４に流れ込むべき電流が、Ｐ
型拡散層１３，１６からＮ型ウェル２０に漏れて流れて
しまい昇圧効率を著しく低下させてしまうため、ＶＢｍ
ａｘ（Ｋ）が正の場合は、昇圧単位回路を構成する電荷
転送用のＮ型ＭＯＳトランジスタのＮウェルを電源電圧
ＶＣＣでバイアスする。
【００５８】このようにＮ型ＭＯＳトランジスタのＮウ
ェルを電源電圧ＶＣＣでバイアスすることで、Ｎ型ウェ
ル２０とＰ型ウェル１９とを常に逆バイアスとすること
ができ、Ｐ型拡散層１３，１６からＮ型拡散層１４に電
流が流れるのを防止することが出来る。
ェルを電源電圧ＶＣＣでバイアスすることで、Ｎ型ウェ
ル２０とＰ型ウェル１９とを常に逆バイアスとすること
ができ、Ｐ型拡散層１３，１６からＮ型拡散層１４に電
流が流れるのを防止することが出来る。
【００５９】一方（１）式で示されるＶＢｍａｘ（Ｋ）
が負の値の場合は、昇圧単位回路を構成する電荷転送用
のＮ型ＭＯＳトランジスタのＮウェルを接地電位ＧＮＤ
にバイアスしても、常にＮウェルとＰウェルが逆バイア
スとなるので、昇圧単位回路を構成する電荷転送用のＮ
型ＭＯＳトランジスタのＮウェルを接地電位ＧＮＤでバ
イアスすることができる。
が負の値の場合は、昇圧単位回路を構成する電荷転送用
のＮ型ＭＯＳトランジスタのＮウェルを接地電位ＧＮＤ
にバイアスしても、常にＮウェルとＰウェルが逆バイア
スとなるので、昇圧単位回路を構成する電荷転送用のＮ
型ＭＯＳトランジスタのＮウェルを接地電位ＧＮＤでバ
イアスすることができる。
【００６０】以上のことをまとめると次のようになる。
ＶＢｍａｘ（Ｋ）≧０Ｖなら、昇圧単位回路を構成する
電荷転送用のＮ型ＭＯＳトランジスタのＮウェルをＶＣ
Ｃに接続する。ＶＢｍａｘ（Ｋ）＜０Ｖなら、昇圧単位
回路を構成する電荷転送用のＮ型ＭＯＳトランジスタの
ＮウェルをＧＮＤに接続する。
ＶＢｍａｘ（Ｋ）≧０Ｖなら、昇圧単位回路を構成する
電荷転送用のＮ型ＭＯＳトランジスタのＮウェルをＶＣ
Ｃに接続する。ＶＢｍａｘ（Ｋ）＜０Ｖなら、昇圧単位
回路を構成する電荷転送用のＮ型ＭＯＳトランジスタの
ＮウェルをＧＮＤに接続する。
【００６１】（１）式を参照して、横軸に昇圧単位回路
の順番を表すシリアル番号Ｋをとり、縦軸にＰ型ウェル
の最高電位ＶＢｍａｘ（Ｋ）をとって図示すると図７の
ようになる。ここでシリアル番号Ｋは、入力端ＩＮに接
続する昇圧単位回路ＣＰ０”の次の昇圧単位回路ＣＰ
１”を１とし、出力端子方向に順に１づつ増加するもの
とする。（１）式の第１項は正の値であり、第２項はＶ
ＰＮ’が負の値であるので、ＶＢｍａｘ（Ｋ）はシリア
ル番号Ｋが大きくなるにつれて減少する。
の順番を表すシリアル番号Ｋをとり、縦軸にＰ型ウェル
の最高電位ＶＢｍａｘ（Ｋ）をとって図示すると図７の
ようになる。ここでシリアル番号Ｋは、入力端ＩＮに接
続する昇圧単位回路ＣＰ０”の次の昇圧単位回路ＣＰ
１”を１とし、出力端子方向に順に１づつ増加するもの
とする。（１）式の第１項は正の値であり、第２項はＶ
ＰＮ’が負の値であるので、ＶＢｍａｘ（Ｋ）はシリア
ル番号Ｋが大きくなるにつれて減少する。
【００６２】図７の場合、シリアル番号３の昇圧単位回
路ＣＰ３”以降の昇圧単位回路ＣＰ４”、ＣＰ５”・・
・を構成する電荷転送用のＮ型ＭＯＳトランジスタのＮ
ウェルを接地電位ＧＮＤにバイアスし、これらの昇圧単
位回路よりも入力端子側に近い昇圧単位回路ＣＰ０”〜
ＣＰ２”を構成する電荷転送用のＮ型ＭＯＳトランジス
タのＮウェルを電源電圧ＶＣＣでバイアスする。
路ＣＰ３”以降の昇圧単位回路ＣＰ４”、ＣＰ５”・・
・を構成する電荷転送用のＮ型ＭＯＳトランジスタのＮ
ウェルを接地電位ＧＮＤにバイアスし、これらの昇圧単
位回路よりも入力端子側に近い昇圧単位回路ＣＰ０”〜
ＣＰ２”を構成する電荷転送用のＮ型ＭＯＳトランジス
タのＮウェルを電源電圧ＶＣＣでバイアスする。
【００６３】このように（１）式で示されるＶＢｍａｘ
（Ｋ）の値により、昇圧単位回路を構成する電荷転送用
のＮ型ＭＯＳトランジスタのＮウェルのバイアスを変え
ることにより、Ｎ型ウェルとＮ型拡散層間の電圧をＮ型
ウェルを電源電圧ＶＣＣにバイアスする場合に比して大
幅に減少させて、Ｎ型ウェルとＮ型拡散層間の耐圧が小
さい場合であってもより高い負電圧を生成できると共
に、昇圧用容量素子Ｃ１，Ｃ２・・を介して正のパルス
が各昇圧単位回路の出力端Ａ１，Ａ２・・に流入した時
点でも、全ての昇圧単位回路を構成するＰ型ウェルとＮ
型ウェルとが順バイアスになることはなく、Ｎ型ウェル
に電流が漏れてしまうことはない。このため各接続点Ａ
１，Ａ２・・の電位がＮ型ウェルへの漏れ電流により下
降してしまうことはない。
（Ｋ）の値により、昇圧単位回路を構成する電荷転送用
のＮ型ＭＯＳトランジスタのＮウェルのバイアスを変え
ることにより、Ｎ型ウェルとＮ型拡散層間の電圧をＮ型
ウェルを電源電圧ＶＣＣにバイアスする場合に比して大
幅に減少させて、Ｎ型ウェルとＮ型拡散層間の耐圧が小
さい場合であってもより高い負電圧を生成できると共
に、昇圧用容量素子Ｃ１，Ｃ２・・を介して正のパルス
が各昇圧単位回路の出力端Ａ１，Ａ２・・に流入した時
点でも、全ての昇圧単位回路を構成するＰ型ウェルとＮ
型ウェルとが順バイアスになることはなく、Ｎ型ウェル
に電流が漏れてしまうことはない。このため各接続点Ａ
１，Ａ２・・の電位がＮ型ウェルへの漏れ電流により下
降してしまうことはない。
【００６４】次に本発明の負電圧昇圧回路の第５の実施
の形態について、図８に示す回路図を参照して説明す
る。
の形態について、図８に示す回路図を参照して説明す
る。
【００６５】本実施の形態による負電圧昇圧回路は、図
１に示す負電圧昇圧回路の入力段である昇圧単位回路Ｃ
Ｐ０’にＮ型ＭＯＳトランジスタＭＮ０１と容量素子Ｃ
０１を追加し、Ｎ型ＭＯＳトランジスタＭＮ０１のソー
スを容量素子Ｃ０１の一端とＮ型ＭＯＳトランジスタＭ
Ｎ０のゲートに接続し、Ｎ型ＭＯＳトランジスタＭＮ０
１のゲートとドレイン及び自身のチャネル領域となるＰ
型ウェルとＮ型ＭＯＳトランジスタＭＮ０のドレインと
を出力端に共通接続している。
１に示す負電圧昇圧回路の入力段である昇圧単位回路Ｃ
Ｐ０’にＮ型ＭＯＳトランジスタＭＮ０１と容量素子Ｃ
０１を追加し、Ｎ型ＭＯＳトランジスタＭＮ０１のソー
スを容量素子Ｃ０１の一端とＮ型ＭＯＳトランジスタＭ
Ｎ０のゲートに接続し、Ｎ型ＭＯＳトランジスタＭＮ０
１のゲートとドレイン及び自身のチャネル領域となるＰ
型ウェルとＮ型ＭＯＳトランジスタＭＮ０のドレインと
を出力端に共通接続している。
【００６６】また、容量素子Ｃ０１の他端にクロック信
号ＣＫ４を入力する。こうすることにより、Ｎ型ＭＯＳ
トランジスタＭＮ０のゲート電位をいっそう高くするこ
とができ昇圧効率がさらに改善される。
号ＣＫ４を入力する。こうすることにより、Ｎ型ＭＯＳ
トランジスタＭＮ０のゲート電位をいっそう高くするこ
とができ昇圧効率がさらに改善される。
【００６７】なお上記の実施の形態において、昇圧単位
回路を構成する電荷転送用のＮ型ＭＯＳトランジスタＭ
Ｎ０〜ＭＮ５・・・のチャネル領域となる各Ｐ型ウェル
を、電位が減少する方向である出力方向に直列接続され
た２段先の昇圧単位回路の出力端の電位でバイアスする
として説明したが、２段先に限らずｍ（ｍは３以上の整
数）段先の昇圧単位回路の出力端の電位でバイアスする
ようにしても同様な効果が得られる。
回路を構成する電荷転送用のＮ型ＭＯＳトランジスタＭ
Ｎ０〜ＭＮ５・・・のチャネル領域となる各Ｐ型ウェル
を、電位が減少する方向である出力方向に直列接続され
た２段先の昇圧単位回路の出力端の電位でバイアスする
として説明したが、２段先に限らずｍ（ｍは３以上の整
数）段先の昇圧単位回路の出力端の電位でバイアスする
ようにしても同様な効果が得られる。
【００６８】また上記第３の実施の形態において、電荷
転送用のＮ型ＭＯＳトランジスタＭＮｉ（ｉ＝４，５，
・・）のゲート電圧を高くするためのＮ型ＭＯＳトラン
ジスタＭＮｉ１のゲートを、電位が上昇する方向である
入力方向に向かって直列接続されている２段先の昇圧単
位回路の入力端の電位でバイアスするとして説明した
が、２段先に限らずｍ（ｍは３以上の整数）段先の昇圧
単位回路の出力端の電位でバイアスするようにしても同
様な効果が得られる。
転送用のＮ型ＭＯＳトランジスタＭＮｉ（ｉ＝４，５，
・・）のゲート電圧を高くするためのＮ型ＭＯＳトラン
ジスタＭＮｉ１のゲートを、電位が上昇する方向である
入力方向に向かって直列接続されている２段先の昇圧単
位回路の入力端の電位でバイアスするとして説明した
が、２段先に限らずｍ（ｍは３以上の整数）段先の昇圧
単位回路の出力端の電位でバイアスするようにしても同
様な効果が得られる。
【００６９】また上記第３の実施の形態において、シリ
アル番号３の昇圧単位回路ＣＰ３”以降の昇圧単位回路
ＣＰ４”、ＣＰ５”・・・を構成する電荷転送用のＮ型
ＭＯＳトランジスタのＮウェルを接地電位ＧＮＤにバイ
アスし、これらの昇圧単位回路よりも入力端子側に近い
昇圧単位回路ＣＰ０”〜ＣＰ２”を構成する電荷転送用
のＮ型ＭＯＳトランジスタのＮウェルを電源電圧ＶＣＣ
でバイアスするとして説明したが、より一般的には電源
電圧ＶＣＣの代わりに第１のバイアス源に接続し、接地
電位ＧＮＤの代わりに第１のバイアス源の電圧よりも低
い第２のバイアス源に接続するようにしても良い。
アル番号３の昇圧単位回路ＣＰ３”以降の昇圧単位回路
ＣＰ４”、ＣＰ５”・・・を構成する電荷転送用のＮ型
ＭＯＳトランジスタのＮウェルを接地電位ＧＮＤにバイ
アスし、これらの昇圧単位回路よりも入力端子側に近い
昇圧単位回路ＣＰ０”〜ＣＰ２”を構成する電荷転送用
のＮ型ＭＯＳトランジスタのＮウェルを電源電圧ＶＣＣ
でバイアスするとして説明したが、より一般的には電源
電圧ＶＣＣの代わりに第１のバイアス源に接続し、接地
電位ＧＮＤの代わりに第１のバイアス源の電圧よりも低
い第２のバイアス源に接続するようにしても良い。
【００７０】
【発明の効果】以上説明したように、本発明の負電圧昇
圧回路は、寄生バイポーラトランジスタのエミッタ接地
電流増幅率ｈｆｅが大きくなった場合でも昇圧効率が低
下することがない。
圧回路は、寄生バイポーラトランジスタのエミッタ接地
電流増幅率ｈｆｅが大きくなった場合でも昇圧効率が低
下することがない。
【００７１】また本発明の負電圧昇圧回路は、出力端子
に近い昇圧単位回路を構成する電荷転送用のＮ型ＭＯＳ
トランジスタのＮ型ウェルを、接地電位ＧＮＤにバイア
スすることで、Ｐ型ウェルを挟んだＮ型ウェルとＮ型拡
散層間の電圧が、Ｎ型ウェルを電源電圧にバイアスする
場合に比して大幅に減少する。従って、Ｎ型ウェルとＮ
型拡散層間の耐圧が昇圧電圧よりも小さい場合でも、Ｎ
型ウェルとＮ型拡散層間に印加される電圧によりＰ型ウ
ェルとＮ型ウェルによる接合が降伏し、Ｎ型ウェルから
Ｎ型拡散層に常時電流が流れてＮ型拡散層の電位を上昇
させ、昇圧効率を低下するのを防止することが出来る。
このため、Ｎ型ウェルとＮ型拡散層間の耐圧が小さい場
合であっても、より高い負電圧を生成できる。
に近い昇圧単位回路を構成する電荷転送用のＮ型ＭＯＳ
トランジスタのＮ型ウェルを、接地電位ＧＮＤにバイア
スすることで、Ｐ型ウェルを挟んだＮ型ウェルとＮ型拡
散層間の電圧が、Ｎ型ウェルを電源電圧にバイアスする
場合に比して大幅に減少する。従って、Ｎ型ウェルとＮ
型拡散層間の耐圧が昇圧電圧よりも小さい場合でも、Ｎ
型ウェルとＮ型拡散層間に印加される電圧によりＰ型ウ
ェルとＮ型ウェルによる接合が降伏し、Ｎ型ウェルから
Ｎ型拡散層に常時電流が流れてＮ型拡散層の電位を上昇
させ、昇圧効率を低下するのを防止することが出来る。
このため、Ｎ型ウェルとＮ型拡散層間の耐圧が小さい場
合であっても、より高い負電圧を生成できる。
【００７２】具体的に本発明による負電圧昇圧回路の効
果について図１３を用いて説明すると、図１３のＡ，Ｂ
で示すグラフは、昇圧単位回路の段数を２０段、ＶＣＣ
を２．２Ｖ（ＶＣＣの中心条件は２．５Ｖであり２．２
Ｖは最小値）、ジャンクション温度を最高温度である１
５０℃、ＭＯＳトランジスタの相互コンダクタンスを一
番低い条件とし、Ｎ型ＭＯＳトランジスタに寄生するＮ
ＰＮトランジスタのエミッタ接地電流増幅率ｈｆｅを実
測値の１６、クロック周波数を２０ＭＨｚの各条件に設
定したときの従来と本発明による負電圧昇圧回路におけ
る出力電圧と出力電流との関係を表している。
果について図１３を用いて説明すると、図１３のＡ，Ｂ
で示すグラフは、昇圧単位回路の段数を２０段、ＶＣＣ
を２．２Ｖ（ＶＣＣの中心条件は２．５Ｖであり２．２
Ｖは最小値）、ジャンクション温度を最高温度である１
５０℃、ＭＯＳトランジスタの相互コンダクタンスを一
番低い条件とし、Ｎ型ＭＯＳトランジスタに寄生するＮ
ＰＮトランジスタのエミッタ接地電流増幅率ｈｆｅを実
測値の１６、クロック周波数を２０ＭＨｚの各条件に設
定したときの従来と本発明による負電圧昇圧回路におけ
る出力電圧と出力電流との関係を表している。
【００７３】Ｂで示す従来の負電圧昇圧回路において
は、出力電圧が−１０Ｖのときの出力電流は全く流れな
いが、Ａで示す本発明による図１に示す負電圧昇圧回路
は、出力電圧が−１０Ｖのとき出力電流を−１１６μＡ
取り出すことができ、従来の負電圧昇圧回路と比して格
段に性能が向上した。
は、出力電圧が−１０Ｖのときの出力電流は全く流れな
いが、Ａで示す本発明による図１に示す負電圧昇圧回路
は、出力電圧が−１０Ｖのとき出力電流を−１１６μＡ
取り出すことができ、従来の負電圧昇圧回路と比して格
段に性能が向上した。
【図１】本発明の負電圧昇圧回路の第１の実施の形態を
示す回路図である。
示す回路図である。
【図２】図１に示すＮ型ＭＯＳトランジスタＭＮ４の模
式的構造断面、及びＮ型ＭＯＳトランジスタＭＮ４の各
端子とＰ型拡散層１３，１６とＮ型拡散層１２，１７相
互の接続関係を示す配線図である。
式的構造断面、及びＮ型ＭＯＳトランジスタＭＮ４の各
端子とＰ型拡散層１３，１６とＮ型拡散層１２，１７相
互の接続関係を示す配線図である。
【図３】本発明の負電圧昇圧回路の第２の実施の形態を
示す回路図である。
示す回路図である。
【図４】図３に示す負電圧昇圧回路に印加されるクロッ
ク信号ＣＫ１、ＣＫ２の入力波形図と各接続点の電圧波
形図及び電流波形図である。
ク信号ＣＫ１、ＣＫ２の入力波形図と各接続点の電圧波
形図及び電流波形図である。
【図５】本発明の負電圧昇圧回路の第３の実施の形態を
示す回路図である。
示す回路図である。
【図６】本発明の負電圧昇圧回路の第４の実施の形態を
示す回路図である。
示す回路図である。
【図７】本発明による負電圧昇圧回路において、昇圧単
位回路のシリアル番号とＰ型ウェルの最高電位ＶＢｍａ
ｘ（Ｋ）との関係を示す図である。
位回路のシリアル番号とＰ型ウェルの最高電位ＶＢｍａ
ｘ（Ｋ）との関係を示す図である。
【図８】本発明の負電圧昇圧回路の第５の実施の形態を
示す回路図である。
示す回路図である。
【図９】従来の負電圧昇圧回路を示す回路図である。
【図１０】図９に示すＮ型ＭＯＳトランジスタＭＮ４の
模式的構造断面、及びＮ型ＭＯＳトランジスタＭＮ４の
各端子とＰ型拡散層２，５とＮ型拡散層３，４相互の接
続関係を示す配線図である。
模式的構造断面、及びＮ型ＭＯＳトランジスタＭＮ４の
各端子とＰ型拡散層２，５とＮ型拡散層３，４相互の接
続関係を示す配線図である。
【図１１】図１及び図９に示す負電圧昇圧回路を駆動す
るためのクロック信号と、接続点Ａ４，Ａ５，Ａ４１及
び出力端子Ｏｕｔとの電圧変化、Ｎ型ＭＯＳトランジス
タＭＮ４のチャネル電流と寄生バイポーラトランジスタ
の電流変化とを示した信号波形図である。
るためのクロック信号と、接続点Ａ４，Ａ５，Ａ４１及
び出力端子Ｏｕｔとの電圧変化、Ｎ型ＭＯＳトランジス
タＭＮ４のチャネル電流と寄生バイポーラトランジスタ
の電流変化とを示した信号波形図である。
【図１２】図９に示す従来の負電圧昇圧回路の接続点に
おける電圧と、電荷転送用のＭＯＳトランジスタのチャ
ネル電流及び寄生ＮＰＮトランジスタのベース電流とコ
レクタ電流を示す信号波形図である。
おける電圧と、電荷転送用のＭＯＳトランジスタのチャ
ネル電流及び寄生ＮＰＮトランジスタのベース電流とコ
レクタ電流を示す信号波形図である。
【図１３】図１と図９に示す各負電圧昇圧回路の出力電
圧ＶＰＮと出力電流の関係を表す図である。
圧ＶＰＮと出力電流の関係を表す図である。
１，３，４，６，１２，１４，１５，１７ Ｎ型拡散
層 ２，５，１３，１６ Ｐ型拡散層 ７，１８ 寄生ＮＰＮトランジスタ ８，１９ Ｐ型ウェル ９，２０ Ｎ型ウェル １１，２２ ゲート電極 ＭＮ０〜ＭＮＮ，ＭＮ１１〜ＭＮ５１ Ｎ型ＭＯＳト
ランジスタ Ｃ１〜Ｃ５，Ｃ１１〜Ｃ５１ 容量素子 Ｄ１〜ＤＮ 寄生ダイオード ＣＰ０〜ＣＰ５，ＣＰ０’〜ＣＰＮ’，ＣＰ０”〜ＣＰ
Ｎ” 昇圧単位回路
層 ２，５，１３，１６ Ｐ型拡散層 ７，１８ 寄生ＮＰＮトランジスタ ８，１９ Ｐ型ウェル ９，２０ Ｎ型ウェル １１，２２ ゲート電極 ＭＮ０〜ＭＮＮ，ＭＮ１１〜ＭＮ５１ Ｎ型ＭＯＳト
ランジスタ Ｃ１〜Ｃ５，Ｃ１１〜Ｃ５１ 容量素子 Ｄ１〜ＤＮ 寄生ダイオード ＣＰ０〜ＣＰ５，ＣＰ０’〜ＣＰＮ’，ＣＰ０”〜ＣＰ
Ｎ” 昇圧単位回路
Claims (5)
- 【請求項１】 ソース又はドレインの一端を入力端に接
続し、他端を出力端に接続した電荷転送用ＭＯＳトラン
ジスタを含み負電圧に昇圧する昇圧単位回路を、入力端
子と出力端子間に複数直列接続し、前記出力端子に負電
圧を生成する負電圧昇圧回路において、 前記電荷転送用ＭＯＳトランジスタのチャネル領域を形
成するウェル領域を、出力方向に対して少なくとも２段
先の前記単位昇圧回路の前記出力端の電位でバイアス
し、 前記入力端子に接続する初段の前記昇圧単位回路は、一
端にクロック信号が印加され他端を前記電荷転送用ＭＯ
Ｓトランジスタのゲートに接続する容量素子と、ソース
を前記電荷転送用ＭＯＳトランジスタのゲートに接続
し、ゲートとドレインとを前記初段の昇圧単位回路の前
記出力端に接続するＭＯＳトランジスタと、を備えるこ
とを特徴とする負電圧昇圧回路。 - 【請求項２】 ソース又はドレインの一端を入力端に接
続し、他端を出力端に接続した電荷転送用ＭＯＳトラン
ジスタを含み負電圧に昇圧する昇圧単位回路を、入力端
子と出力端子間に複数直列接続し、前記出力端子に負電
圧を生成する負電圧昇圧回路において、 前記電荷転送用ＭＯＳトランジスタのチャネル領域を形
成するウェル領域を、出力方向に対して少なくとも２段
先の前記単位昇圧回路の前記出力端の電位でバイアス
し、 前記入力端子に接続する初段の前記昇圧単位回路から出
力方向に数えて４番目以降の前記昇圧単位回路は、 一端に第１のクロック信号が印加され他端を前記電荷転
送用ＭＯＳトランジスタのゲートに接続する第１の容量
素子と、 一端に第２のクロック信号が印加され他端を前記昇圧単
位回路の入力端に接続する第２の容量素子と、 ゲートを入力方向に対して２段前の前記昇圧単位回路の
前記入力端に接続し、ソースを前記電荷転送用ＭＯＳト
ランジスタのゲートに接続し、ドレインを前記昇圧単位
回路の前記出力端に接続するＭＯＳトランジスタと、を
備えることを特徴とする負電圧昇圧回路。 - 【請求項３】 ソース又はドレインの一端を入力端に接
続し、他端を出力端に接続した電荷転送用ＭＯＳトラン
ジスタを含み負電圧に昇圧する昇圧単位回路を、入力端
子と出力端子間に複数直列接続し、前記出力端子に負電
圧を生成する負電圧昇圧回路において、 前記電荷転送用ＭＯＳトランジスタのチャネル領域を形
成するウェル領域を、出力方向に対して少なくとも２段
先の前記単位昇圧回路の前記出力端の電位でバイアス
し、 前記入力端子に接続する初段の前記昇圧単位回路から出
力方向に数えてＫ（Ｋは整数）番目までの前記昇圧単位
回路において、前記電荷転送用ＭＯＳトランジスタのチ
ャネル領域を形成する第１のウェル領域とＰＮ接合を形
成し前記第１のウェル領域を包含する第２のウェルを第
１のバイアス源に接続し、（Ｋ＋１）番目以降の前記昇
圧単位回路において、前記第２のウェルを前記第１のバ
イアス源の電圧よりも低い第２のバイアス源に接続する
ことを特徴とする負電圧昇圧回路。 - 【請求項４】 前記第１のバイアス源の電圧を正の電源
電圧とし、前記第２のバイアス源の電圧を接地電位とす
ることを特徴とする請求項３記載の負電圧昇圧回路。 - 【請求項５】 前記整数Ｋを、ＶＢｍａｘ（Ｋ）を前記
電荷転送用ＭＯＳトランジスタのチャネル領域を形成す
るウェル領域の最高電位、ＶＣＣを電源電圧、ＶＰＮを
前記出力端子に生成される前記負電圧、Ｎを昇圧単位回
路の段数として、次式において前記ＶＢｍａｘ（Ｋ）が
負になる条件を満たすように定めることを特徴とする請
求項３記載の負電圧昇圧回路。 ＶＢｍａｘ（Ｋ）＝ＶＣＣ＋（ＶＰＮ／Ｎ）×（Ｋ＋
３）
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050813A JP3450307B2 (ja) | 2001-02-26 | 2001-02-26 | 負電圧昇圧回路 |
| US10/080,194 US6992522B2 (en) | 2001-02-26 | 2002-02-19 | Negative voltage boosting circuit |
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