JP3385960B2 - 負電圧チャージポンプ回路 - Google Patents

負電圧チャージポンプ回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、負電圧チャージポ
ンプ回路、特に昇圧特性を向上させた負電圧チャージポ
ンプ回路に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種に電気的
にデータの書き換えが可能なフラッシュメモリがある。
このフラッシュメモリのメモリ素子は図１４に示すよう
に、Ｐ型半導体基板４０１上にＮ型のソース拡散層４０
２とＮ型のドレイン拡散層４０３を設け、外部から電気
的に絶縁された浮遊ゲート４０４とメモリ素子をスイッ
チング制御するための制御ゲート４０５を有し、浮遊ゲ
ート４０４に蓄積された電荷の状態によりデータを記憶
するようになっている。
【０００３】図１４に示すメモリ素子のデータ消去時に
は、ソース拡散層４０２に例えば５Ｖを印加し、制御ゲ
ート４０５に例えば−１０Ｖを印加し、ドレイン拡散層
４０３を浮遊状態として、浮遊ゲート４０４の電子をソ
ース拡散層４０２に引き抜くことによりデータの消去を
行う。
【０００４】他のメモリ素子のデータ消去方式としては
図１５に示すように、Ｐ型半導体基板４０１上にＮ型ウ
ェル４２２とＰ型ウェル４２１を形成し、これら２つの
ウェル４２１，４２２は、それぞれＮ型拡散層４１２と
Ｐ型拡散層４１１により電位が与えられ、Ｐ型ウェル４
２１上にＮ型のソース拡散層４０２とＮ型のドレイン拡
散層４０３を設け、外部から電気的に絶縁された浮遊ゲ
ート４０４とメモリ素子をスイッチング制御するための
制御ゲート４０５を有しているものがある。
【０００５】図１５に示すメモリ素子のデータ消去時に
は、ソース拡散層４０２及びドレイン拡散層４０３を浮
遊状態にし、制御ゲート４０５に例えば−１０Ｖを印加
し、メモリセルの基板部分となるＰ型ウェル４２１に例
えば５Ｖを印加して、浮遊ゲート４０４の電子をメモリ
セルの基板部分となるＰ型ウェル４２１に引き抜くこと
によりデータの消去を行う。
【０００６】これら不揮発性半導体記憶装置の使用形態
において、一般に外部から供給される電圧は、接地電圧
（以下、ＧＮＤという）と、５Ｖや３Ｖなどの動作電圧
（以下、Ｖｃｃという）であり、上記の消去動作に必要
な負電圧は、不揮発性半導体記憶装置の内部において負
電圧チャージポンプ回路により供給されるのが一般的で
ある。
【０００７】負電圧チャージポンプ回路の従来例として
は、例えば特開平８−１０３０７０号公報及びＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔ， Ｖｏｌ．２７， Ｎｏ．１１， Ｎｏ
ｖｅｍｂｅｒ １９９２，ｐｐ．１５４０−１５４６
”Ａ ５−Ｖ−Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．
６−μｍ Ｆｌａｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏ
ｗ ＤｅｃｏｄｅｒＳｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ
−Ｗｅｌｌ Ｓｔｒｕｃｔｕｒｅ”に開示されている。
【０００８】図１６、図１７は、特開平８−１０３０７
０号公報に開示された負電圧チャージポンプ回路を示す
回路図と、その入力クロック波形図である。
【０００９】図１６に示す負電圧チャージポンプ回路
は、Ｐ型ＭＯＳＦＥＴ ＭＰ０〜ＭＰ４をダイオード接
続し、その一端をＧＮＤに接続し、他端を負電圧チャー
ジポンプ回路の出力端Ｖｎｃｐとし、Ｐ型ＭＯＳＦＥＴ
ＭＰ１〜ＭＰ４のそれぞれのゲートとドレインには、
容量素子Ｃ１〜Ｃ４を介して図１７に示すクロック信号
ＦＡまたはＦＢが供給され、Ｐ型ＭＯＳＦＥＴ ＭＰ０
〜ＭＰ２が配置されるＮ型ウェルにはＶｃｃ電圧が、Ｐ
型ＭＯＳＦＥＴ ＭＰ３，ＭＰ４が配置されるＮ型ウェ
ルには、ＧＮＤ電圧がそれぞれ供給される。
【００１０】図１６に示す従来例では、負電圧チャージ
ポンプ回路をＰ型ＭＯＳＦＥＴで構成した場合のバック
バイアス特性によるしきい値電圧の上昇に起因した昇圧
効率の低下を回避するため、出力端Ｖｎｃｐに近い側の
Ｐ型ＭＯＳＦＥＴの基板電位、すなわちＮ型ウェルの電
位をＧＮＤレベルとしている。
【００１１】図１８、図１９はＩＥＥＥ Ｊｏｕｒｎａ
ｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ，
Ｖｏｌ．２７， Ｎｏ．１１， Ｎｏｖｅｍｂｅｒ １
９９２， ｐｐ．１５４０−１５４６ ”Ａ ５−Ｖ−
Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．６−μｍ Ｆｌａ
ｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏｗ Ｄｅｃｏｄｅ
ｒ Ｓｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ−Ｗｅｌｌ Ｓ
ｔｒｕｃｔｕｒｅ”に開示された負電圧チャージポンプ
回路を示す回路図と、その入力クロック波形図である。
【００１２】図１８に示す負電圧チャージポンプ回路
は、Ｐ型ＭＯＳＦＥＴ ＭＰ１〜ＭＰ５を直列接続し、
その一端をＧＮＤに接続し、他端を負電圧チャージポン
プ回路の出力端Ｖｎｃｐとし、Ｐ型ＭＯＳＦＥＴ ＭＰ
１〜ＭＰ４のゲートは、それぞれＰ型ＭＯＳＦＥＴ Ｍ
Ｐ１１〜ＭＰ１４を介してそれぞれのドレインに接続さ
れ、Ｐ型ＭＯＳＦＥＴ ＭＰ２〜ＭＰ５のドレインに
は、容量素子Ｃ１からＣ４を介して図１９に示すクロッ
ク信号Ｆ１またはＦ３が供給され、Ｐ型ＭＯＳＦＥＴ
ＭＰ１〜ＭＰ４のゲートには、容量素子Ｃ１１からＣ１
４を介して図１９に示すクロック信号Ｆ２またはＦ４が
供給されるようになっている。
【００１３】図１８に示す従来例では、図１６の従来例
と比較して、Ｐ型ＭＯＳＦＥＴ ＭＰ１１〜ＭＰ１４お
よび容量素子Ｃ１１〜Ｃ１４を追加して図１９に示すよ
うな４つの異なるタイミングのクロック信号を供給する
ことにより、電荷を伝達するＰ型ＭＯＳＦＥＴのＭＰ１
〜ＭＰ４のゲート電圧の振幅を大きくすることが可能と
なり、負電圧チャージポンプ回路をＰ型ＭＯＳＦＥＴで
構成した場合のバックバイアス特性によるしきい値電圧
の上昇に起因した昇圧効率の低下を回避するようにして
いる。
【００１４】
【発明が解決しようとする課題】しかしながら、以上説
明したＰ型ＭＯＳＦＥＴにより構成された負電圧チャー
ジポンプ回路では、図１６に示す従来例のようにＰ型Ｍ
ＯＳＦＥＴが形成されたＮ型ウェルの電位をＧＮＤレベ
ルとしても、例えば負電圧出力として−１０Ｖを得る場
合、Ｐ型ＭＯＳＦＥＴには、最大で１０Ｖのバックバイ
アスが印加されることになり、バックバイアス特性によ
るしきい値電圧の上昇に起因した昇圧効率の低下を完全
に回避することは不可能であるという問題がある。
【００１５】この問題を回避するために図１８に示す従
来例のように、ゲート電圧の振幅を大きくとれる回路構
成を採用した場合でも、バックバイアス特性によるしき
い値電圧の上昇に起因した昇圧効率の低下を完全に回避
することは不可能であるという問題がある。
【００１６】これらのバックバイアス特性によるしきい
値電圧の上昇に起因した昇圧効率の低下は出力する負電
圧の絶対値が大きいほど顕著であり、また動作電圧Ｖｃ
ｃが５Ｖから３Ｖに、さらに２Ｖへと低電圧化され、ク
ロック信号の振幅自体が小さくなると、昇圧効率の低下
は顕著となるという問題がある。
【００１７】本発明の目的は、昇圧特性を向上させた負
電圧チャージポンプ回路を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明による負電圧チャージポンプ回路において
は、入力ダイオード回路と、昇圧単位回路とを有する負
電圧チャージポンプ回路であって、前記入力ダイオード
回路は、Ｎ型ＭＯＳＦＥＴの一端を入力端とし、該ＭＯ
ＳＦＥＴの他端と、ゲートと、該ＭＯＳＦＥＴの基板電
位とを接続して出力端とするダイオード素子であり、前
記昇圧単位回路は、一端を該昇圧単位回路の入力端と
し、他端を該昇圧単位回路の出力端とし、基板電位を前
記他端に接続した第１のＮ型ＭＯＳＦＥＴと、前記昇圧
単位回路の入力端に一端を接続した第１の容量素子と、
第１のＮ型ＭＯＳＦＥＴのゲートに一端を接続した第２
の容量素子と、前記第１のＮ型ＭＯＳＦＥＴのゲートと
前記昇圧単位回路の出力端との間にソースとドレインが
接続されゲートが前記昇圧単位回路の入力端に接続され
た第２のＮ型ＭＯＳＦＥＴと、前記第１のＮ型ＭＯＳＦ
ＥＴのゲートと前記昇圧単位回路の出力端との間にソー
スとドレインが接続されゲートが前記第１のＮ型ＭＯＳ
ＦＥＴのゲートに接続された第３のＮ型ＭＯＳＦＥＴと
の組合わせからなるものであり、前記入力ダイオード回
路は、入力端を第１の電源に接続し、出力端を前記昇圧
単位回路の入力端に接続し、前記昇圧単位回路は、前記
第１のＮ型ＭＯＳＦＥＴの極性が同一となるように複数
接続し、複数の昇圧単位回路の最終段の出力端から出力
電圧を出力するものであり、前記隣接する昇圧単位回路
のそれぞれには、前記第１の容量素子の他端に互いに逆
相の第１と第２のクロック信号を入力し、第２の容量素
子の他端には、第３のクロック信号を入力し、 昇圧単位
回路の入力側が低電位で出力側が高電位にある場合に、
前記第３のクロック信号を高レベルとすることにより、
前記第１のＮ型ＭＯＳＦＥＴのゲート電圧をソースおよ
びドレイン電圧よりも高電圧に制御して、昇圧単位回路
の出力 側の電荷を入力側に移動させ、 昇圧単位回路の入
力側が高電位で出力側が低電位となるときには、第３の
クロック信号を低レベルにし、導通状態となった第２の
Ｎ型ＭＯＳＦＥＴおよび第３のＮ型ＭＯＳＦＥＴを通し
て第１のＮ型ＭＯＳＦＥＴのゲート電圧を昇圧単位回路
の出力側電圧まで低下させることにより、第１のＮ型Ｍ
ＯＳＦＥＴを非道通状態として昇圧単位回路の入力側か
ら出力側への電荷の逆流を防止するようにしたものであ
る。
【００１９】また、前記入力ダイオード回路を構成する
Ｎ型ＭＯＳＦＥＴ及び前記第１のＮ型ＭＯＳＦＥＴは、
Ｐ型半導体基板上のＮ型ウェル内に設けられ、前記Ｐ型
半導体基板とは分離されたＰ型ウェル内に形成されたも
のである。
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【発明の実施の形態】次に図面を参照して本発明の実施
の形態を説明する。
【００２５】図１は、本発明を適用する負電圧チャージ
ポンプ回路を示す図である。
【００２６】図１に示す負電圧チャージポンプ回路は、
入力端を設置電位ＧＮＤに接続されたＮ型ＭＯＳＦＥＴ
ＭＮ０により構成される入力ダイオード回路ＣＰ０
と、ＮＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３と要領素
子Ｃ１，Ｃ２，Ｃ３との組合わせにより構成される３つ
の昇圧単位回路ＣＰ１，ＣＰ２，ＣＰ３とにより構成さ
れ、最終段の昇圧単位回路ＣＰ３の出力端を負電圧チャ
ージポンプ回路の出力端Ｖｎｃｐとしている。
【００２７】また、図１に示すダイオードＤ１，Ｄ２，
Ｄ３，Ｄ４は、後述する各Ｎ型ＭＯＳＦＥＴ ＭＮ０，
ＭＮ１，ＭＮ２，ＭＮ３が形成されるＰ型ウェルと、Ｐ
型ウェルが形成されるＮ型ウェル間のＰＮ接合による寄
生ダイオードを表わしており、接点Ａ４はＮ型ウェルに
相当し、本実施形態では動作電圧Ｖｃｃが供給されてい
る。
【００２８】図２は、図１に示す負電圧チャージポンプ
回路を半導体基板上に実現した場合のＮ型ＭＯＳＦＥＴ
ＭＮ０，ＭＮ１部分の構造断面図であり、図１と図２
を参照して構成を説明する。
【００２９】負電圧チャージポンプ回路を構成するＮ型
ＭＯＳＦＥＴ ＭＮ０〜ＭＮ３は、図２に示すように、
Ｐ型半導体基板１２４上に形成されたＮ型ウェル１２３
と、Ｎ型ウェル１２３内にＰ型半導体基板１２４から分
離されると共に相互に分離されて設けられた複数のＰ型
ウェル１２１，１２２上に形成される。
【００３０】入力ダイオード回路ＣＰ０を構成するＮ型
ＭＯＳＦＥＴ ＭＮ０は、Ｎ型ウェル１２３によりＰ型
半導体基板１２４から分離されたＰ型ウェル１２１内に
設けられ、入力端となる電流路の一端を構成するＮ型拡
散層１１２は接地電位ＧＮＤに接続され、電流路の他端
を構成するＮ型拡散層１１３とゲート電極１４１と自身
の基板電位となるＰ型ウェル１２１に電位を与えるため
のＰ型拡散層１１４は、共通に接続されて出力端を構成
し、その出力端の接続点をＡ１とする。
【００３１】次段に接続される昇圧単位回路ＣＰ１は、
Ｎ型ウェル１２３によりＰ型半導体基板１２４から分離
されたＰ型ウェル１２２内に設けられ、入力端となる電
流路の一端を構成するＮ型拡散層１１５は接続点Ａ１に
接続され、電流路の他端を構成するＮ型拡散層１１６と
ゲート電極１４２と自身の基板電位となるＰ型ウェル１
２２に電位を与えるためのＰ型拡散層１１７は、共通に
接続され出力端を構成し、その出力端の接続点をＡ２と
する。
【００３２】さらに、昇圧単位回路ＣＰ１の入力端とな
る接続点Ａ１には、容量素子Ｃ１の一端が接続され、容
量素子Ｃ１の他端には、クロック信号ＦＡが入力され
る。
【００３３】残りの他の昇圧単位回路ＣＰ２，ＣＰ３も
同様の構成で実現されるが、容量素子Ｃ１，Ｃ２，Ｃ３
に供給されるのクロック信号は、隣接する昇圧単位回路
で逆相になるように例えば図１７に示すようなクロック
信号ＦＡまたはＦＢが入力される。
【００３４】Ｎ型拡散層１１１はＮ型ウェル１２３に電
位を供給するために設けられ、本実施形態では、動作電
圧Ｖｃｃが入力される。
【００３５】フィールド絶縁膜１３１，１３２〜１３６
は、各拡散層を分離する目的で形成される。
【００３６】図１に示すダイオードＤ１，Ｄ２，Ｄ３，
Ｄ４は、各Ｎ型ＭＯＳＦＥＴが形成されるＰ型ウェル
と、Ｐ型ウェルが形成されるＮ型ウェル間のＰＮ接合を
表わしており、例えば図２に示すＮ型ＭＯＳＦＥＴ Ｍ
Ｎ０の基板電位となるＰ型ウェル１２１とＮ型ウェル１
２３の間のＰＮ接合が図１に示すダイオードＤ１を表現
している。
【００３７】容量素子Ｃ１〜Ｃ３は、容量素子として機
能するのであれば、構造は特に限定されないが、一例と
しては、Ｎ型ウェル内に形成されたＰ型ＭＯＳＦＥＴの
ゲート容量により実現され、例えば容量素子Ｃ１におい
て、接続点Ａ１側をＰ型ＭＯＳＦＥＴのゲート電極に接
続し、クロック信号をＰ型ＭＯＳＦＥＴのソース及びド
レイン拡散層に入力することにより構築される。
【００３８】または、図１３に示すように、Ｐ型半導体
基板５０５のフィールド絶縁膜５０６間に設けられたＮ
型ウェル５０４内に形成され、Ｐ型拡散層領域５０１に
よるソース、ドレイン拡散層領域とゲート電極５０２を
有するＰ型ＭＯＳＦＥＴの基板部分にＰ型ウェル５０３
を設けることにより、Ｐ型ＭＯＳＦＥＴはディプリーシ
ョントランジスタとして機能するため、ゲート電圧の依
存性の少ない効率的な容量素子として構築するようにし
てもよい。
【００３９】また、図１４及び図１５に示すフラッシュ
メモリ素子の浮遊ゲートと制御ゲート間の容量により実
現することも可能であり、例えば容量素子Ｃ１におい
て、フィールド絶縁膜上に浮遊ゲート４０４を形成し、
浮遊ゲート４０４上に絶縁膜を介して制御ゲート４０５
を形成し、浮遊ゲート４０４を接続点Ａ１に接続し、制
御ゲート４０５にフロック信号ＦＡを入力することによ
り、容量素子Ｃ１を構築するようにしてもよい。
【００４０】ここで、浮遊ゲート４０４を接続点Ａ１側
にするのは、浮遊ゲート４０４は一般にはＮ型の多結晶
シリコンにより形成されその不純物濃度が低いため、制
御ゲート４０５の電圧に対して相対的に正の高電圧が浮
遊ゲート４０４に印加されると、浮遊ゲート４０４を構
成するＮ型の多結晶シリコンが空乏化して浮遊ゲート４
０４と制御ゲート４０５間の容量値が小さくなる。この
空乏化を防止するために相対的に低電圧側となる接続点
Ａ１側に浮遊ゲート４０４を接続することが望ましい。
【００４１】次に、上記回路の動作を説明する。図３
は、縦軸を電圧、横軸を時間とした電圧波形図であり、
図１のクロック信号ＦＡ，ＦＢと接続点Ａ１，Ａ２の波
形を示している。
【００４２】以下の動作の説明では、説明を簡単にする
ためにＮ型ＭＯＳＦＥＴ ＭＮ０，ＭＮ１と容量素子Ｃ
１，Ｃ２及び接続点Ａ１，Ａ２のみに着目して説明し、
接続点Ａ２から出力端Ｖｎｃｐ方向への電流経路は図示
略している。
【００４３】初期状態Ｔ０において、クロック信号Ｆ
Ａ，ＦＢと接続点Ａ１，Ａ２は、接地電位の０Ｖとす
る。
【００４４】時間Ｔ１において、クロック信号ＦＡが０
Ｖから５Ｖに変化すると、接続点Ａ１の電位は、容量素
子Ｃ１により押し上げられる。
【００４５】この押し上げられた直後の接続点Ａ１の電
圧ＶＡ１（Ｔ１）は、接続点Ａ１の寄生容量をＣａ１と
すると、 ＶＡ１（Ｔ１）＝０Ｖ＋５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１） となるが、ここでは説明を簡単にするために、Ｃａ１＝
０とし、ＶＡ１（Ｔ１）は５Ｖとする。なお、接続点Ａ
２についても同様に寄生容量Ｃａ２＝０とする。
【００４６】時間Ｔ１に５Ｖまで押し上げられた接続点
Ａ１は、図２に示すＮ型ＭＯＳＦＥＴ ＭＮ０のＮ型拡
散層１１３、Ｐ型ウェル１２１及びゲート電極１４１に
接続されており、一方、Ｎ型拡散層１１２がＧＮＤレベ
ルであるため、Ｐ型ウェル１２１とＮ型拡散層１１２間
のＰＮ接合の順方向電流およびＮ型ＭＯＳＦＥＴ ＭＮ
０のチャネル電流の２つの伝導形態で接続点Ａ１からＧ
ＮＤに電流が流れ、接続点Ａ１の電圧は低下する。
【００４７】この２種類の伝導形態のうちＰＮ接合の順
方向電流については、Ｐ型ウェル１２１とＮ型拡散層１
１２の電位差だけで決定されるため、ＭＯＳＦＥＴのバ
ックバイアス特性によるしきい値電圧の上昇に起因した
昇圧効率の低下などの悪影響は受けない。
【００４８】また、チャネル電流についても、前記ＰＮ
接合の順方向電流によりＮ型ＭＯＳＦＥＴ ＭＮ０の基
板電位となるＰ型ウェル１２１とソース拡散層として動
作するＮ型拡散層１１２間の電位差は、Ｐ型ウェル側が
高電位となり、Ｎ型ＭＯＳＦＥＴ ＭＮ０には、バック
バイアスが逆方向に印加された状態であり、しきい値電
圧の上昇はない。
【００４９】前記ＰＮ接合の順方向接合耐圧およびＮ型
ＭＯＳＦＥＴ ＭＮ０のしきい値電圧を仮に１Ｖとする
と、時間Ｔ１において、５Ｖまで押し上げられた接続点
Ａ１の電位は、前記２種類の伝導形態により１Ｖまで低
下する。
【００５０】次に時間Ｔ２において、クロック信号ＦＡ
が５Ｖから０Ｖに、クロック信号ＦＢが０Ｖから５Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ２）
は、容量素子Ｃ１により押し下げられ、 ＶＡ１（Ｔ２）＝１Ｖ−５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝−４Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ２）は容量素子Ｃ２により
押し上げられ、 ＶＡ２（Ｔ２）＝０Ｖ＋５Ｖ×Ｃ２／（Ｃ２＋Ｃａ２）
＝５Ｖ となる。
【００５１】すると、接続点Ａ１とＡ２間に設けられた
Ｎ型ＭＯＳＦＥＴ ＭＮ１の基板を構成するＰ型ウェル
１２２とＮ型拡散層１１５間のＰＮ接合の順方向電流お
よびＮ型ＭＯＳＦＥＴ ＭＮ１のチャネル電流により接
続点Ａ２からＡ１に電流が流れ、前記ＰＮ接合の順方向
接合耐圧およびＮ型ＭＯＳＦＥＴ ＭＮ１のしきい値電
圧を１Ｖとすると、接続点Ａ２は５Ｖから１Ｖに、接続
点Ａ１は−４Ｖから０Ｖに変化する。
【００５２】次に時間Ｔ３において、クロック信号ＦＡ
が０Ｖから５Ｖに、クロック信号ＦＢが５Ｖから０Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ３）は
容量素子Ｃ１により押し上げられ、 ＶＡ１（Ｔ３）＝０Ｖ＋５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝５Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ３）は容量素子Ｃ２により
押し下げられ、 ＶＡ２（Ｔ３）＝１Ｖ−５Ｖ×Ｃ２／（Ｃ２＋Ｃａ２）
＝−４Ｖ となる。
【００５３】すると、接続点Ａ１は、時間Ｔ１の時と同
様に接続点Ａ１からＧＮＤに電流が流れて１Ｖまで低下
し、接続点ＶＡ２は−４Ｖのままである。
【００５４】次に時間Ｔ４において、クロック信号ＦＡ
が５Ｖから０Ｖに、クロック信号ＦＢが０Ｖから５Ｖに
変化した場合、まず接続点Ａ１の電圧ＶＡ１（Ｔ４）は
容量素子Ｃ１により押し下げられ、 ＶＡ１（Ｔ４）＝１Ｖ−５Ｖ×Ｃ１／（Ｃ１＋Ｃａ１）
＝−４Ｖ 接続点Ａ２の電圧ＶＡ２（Ｔ４）は容量素子Ｃ２により
押し上げられ、 ＶＡ２（Ｔ４）＝−４Ｖ＋５Ｖ×Ｃ２／（Ｃ２＋Ｃａ
２）＝１Ｖ となる。
【００５５】すると、時間Ｔ２の時と同様に接続点Ａ２
からＡ１に電流が流れ接続点Ａ２は１Ｖから−１Ｖに、
接続点Ａ１は−４Ｖから−２Ｖに変化する。
【００５６】時間Ｔ４以降も前記動作原理により、接続
点Ａ２の電圧は順次負電圧方向に遷移し、最終的には時
間Ｔ７以降に示すように、クロック信号ＦＡとＦＢの動
作に同期して、接続点Ａ１は１Ｖと−４Ｖの間を遷移
し、接続点Ａ２は−３Ｖと−８Ｖの間を遷移する。
【００５７】以上の説明では、接続点Ａ２以降の回路が
ないものとしたが、その得られる負電圧としては−８Ｖ
であり、昇圧単位回路を複数段接続することにより、よ
り絶対値で大きな負電圧を得ることができる。
【００５８】次に、本発明の負電圧チャージポンプ回路
を半導体基板上に形成する場合のＮ型ＭＯＳＦＥＴの望
ましいレイアウト方法について説明する。図４は、例え
ばＮ型ＭＯＳＦＥＴ ＭＮ１を１本ゲートのレイアウト
方法で半導体基板上に構成した場合を示す平面レイアウ
ト図、図５は、図４のＡ−Ａ’線断面図である。
【００５９】図４及び図５に示すように、Ｎ型ＭＯＳＦ
ＥＴ ＭＮ１は、Ｎ型ウェル２０８によりＰ型半導体基
板２０９から分離されたＰ型ウェル２０３内に設けら
れ、入力端となる電流路の一端を構成するＮ型拡散層領
域２０１Ａは、金属配線層２０６により接続点Ａ１に接
続され、電流路の他端を構成するＮ型拡散層領域２０１
Ｂとトランジスタの周囲に配置されＰ型ウェル２０３の
電位を供給するＰ型拡散層領域２０２とゲート電極２０
４は、金属配線層２０７により出力端Ａ２に接続され
る。
【００６０】Ｎ型ＭＯＳＦＥＴ ＭＮ１の動作時におけ
る電流経路としては、Ｐ型ウェル２０３が高電圧側、Ｎ
型拡散層領域２０１Ａが低電圧側となり、Ｐ型ウェル２
０３からＮ型拡散層領域２０１Ａへ電流が流れるため、
この経路の抵抗を小さくすることが昇圧回路の特性向上
に有効的であり、Ｐ型拡散層２０２をトランジスタの周
囲に配置してＰ型ウェル２０３の抵抗を下げるようにレ
イアウトする。
【００６１】図６は、例えばＮ型ＭＯＳＦＥＴ ＭＮ１
を２本ゲートのレイアウト方法で半導体基板上に構成し
た場合を示す平面レイアウト図、図７は、図６のＡ−
Ａ’線断面図である。
【００６２】図６及び図７に示す例の特徴は、２本ゲー
トで構成されたトランジスタのゲート電極２０４で挟ま
れた部分のＮ型拡散層領域を出力端側のＮ型拡散層領域
２０１Ｂとし、ゲート電極２０４の外側の拡散層領域を
入力端側のＮ型拡散層領域２０１Ａとしている点にあ
る。
【００６３】図６及び図７に示す例では、図４及び図５
の説明と同様にＰ型ウェル２０３から入力端側のＮ型拡
散層領域２０１Ａへの電流経路の抵抗を小さくするため
に、Ｎ型拡散層領域２０１Ａをゲート電極２０４の外側
に配置している。
【００６４】図８は、図４〜図７で説明した単体トラン
ジスタを複数直列に接続して負電圧チャージポンプ回路
を構成する場合の一例を示す平面レイアウト図、図９
は、８のＢ−Ｂ’線断面図である。
【００６５】図８及び図９に示す例では、２つのトラン
ジスタを直列に接続する場合の例であり、Ｐ型半導体基
板３０５に形成されたＮ型ウェル３０３の内部に分離し
て配置されたＰ型ウェル３０１と３０２を設け、Ｐ型ウ
ェル３０１と３０２の内部に図４〜図７で説明したレイ
アウト方法によりトランジスタをレイアウトする。さら
に異なるＰウェル間、またはＰウェル３０１、３０２と
Ｐ型半導体基板３０５間の表面リーク電流を防止するた
め、各Ｐウェルを１つ単位に囲むようにＮ型拡散層領域
３０４を配置し、Ｎ型拡散層領域３０４にＮ型ウェル３
０３の電位、例えば電源電圧Ｖｃｃを供給する。
【００６６】図１０は、本発明を適用する負電圧チャー
ジポンプ回路を示す回路図、図１１は、図１０に示す負
電圧チャージポンプ回路に供給されるクロック信号Ｆ
Ａ，ＦＢ，ＦＣ，ＦＤの入力クロック波形図である。
【００６７】図１０及び図１１に示す負電圧チャージポ
ンプ回路においては、図１に示す負電圧チャージポンプ
回路に対して、Ｎ型ＭＯＳＦＥＴ ＭＮ１１，ＭＮ１
２，ＭＮ１３と容量素子Ｃ１１，Ｃ１２，Ｃ１３を追加
し、図１８の従来例と同様に動作時におけるＮ型ＭＯＳ
ＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３のゲート電圧（接続点
Ａ１１，Ａ１２，Ａ１３の電圧）をソース、ドレイン電
圧とは分離してソース、ドレイン電圧よりも高電圧に制
御することにより、電流駆動能力を向上させている。
【００６８】本発明の負電圧チャージポンプ回路は先に
説明した通り、電荷の移動手段としてＮ型ＭＯＳＦＥＴ
が形成されるＰ型ウェルとＮ型拡散層間のＰＮ接合にお
ける順方向電流を利用しているため、Ｐ型ウェル抵抗の
影響を受けやすいが、図１０に示す実施形態のようにＮ
型ＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３のゲート電圧
を追加押し上げすることにより、通常のＭＯＳトランジ
スタのチャネル電流による電荷移動の効率を向上させ、
電流駆動能力を向上させることができるという利点を有
している。
【００６９】図１２に本発明による負電圧チャージポン
プ回路の１実施形態を示す。
【００７０】図１２において、本発明は、図１０に示す
負電圧チャージポンプ回路に、さらにＮ型ＭＯＳＦＥＴ
ＭＮ２１，ＭＮ２２，ＭＮ２３を追加したものであ
る。すなわち、図１０に示す負電圧チャージポンプ回路
におけるＮ型ＭＯＳＦＥＴ ＭＮ０，ＭＮ１，ＭＮ２，
ＭＮ１３を第１のＮ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ
ＭＮ１１，ＭＮ１２，ＭＮ１３を第２のＮ型ＭＯＳＦＥ
Ｔとしたときに、本発明は、第３のＮ型ＭＯＳＦＥＴ
ＭＮ２１，ＭＮ２２，ＭＮ２３を追加したことに相当す
るものである。第２のＮ型ＭＯＳＦＥＴ（ＭＮ１１，Ｍ
Ｎ１２，ＭＮ１３）は、第１のＮ型ＭＯＳＦＥＴのゲー
トと前記昇圧単位回路の出力端との間に接続され、前記
第１のＮ型ＭＯＳＦＥＴのゲート電圧をソース、ドレイ
ン電圧よりも高電圧に制御するものであるが、第３のＮ
型ＭＯＳＦＥＴ（ＭＮ２１，ＭＮ２２，ＭＮ２３）は、
前記第１のＮ型ＭＯＳＦＥＴのゲートと前記昇圧単位回
路の出力端との間に接続され、前記第１のＮ型ＭＯＳＦ
ＥＴのゲート電圧を低下させる機能を実行し、図１０の
負電圧チャージポンプ回路に生ずる以下の問題を解決し
ている。
【００７１】例えば、Ｎ型ＭＯＳＦＥＴ ＭＮ１を介し
て電荷を移動させる場合に着目すると、クロック信号Ｆ
Ａをロウレベル、クロック信号ＦＢをハイレベル、クロ
ック信号ＦＣをハイレベルとすることにより、接続点Ａ
２からＡ１方向に電流が流れ電荷が移動する。
【００７２】その後、クロック信号ＦＣをロウレベルに
変化させ、Ｎ型ＭＯＳＦＥＴ ＭＮ１のゲート電位であ
る接続点Ａ１１の電位を押し下げ、その後、クロック信
号ＦＡをハイレベルのままで、クロック信号ＦＢをロウ
レベルにすることにより、接続点Ａ１１の電位は、Ｎ型
ＭＯＳＦＥＴ ＭＮ１１を介して接続点Ａ２と同レベル
まで押し下げられ、Ｎ型ＭＯＳＦＥＴ ＭＮ１を非道通
状態として電荷の逆流を防止するが、このときのＮ型Ｍ
ＯＳＦＥＴ ＭＮ１１のゲート電圧である接続点Ａ１の
電位が低い場合には、接続点Ａ１１の電位が十分に低下
しない場合がある。
【００７３】この場合には電荷の逆流が発生するため、
これを防止する目的でＮ型ＭＯＳＦＥＴ ＭＮ２１，Ｍ
Ｎ２２，ＭＮ２３を設け、接続点Ａ１１，Ａ１２，Ａ１
３の電位（Ｎ型ＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３
のゲート電圧）を低下させる場合の補助機能を担わせる
ことにより、電荷の逆流を防止することができるという
利点がある。
【００７４】
【発明の効果】 以上のように本発明によれば、バックバ
イアス効果によるしきい値の上昇に起因する昇圧能力の
低下を防止し、電源電圧が低い場合でも十分な負電圧を
供給することができ、殊に、電荷の移動をダイオードだ
けでなく、ダイオードと並列に接続されたＭＯＳＦＥＴ
のチャネルを利用して電荷移動を向上させようとしたと
きに生ずる昇圧効果の低下を有効に防止することができ
る効果を有する。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る負電圧チャージポン
プ回路を示す回路図である。
【図２】本発明の実施形態１に係る負電圧チャージポン
プ回路を半導体基板上に構成した場合を示す断面図であ
る。
【図３】本発明の実施形態１に係る負電圧チャージポン
プ回路における電圧波形図である。
【図４】図１に示すＮ型ＭＯＳＦＥＴ ＭＮ１を半導体
基板上に構成する場合の一例を示す平面レイアウト図で
ある。
【図５】図４のＡ−Ａ’線断面図である。
【図６】図１に示すＮ型ＭＯＳＦＥＴ ＭＮ１を半導体
基板上に構成する場合の他の例を示す平面レイアウト図
である。
【図７】図６のＡ−Ａ’線断面図である。
【図８】Ｎ型ＭＯＳＦＥＴを複数直列接続する場合の例
を示す平面レイアウト図である。
【図９】図８のＢ−Ｂ’線断面図である。
【図１０】本発明の実施形態２に係る負電圧チャージポ
ンプ回路を示す回路図である。
【図１１】図１０の実施形態２に印加されるクロック信
号の電圧波形図である。
【図１２】本発明の実施形態３に係る負電圧チャージポ
ンプ回路を示す回路図である。
【図１３】容量素子の一例を示す構造断面図である。
【図１４】フラッシュメモリ素子の構造断面図である。
【図１５】フラッシュメモリ素子の構造断面図である。
【図１６】従来の負電圧チャージポンプ回路を示す回路
図である。
【図１７】図１６の従来例に印加されるクロック信号の
電圧波形図である。
【図１８】従来の負電圧チャージポンプ回路の回路図で
ある。
【図１９】図１７の従来例に印加されるクロック信号の
電圧波形図である。
【符号の説明】
ＭＮ０，ＭＮ１〜ＭＮ２３ Ｎ型ＭＯＳＦＥＴ Ｃ１，Ｃ２〜Ｃ１３ 容量素子 Ｄ１，Ｄ２〜Ｄ４ 寄生ダイオード ＦＡ，ＦＢ，ＦＣ，ＦＤ クロック信号

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力ダイオード回路と、昇圧単位回路と
    を有する負電圧チャージポンプ回路であって、 前記入力ダイオード回路は、Ｎ型ＭＯＳＦＥＴの一端を
    入力端とし、該ＭＯＳＦＥＴの他端と、ゲートと、該Ｍ
    ＯＳＦＥＴの基板電位とを接続して出力端とするダイオ
    ード素子であり、 前記昇圧単位回路は、一端を該昇圧単位回路の入力端と
    し、他端を該昇圧単位回路の出力端とし、基板電位を前
    記他端に接続した第１のＮ型ＭＯＳＦＥＴと、前記昇圧
    単位回路の入力端に一端を接続した第１の容量素子と、第１のＮ型ＭＯＳＦＥＴのゲートに一端を接続した第２
    の容量素子と、 前記第１のＮ型ＭＯＳＦＥＴのゲートと前記昇圧単位回
    路の出力端との間にソースとドレインが接続されゲート
    が前記昇圧単位回路の入力端に接続された第２のＮ型Ｍ
    ＯＳＦＥＴと、 前記第１のＮ型ＭＯＳＦＥＴのゲートと前記昇圧単位回
    路の出力端との間にソースとドレインが接続されゲート
    が前記第１のＮ型ＭＯＳＦＥＴのゲートに接続された第
    ３のＮ型ＭＯＳＦＥＴとの組合わせからなるものであ
    り、 前記入力ダイオード回路は、入力端を第１の電源に接続
    し、出力端を前記昇圧単位回路の入力端に接続し、 前記昇圧単位回路は、前記第１のＮ型ＭＯＳＦＥＴの極
    性が同一となるように複数接続し、複数の昇圧単位回路
    の最終段の出力端から出力電圧を出力するものであり、 前記隣接する昇圧単位回路のそれぞれには、前記第１の
    容量素子の他端に互いに逆相の第１と第２のクロック信
    号を入力し、第２の容量素子の他端には、第３のクロック信号を入力
    し、 昇圧単位回路の入力側が低電位で出力側が高電位にある
    場合に、前記第３のクロック信号を高レベルとすること
    により、前記第１のＮ型ＭＯＳＦＥＴのゲート電圧をソ
    ースおよびドレイン電圧よりも高電圧に制御して、昇圧
    単位回路の出力側の電荷を入力側に移動させ、 昇圧単位回路の入力側が高電位で出力側が低電位となる
    ときには、第３のクロ ック信号を低レベルにし、導通状
    態となった第２のＮ型ＭＯＳＦＥＴおよび第３のＮ型Ｍ
    ＯＳＦＥＴを通して第１のＮ型ＭＯＳＦＥＴのゲート電
    圧を昇圧単位回路の出力側電圧まで低下させることによ
    り、第１のＮ型ＭＯＳＦＥＴを非道通状態として昇圧単
    位回路の入力側から出力側への電荷の逆流を防止するよ
    うにしたこと を特徴とする負電圧チャージポンプ回路。
  2. 【請求項２】 前記入力ダイオード回路を構成するＮ型
    ＭＯＳＦＥＴ及び前記第１のＮ型ＭＯＳＦＥＴは、Ｐ型
    半導体基板上のＮ型ウェル内に設けられ、前記Ｐ型半導
    体基板とは分離されたＰ型ウェル内に形成されることを
    特徴とする請求項１に記載の負電圧チャージポンプ回
    路。
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