JP3394133B2 - 昇圧回路 - Google Patents
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタ（ＦＥＴ）を用い、ＥＥＰＲＯＭ等の半導体装置
に形成される昇圧回路に関する。
ジスタ（ＦＥＴ）を用い、ＥＥＰＲＯＭ等の半導体装置
に形成される昇圧回路に関する。
【０００２】
【従来の技術】図７は従来の昇圧回路の一例を示す回路
図である。図７に示す昇圧回路は、クロック入力端子１
１、反転クロック入力端子１２から入力するクロック
φ、反転クロックｒφにより駆動され、ダイオ−ド接続
されたＮＭＯＳの昇圧トランジスタＴ１〜Ｔｎと昇圧コ
ンデンサＣ１〜Ｃｎにより、クロックの半周期ごとに電
圧入力端子１３からの電荷を逆流させることなく次段に
転送していき、出力トランジスタＴＬを介して出力コン
デンサＣＬを充電し、電圧入力端子１３からの直流入力
電圧ＶｉをＶｏに昇圧して出力端子１４から出力する。
図である。図７に示す昇圧回路は、クロック入力端子１
１、反転クロック入力端子１２から入力するクロック
φ、反転クロックｒφにより駆動され、ダイオ−ド接続
されたＮＭＯＳの昇圧トランジスタＴ１〜Ｔｎと昇圧コ
ンデンサＣ１〜Ｃｎにより、クロックの半周期ごとに電
圧入力端子１３からの電荷を逆流させることなく次段に
転送していき、出力トランジスタＴＬを介して出力コン
デンサＣＬを充電し、電圧入力端子１３からの直流入力
電圧ＶｉをＶｏに昇圧して出力端子１４から出力する。
【０００３】Ｖφをクロックφ、ｒφの振幅電圧、ＶＴ
１〜ＶＴｎを昇圧トランジスタＴ０〜Ｔｎのしきい値電
圧とすると、クロックφがＬｏｗレベル（以下、‘Ｌ’
と表記する）のときＣ１は Ｖ１＝Ｖｉ−ＶＴ１ に充電され、クロックｒφが‘Ｌ’レベルのときＣ２は
およそ Ｖ２＝（Ｖｉ−ＶＴ１）＋（Ｖφ−ＶＴ２） に充電され、クロックφが‘Ｌ’のときＣ３はおよそ Ｖ３＝（Ｖｉ−ＶＴ１＋Ｖφ−ＶＴ２）＋（Ｖφ−ＶＴ
３） に充電され、以下同様にして、出力昇圧電圧Ｖｏの飽和
値は次式で表される。
１〜ＶＴｎを昇圧トランジスタＴ０〜Ｔｎのしきい値電
圧とすると、クロックφがＬｏｗレベル（以下、‘Ｌ’
と表記する）のときＣ１は Ｖ１＝Ｖｉ−ＶＴ１ に充電され、クロックｒφが‘Ｌ’レベルのときＣ２は
およそ Ｖ２＝（Ｖｉ−ＶＴ１）＋（Ｖφ−ＶＴ２） に充電され、クロックφが‘Ｌ’のときＣ３はおよそ Ｖ３＝（Ｖｉ−ＶＴ１＋Ｖφ−ＶＴ２）＋（Ｖφ−ＶＴ
３） に充電され、以下同様にして、出力昇圧電圧Ｖｏの飽和
値は次式で表される。
【０００４】Ｖｏ＝Ｖｉ＋ｎ（Ｖφ−ＶＴ１−ＶＴ２…
ＶＴｎ）−ＶＴＬ ここでＶＴＬは出力トランジスタＴＬのしきい値電圧で
ある。ただし上記の式は、説明の簡単化のために昇圧コ
ンデンサＣｋ（１、２…ｎ）における電荷供給による電
圧降下分を無視した近似式である。
ＶＴｎ）−ＶＴＬ ここでＶＴＬは出力トランジスタＴＬのしきい値電圧で
ある。ただし上記の式は、説明の簡単化のために昇圧コ
ンデンサＣｋ（１、２…ｎ）における電荷供給による電
圧降下分を無視した近似式である。
【０００５】図８および図９は半導体装置に形成された
図７の昇圧回路の昇圧トランジスタＴ１〜Ｔｎの構造図
であり、図８は断面構造図、図９は上面構造図である。
図８、図９において、Ｐ型半導体基板１に形成されたＮ
型拡散層１０１−ｋ（ｋ＝０、１…ｎ）および１０２−
ｋと、ゲート絶縁膜６−ｋを介して形成されたゲート電
極７−ｋと、層間絶縁膜８を堆積させてから形成した配
線１０３および１０４−ｋは、昇圧トランジスタＴｋを
形成し、ＴＧ１〜ＴＧｎは接地されたＰ型半導体基板１
を共通のバックゲート基板とする。
図７の昇圧回路の昇圧トランジスタＴ１〜Ｔｎの構造図
であり、図８は断面構造図、図９は上面構造図である。
図８、図９において、Ｐ型半導体基板１に形成されたＮ
型拡散層１０１−ｋ（ｋ＝０、１…ｎ）および１０２−
ｋと、ゲート絶縁膜６−ｋを介して形成されたゲート電
極７−ｋと、層間絶縁膜８を堆積させてから形成した配
線１０３および１０４−ｋは、昇圧トランジスタＴｋを
形成し、ＴＧ１〜ＴＧｎは接地されたＰ型半導体基板１
を共通のバックゲート基板とする。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の昇圧回路においては、昇圧動作時において、ソース・
バックゲート間電圧は後段の昇圧トランジスタほど大き
くなり、従ってバックゲート効果により後段の昇圧トラ
ンジスタほどしきい値が高くなるので、後段ほど昇圧値
が小さくなり、ＶＴｋ≧Ｖφ（ｋ＝１、２…ｎ−１、ま
たはｎ）となると、この段以降での昇圧できなくなる。
このため所望の出力昇圧電圧を得るのにクロック振幅電
圧Ｖφを大きくしたり、昇圧段数を多くする必要があっ
た。また特開昭６３−３１６５１０号公報に開示された
昇圧回路のように、バックゲート効果による不具合を改
善した昇圧回路は、構成素子数が多くなり回路規模およ
びレイアウト占有面積が大きくなるという問題があっ
た。
の昇圧回路においては、昇圧動作時において、ソース・
バックゲート間電圧は後段の昇圧トランジスタほど大き
くなり、従ってバックゲート効果により後段の昇圧トラ
ンジスタほどしきい値が高くなるので、後段ほど昇圧値
が小さくなり、ＶＴｋ≧Ｖφ（ｋ＝１、２…ｎ−１、ま
たはｎ）となると、この段以降での昇圧できなくなる。
このため所望の出力昇圧電圧を得るのにクロック振幅電
圧Ｖφを大きくしたり、昇圧段数を多くする必要があっ
た。また特開昭６３−３１６５１０号公報に開示された
昇圧回路のように、バックゲート効果による不具合を改
善した昇圧回路は、構成素子数が多くなり回路規模およ
びレイアウト占有面積が大きくなるという問題があっ
た。
【０００７】本発明はこのような従来の問題を解決する
ものであり、昇圧効率が良く、回路規模およびレイアウ
ト占有面積が小さい昇圧回路を提供することを目的とす
るものである。
ものであり、昇圧効率が良く、回路規模およびレイアウ
ト占有面積が小さい昇圧回路を提供することを目的とす
るものである。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１に記載の昇圧回路は、ダイオード
接続されたＦＥＴのアノードとなる電極を入力側とし、
前記ＦＥＴのカソードとなる電極とコンデンサの一方の
端子とを接続とを接続して出力側とした昇圧ブロックを
複数段直列に接続してなる昇圧グループを、入力電源に
接続される入力端子と昇圧電圧を出力する出力端子との
間に複数段直列に接続し、それぞれの昇圧グループの全
てのＦＥＴのバックゲート基板を、その昇圧グループの
終段のＦＥＴのカソードとなる電極または初段のＦＥＴ
のアノードとなる電極に共通接続し、互いに反転位相関
係にあるクロックがそれぞれ入力される２つのクロック
入力端子のうち、一方のクロック入力端子に奇数段目の
前記昇圧ブロックの前記コンデンサの他方の端子を共通
接続し、他方のクロック入力端子に偶数段目の前記昇圧
ブロックの前記コンデンサの他方の端子を共通接続した
ことを特徴とするものである。
めに本発明の請求項１に記載の昇圧回路は、ダイオード
接続されたＦＥＴのアノードとなる電極を入力側とし、
前記ＦＥＴのカソードとなる電極とコンデンサの一方の
端子とを接続とを接続して出力側とした昇圧ブロックを
複数段直列に接続してなる昇圧グループを、入力電源に
接続される入力端子と昇圧電圧を出力する出力端子との
間に複数段直列に接続し、それぞれの昇圧グループの全
てのＦＥＴのバックゲート基板を、その昇圧グループの
終段のＦＥＴのカソードとなる電極または初段のＦＥＴ
のアノードとなる電極に共通接続し、互いに反転位相関
係にあるクロックがそれぞれ入力される２つのクロック
入力端子のうち、一方のクロック入力端子に奇数段目の
前記昇圧ブロックの前記コンデンサの他方の端子を共通
接続し、他方のクロック入力端子に偶数段目の前記昇圧
ブロックの前記コンデンサの他方の端子を共通接続した
ことを特徴とするものである。
【０００９】
【００１０】請求項２に記載の昇圧回路は、入力電源か
らの電圧が入力される入力端子と、昇圧電圧を出力する
出力端子と、前記入力端子と前記出力端子の間に直列接
続された複数のＦＥＴと、ぞれぞれのＦＥＴに対応して
設けられた複数のコンデンサとを備え、第１の導電型の
半導体基板に形成された互いに分離された複数の第２の
導電型のウエル層のそれぞれに、複数の直列接続された
ＦＥＴが設けられており、それぞれのＦＥＴのゲート電
極は、そのＦＥＴのドレイン電極に接続され、それぞれ
のウエル層に設けられた１つのＦＥＴのドレイン電極ま
たはソース電極は、そのウエル層に接続され、それぞれ
のコンデンサの第１の端子は、対応するＦＥＴに接続さ
れ、奇数段目のコンデンサの第２の端子には、第１のク
ロック信号が入力され、偶数段目のコンデンサの第２の
端子には、前記第１のクロック信号を反転させた第２の
クロック信号が入力されることを特徴とするものであ
る。
らの電圧が入力される入力端子と、昇圧電圧を出力する
出力端子と、前記入力端子と前記出力端子の間に直列接
続された複数のＦＥＴと、ぞれぞれのＦＥＴに対応して
設けられた複数のコンデンサとを備え、第１の導電型の
半導体基板に形成された互いに分離された複数の第２の
導電型のウエル層のそれぞれに、複数の直列接続された
ＦＥＴが設けられており、それぞれのＦＥＴのゲート電
極は、そのＦＥＴのドレイン電極に接続され、それぞれ
のウエル層に設けられた１つのＦＥＴのドレイン電極ま
たはソース電極は、そのウエル層に接続され、それぞれ
のコンデンサの第１の端子は、対応するＦＥＴに接続さ
れ、奇数段目のコンデンサの第２の端子には、第１のク
ロック信号が入力され、偶数段目のコンデンサの第２の
端子には、前記第１のクロック信号を反転させた第２の
クロック信号が入力されることを特徴とするものであ
る。
【００１１】
【００１２】
【００１３】請求項９に記載の昇圧回路は、第１および
第２のウエル層を形成した半導体基板に、入力電源から
の電圧が入力される入力端子と、前記第１のウエル層に
形成され、第１および第２の電極ならびに第１のゲート
電極を有し、前記第１の電極が前記入力端子に接続さ
れ、前記第２の電極が前記第１のゲートに接続された第
１のＦＥＴと、第１および第２の端子を有し、前記第１
の端子が前記第２の電極に接続され、前記第２の端子に
第１のクロック信号が入力される第１のコンデンサと、
前記第１のウエル層に形成され、第３および第４の電極
ならびに第２のゲート電極を有し、前記第３の電極が前
記第２の電極に接続され、前記第４の電極および前記第
２のゲート電極が前記第１のウエル層に接続された第２
のＦＥＴと、第３および第４の端子を有し、前記第３の
端子が前記第４の電極に接続され、前記第４の端子に第
２のクロック信号が入力される第２のコンデンサと、前
記第２のウエル層に形成され、第５および第６の電極な
らびに第３のゲート電極を有し、前記第５の電極が前記
第４の電極に接続され、前記第６の電極および前記第３
のゲート電極が前記第２のウエル層に接続された第３の
ＦＥＴと、第５および第６の端子を有し、前記第５の端
子が前記第６の電極に接続され、前記第６の端子に所定
の電圧が入力される第３のコンデンサと、前記第６の電
極に接続され、昇圧電圧を出力する出力端子とを設けた
ことを特徴とするものである。
第２のウエル層を形成した半導体基板に、入力電源から
の電圧が入力される入力端子と、前記第１のウエル層に
形成され、第１および第２の電極ならびに第１のゲート
電極を有し、前記第１の電極が前記入力端子に接続さ
れ、前記第２の電極が前記第１のゲートに接続された第
１のＦＥＴと、第１および第２の端子を有し、前記第１
の端子が前記第２の電極に接続され、前記第２の端子に
第１のクロック信号が入力される第１のコンデンサと、
前記第１のウエル層に形成され、第３および第４の電極
ならびに第２のゲート電極を有し、前記第３の電極が前
記第２の電極に接続され、前記第４の電極および前記第
２のゲート電極が前記第１のウエル層に接続された第２
のＦＥＴと、第３および第４の端子を有し、前記第３の
端子が前記第４の電極に接続され、前記第４の端子に第
２のクロック信号が入力される第２のコンデンサと、前
記第２のウエル層に形成され、第５および第６の電極な
らびに第３のゲート電極を有し、前記第５の電極が前記
第４の電極に接続され、前記第６の電極および前記第３
のゲート電極が前記第２のウエル層に接続された第３の
ＦＥＴと、第５および第６の端子を有し、前記第５の端
子が前記第６の電極に接続され、前記第６の端子に所定
の電圧が入力される第３のコンデンサと、前記第６の電
極に接続され、昇圧電圧を出力する出力端子とを設けた
ことを特徴とするものである。
【００１４】
【００１５】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態の昇圧回路を示す回路図
である。図１に示す昇圧回路は、半導体基板に形成され
ており、電圧振幅Ｖφのクロックφが入力されるクロッ
ク入力端子１１と、φの反転クロックｒφ（電圧振幅Ｖ
φ）が入力されるクロック入力端子１２と、入力直流正
電圧Ｖｉが印加される電圧入力端子１３と、直列接続さ
れたｎ個の昇圧ブロックＵ１〜Ｕｎと、ＰＭＯＳの出力
トランジスタＰＬと、出力コンデンサＣＬと、昇圧電圧
Ｖｏを出力する出力端子１４とを有する。
である。図１に示す昇圧回路は、半導体基板に形成され
ており、電圧振幅Ｖφのクロックφが入力されるクロッ
ク入力端子１１と、φの反転クロックｒφ（電圧振幅Ｖ
φ）が入力されるクロック入力端子１２と、入力直流正
電圧Ｖｉが印加される電圧入力端子１３と、直列接続さ
れたｎ個の昇圧ブロックＵ１〜Ｕｎと、ＰＭＯＳの出力
トランジスタＰＬと、出力コンデンサＣＬと、昇圧電圧
Ｖｏを出力する出力端子１４とを有する。
【００１６】任意の昇圧ブロックＵｋ（ｋ＝１、２…
ｎ）は、ゲート電極とドレイン電極とを接続することに
よりダイオード接続されたＰＭＯＳの昇圧トランジスタ
Ｐｋと、一方の端子が昇圧トランジスタＰｋのドレイン
電極に接続された昇圧コンデンサＣｋからなり、昇圧ト
ランジスタＰｋのソース電極（アノードとして使用され
る電極）をブロック入力とし、ドレイン電極（カソード
として使用される電極）をブロック出力とする。また昇
圧トランジスタＰｋのバックゲート基板はそのトランジ
スタのドレイン電極に接続されている。
ｎ）は、ゲート電極とドレイン電極とを接続することに
よりダイオード接続されたＰＭＯＳの昇圧トランジスタ
Ｐｋと、一方の端子が昇圧トランジスタＰｋのドレイン
電極に接続された昇圧コンデンサＣｋからなり、昇圧ト
ランジスタＰｋのソース電極（アノードとして使用され
る電極）をブロック入力とし、ドレイン電極（カソード
として使用される電極）をブロック出力とする。また昇
圧トランジスタＰｋのバックゲート基板はそのトランジ
スタのドレイン電極に接続されている。
【００１７】昇圧ブロックＵ１〜Ｕｎは、ブロック出力
を次段の昇圧ブロックのブロック入力に順次接続するこ
とにより直列接続され、昇圧ブロックＵ１のブロック入
力は電圧入力端子１３に接続され、昇圧ブロックＵｎの
ブロック出力は出力トランジスタＰＬのソース電極に接
続されている。また奇数段目の昇圧ブロックの昇圧コン
デンサＣ１、Ｃ３…の他方の端子はクロック入力端子１
１に共通接続され、偶数段目の昇圧ブロックの昇圧コン
デンサＣ２、Ｃ４…の他方の端子はクロック入力端子１
２に共通接続されている。
を次段の昇圧ブロックのブロック入力に順次接続するこ
とにより直列接続され、昇圧ブロックＵ１のブロック入
力は電圧入力端子１３に接続され、昇圧ブロックＵｎの
ブロック出力は出力トランジスタＰＬのソース電極に接
続されている。また奇数段目の昇圧ブロックの昇圧コン
デンサＣ１、Ｃ３…の他方の端子はクロック入力端子１
１に共通接続され、偶数段目の昇圧ブロックの昇圧コン
デンサＣ２、Ｃ４…の他方の端子はクロック入力端子１
２に共通接続されている。
【００１８】出力トランジスタＰＬは昇圧トランジスタ
Ｐｋと同様にダイオード接続されており、そのドレイン
電極（カソードとして使用される電極）は出力端子１４
に接続されるとともに、出力コンデンサＣＬによって接
地される。この出力トランジスタＰＬと出力コンデンサ
ＣＬは、昇圧ブロックＵｎから出力される昇圧電圧を平
滑化する。尚、この出力トランジスタＰＬはダイオード
接続されていれば良く、そのバックゲート基板は必ずし
もドレイン電極に接続されている必要はない。
Ｐｋと同様にダイオード接続されており、そのドレイン
電極（カソードとして使用される電極）は出力端子１４
に接続されるとともに、出力コンデンサＣＬによって接
地される。この出力トランジスタＰＬと出力コンデンサ
ＣＬは、昇圧ブロックＵｎから出力される昇圧電圧を平
滑化する。尚、この出力トランジスタＰＬはダイオード
接続されていれば良く、そのバックゲート基板は必ずし
もドレイン電極に接続されている必要はない。
【００１９】図２および図３は上記の昇圧トランジスタ
Ｐ１〜Ｐｎの構造図であり、図２は断面構造図、図３は
上面構造図である。図２、図３において、Ｐ型半導体基
板１には、ｎ個のＮ- 型ウエル層（Ｎウエル層）２−１
〜２−ｎが形成されており、昇圧トランジスタＰｋ（ｋ
＝１、２…ｎ）は、対応するＮウエル層３−ｋをバック
ゲート基板として、このＮウエル層２−ｋに次にように
して形成される。
Ｐ１〜Ｐｎの構造図であり、図２は断面構造図、図３は
上面構造図である。図２、図３において、Ｐ型半導体基
板１には、ｎ個のＮ- 型ウエル層（Ｎウエル層）２−１
〜２−ｎが形成されており、昇圧トランジスタＰｋ（ｋ
＝１、２…ｎ）は、対応するＮウエル層３−ｋをバック
ゲート基板として、このＮウエル層２−ｋに次にように
して形成される。
【００２０】Ｎウエル層２−ｋに、ソース層となるＰ型
拡散層３−ｋと、ドレイン層となるＰ型拡散層４−ｋ
と、Ｎウエル層２−ｋにコンタクトするためのＮ+ 型拡
散層５−ｋとを形成し、またＮウエル層２−ｋ上にゲー
ト絶縁膜６−ｋを介してポリシリコンで形成されたゲー
ト電極７−ｋを形成する。さらにこれらを形成したＰ型
半導体基板１の表面全面に層間絶縁膜８を堆積させ、電
圧入力端子１３とＰ型拡散層３−１を接続する配線９を
形成し、またゲート電極７−ｋ、Ｐ型拡散層４−ｋ、お
よびＮ+ 型拡散層５−ｋ（すなわちＮウエル層２−ｋ）
と、次段の昇圧トランジスタのＰ型拡散層３−（ｋ＋
１）（ｋ＝１、２…ｎ−１のとき）または出力トランジ
スタＰＬのソース層（ｋ＝ｎのとき）とを接続する配線
１０−ｋを形成する。ここで、電圧入力端子１３に印加
される電圧Ｖｉは正電圧であるのでＮウエル層３−１〜
３−ｎは正電位にバイアスされ、接地されたＰ型半導体
基板１と電気的に分離されている。
拡散層３−ｋと、ドレイン層となるＰ型拡散層４−ｋ
と、Ｎウエル層２−ｋにコンタクトするためのＮ+ 型拡
散層５−ｋとを形成し、またＮウエル層２−ｋ上にゲー
ト絶縁膜６−ｋを介してポリシリコンで形成されたゲー
ト電極７−ｋを形成する。さらにこれらを形成したＰ型
半導体基板１の表面全面に層間絶縁膜８を堆積させ、電
圧入力端子１３とＰ型拡散層３−１を接続する配線９を
形成し、またゲート電極７−ｋ、Ｐ型拡散層４−ｋ、お
よびＮ+ 型拡散層５−ｋ（すなわちＮウエル層２−ｋ）
と、次段の昇圧トランジスタのＰ型拡散層３−（ｋ＋
１）（ｋ＝１、２…ｎ−１のとき）または出力トランジ
スタＰＬのソース層（ｋ＝ｎのとき）とを接続する配線
１０−ｋを形成する。ここで、電圧入力端子１３に印加
される電圧Ｖｉは正電圧であるのでＮウエル層３−１〜
３−ｎは正電位にバイアスされ、接地されたＰ型半導体
基板１と電気的に分離されている。
【００２１】次に、上記の昇圧回路の動作について説明
する。以下の説明において、昇圧トランジスタＰ−ｋ
（ｋ＝１、２…ｎ）のしきい値電圧をＶＴｋとし、昇圧
ブロックＵｋの出力電圧をＶｋとする。
する。以下の説明において、昇圧トランジスタＰ−ｋ
（ｋ＝１、２…ｎ）のしきい値電圧をＶＴｋとし、昇圧
ブロックＵｋの出力電圧をＶｋとする。
【００２２】まずクロックφがＬｏｗレベル（以下、
‘Ｌ’と表記する）、反転クロックｒφがＨｉｇｈレベ
ル（以下、‘Ｈ’と表記する）となると、昇圧トランジ
スタＰ−１が導通し、出力電圧Ｖ１が Ｖ１＝Ｖｉ−ＶＴ１ となるまで電圧入力端子１３からコンデンサＣ１に電荷
が供給される。このとき昇圧トランジスタＰ−２は遮断
している。
‘Ｌ’と表記する）、反転クロックｒφがＨｉｇｈレベ
ル（以下、‘Ｈ’と表記する）となると、昇圧トランジ
スタＰ−１が導通し、出力電圧Ｖ１が Ｖ１＝Ｖｉ−ＶＴ１ となるまで電圧入力端子１３からコンデンサＣ１に電荷
が供給される。このとき昇圧トランジスタＰ−２は遮断
している。
【００２３】次にクロックφが‘Ｈ’、反転クロックｒ
φが‘Ｌ’に切り替わると、 Ｖ１＝Ｖｉ−ＶＴ１＋Ｖφ（＞Ｖｉ） に上昇するので、昇圧トランジスタＰ−１が遮断し、昇
圧トランジスタＰ−２が導通して、出力電圧Ｖ２がおよ
そ Ｖ２＝Ｖｉ−ＶＴ１＋Ｖφ−ＶＴ２ となるまでコンデンサＣ１からコンデンサＣ２に電荷が
供給される。このとき昇圧トランジスタＰ−３は遮断し
ている。
φが‘Ｌ’に切り替わると、 Ｖ１＝Ｖｉ−ＶＴ１＋Ｖφ（＞Ｖｉ） に上昇するので、昇圧トランジスタＰ−１が遮断し、昇
圧トランジスタＰ−２が導通して、出力電圧Ｖ２がおよ
そ Ｖ２＝Ｖｉ−ＶＴ１＋Ｖφ−ＶＴ２ となるまでコンデンサＣ１からコンデンサＣ２に電荷が
供給される。このとき昇圧トランジスタＰ−３は遮断し
ている。
【００２４】次にクロックφが‘Ｌ’、反転クロックｒ
φが‘Ｈ’に切り替わると、 Ｖ１＝Ｖｉ−ＶＴ１−α に降下し（αはＣ２への電荷供給による電圧降下分）、
また Ｖ２＝Ｖｉ−ＶＴ１−ＶＴ２＋２Ｖφ（＞Ｖ１） に上昇するので、昇圧トランジスタＰ−１が遮断し、昇
圧トランジスタＰ−２が導通して、出力電圧Ｖ３がおよ
そ Ｖ３＝Ｖｉ−ＶＴ１−ＶＴ２＋２Ｖφ−ＶＴ３ となるまでコンデンサＣ２からコンデンサＣ３に電荷が
供給される。またこのとき昇圧トランジスタＰ−１は導
通するので、電圧入力端子１３からコンデンサＣ１に電
荷が供給され、Ｖ１はＶｉ−ＶＴ１−αから再びＶｉ−
ＶＴ１となる。
φが‘Ｈ’に切り替わると、 Ｖ１＝Ｖｉ−ＶＴ１−α に降下し（αはＣ２への電荷供給による電圧降下分）、
また Ｖ２＝Ｖｉ−ＶＴ１−ＶＴ２＋２Ｖφ（＞Ｖ１） に上昇するので、昇圧トランジスタＰ−１が遮断し、昇
圧トランジスタＰ−２が導通して、出力電圧Ｖ３がおよ
そ Ｖ３＝Ｖｉ−ＶＴ１−ＶＴ２＋２Ｖφ−ＶＴ３ となるまでコンデンサＣ２からコンデンサＣ３に電荷が
供給される。またこのとき昇圧トランジスタＰ−１は導
通するので、電圧入力端子１３からコンデンサＣ１に電
荷が供給され、Ｖ１はＶｉ−ＶＴ１−αから再びＶｉ−
ＶＴ１となる。
【００２５】このようにクロックの半周期ごとに電圧入
力端子１１からの電荷を次段の昇圧ブロックに転送する
ことにより、最終段の昇圧ブロックＵｎにおいて、昇圧
トランジスタＰ−１が導通すると（コンデンサＣｎが反
転クロックｒφの入力端子１２に接続しているので、ク
ロックφが‘Ｈ’、反転クロックｒφが‘Ｌ’になると
導通する）、出力電圧Ｖｎはおよそ Ｖｎ＝Ｖｉ＋（ｎ−１）Ｖφ−（ＶＴ１＋ＶＴ２…ＶＴ
ｎ） となる。このとき出力トランジスタＰＬは遮断してい
る。
力端子１１からの電荷を次段の昇圧ブロックに転送する
ことにより、最終段の昇圧ブロックＵｎにおいて、昇圧
トランジスタＰ−１が導通すると（コンデンサＣｎが反
転クロックｒφの入力端子１２に接続しているので、ク
ロックφが‘Ｈ’、反転クロックｒφが‘Ｌ’になると
導通する）、出力電圧Ｖｎはおよそ Ｖｎ＝Ｖｉ＋（ｎ−１）Ｖφ−（ＶＴ１＋ＶＴ２…ＶＴ
ｎ） となる。このとき出力トランジスタＰＬは遮断してい
る。
【００２６】そしてクロックφが‘Ｌ’、反転クロック
ｒφが‘Ｈ’に切り替わると、 Ｖｎ＝Ｖｉ＋ｎＶφ−（ＶＴ１＋ＶＴ２…ＶＴｎ） に上昇するので、昇圧トランジスタＰ−ｎが遮断し、出
力トランジスタＰＬが導通して、昇圧コンデンサＣｎか
ら出力コンデンサＣＬに電荷が供給され、出力電圧Ｖｏ
はおよそ Ｖｏ＝Ｖｉ＋ｎＶφ−（ＶＴ１＋ＶＴ２…ＶＴｎ）−ＶＴＬ （１） となる（ＶＴＬは出力トランジスタＰＬのしきい値電圧
を示す）。ただし、この（１）式は、説明の簡単化のた
めに昇圧コンデンサＣｋ（１、２…ｎ）における電荷供
給による電圧降下分を無視した近似式である。
ｒφが‘Ｈ’に切り替わると、 Ｖｎ＝Ｖｉ＋ｎＶφ−（ＶＴ１＋ＶＴ２…ＶＴｎ） に上昇するので、昇圧トランジスタＰ−ｎが遮断し、出
力トランジスタＰＬが導通して、昇圧コンデンサＣｎか
ら出力コンデンサＣＬに電荷が供給され、出力電圧Ｖｏ
はおよそ Ｖｏ＝Ｖｉ＋ｎＶφ−（ＶＴ１＋ＶＴ２…ＶＴｎ）−ＶＴＬ （１） となる（ＶＴＬは出力トランジスタＰＬのしきい値電圧
を示す）。ただし、この（１）式は、説明の簡単化のた
めに昇圧コンデンサＣｋ（１、２…ｎ）における電荷供
給による電圧降下分を無視した近似式である。
【００２７】上記の昇圧回路では、昇圧トランジスタＰ
−ｋ（１、２…ｎ）のバックゲート基板（Ｎウエル層２
−ｋ）はドレイン電極（Ｐ型拡散層４−ｋ）に接続され
ているため、昇圧トランジスタＰ−１〜Ｐ−ｋの各しき
い値電圧はバックゲート効果により上昇することはな
く、全て等しい値ＶＴとみなすことができ、しかも小さ
な値にすることができる。従って上記（１）式は次式の
ように表せる。
−ｋ（１、２…ｎ）のバックゲート基板（Ｎウエル層２
−ｋ）はドレイン電極（Ｐ型拡散層４−ｋ）に接続され
ているため、昇圧トランジスタＰ−１〜Ｐ−ｋの各しき
い値電圧はバックゲート効果により上昇することはな
く、全て等しい値ＶＴとみなすことができ、しかも小さ
な値にすることができる。従って上記（１）式は次式の
ように表せる。
【００２８】
Ｖｏ＝Ｖｉ＋ｎ（Ｖφ−ＶＴ）−ＶＴＬ （２）
このＶＴの値はＶφに無関係であり、製造プロセス等に
依存し、例えば０．６［Ｖ］である（ＶＴＬも０．６
［Ｖ］）。このとき、Ｖφ＞０．６［Ｖ］であれば昇圧
動作が可能である。Ｖｉ＝３［Ｖ］をＶｏ＝２０［Ｖ］
に昇圧する場合を考えると、Ｖφ＝３［Ｖ］であればｎ
＝８となる。またＶφ＝１．５［Ｖ］と小さくしてもｎ
＝２０とすれば昇圧できる。
依存し、例えば０．６［Ｖ］である（ＶＴＬも０．６
［Ｖ］）。このとき、Ｖφ＞０．６［Ｖ］であれば昇圧
動作が可能である。Ｖｉ＝３［Ｖ］をＶｏ＝２０［Ｖ］
に昇圧する場合を考えると、Ｖφ＝３［Ｖ］であればｎ
＝８となる。またＶφ＝１．５［Ｖ］と小さくしてもｎ
＝２０とすれば昇圧できる。
【００２９】このように上記第１の実施形態の昇圧回路
によれば、ダイオード接続されたＰＭＯＳの昇圧トラン
ジスタＰ１〜Ｐｎを、Ｐ型半導体基板１に形成したＮ型
ウエル層２−１〜２−ｎにそれぞれ形成し、この昇圧ト
ランジスタＰｋ（ｋ＝１、２…ｎ）を用いた昇圧ブロッ
クＵｋをｎ段直列接続し、昇圧トランジスタＰｋバック
ゲート基板となるＮウエル層２−ｋをドレイン層となる
Ｐ型拡散層４−ｋに接続し、昇圧ブロックごとに昇圧ト
ランジスタのバックゲート基板を分離バイアスすること
により、バックゲート効果の影響を抑制することができ
るので、昇圧効率を向上させることができる。またこの
ため従来よりも段数を少なくすることができるので、回
路規模を小さくすることができ、また半導体基板に形成
する際にパターン占有面積をさらに小さくすることがで
きる。
によれば、ダイオード接続されたＰＭＯＳの昇圧トラン
ジスタＰ１〜Ｐｎを、Ｐ型半導体基板１に形成したＮ型
ウエル層２−１〜２−ｎにそれぞれ形成し、この昇圧ト
ランジスタＰｋ（ｋ＝１、２…ｎ）を用いた昇圧ブロッ
クＵｋをｎ段直列接続し、昇圧トランジスタＰｋバック
ゲート基板となるＮウエル層２−ｋをドレイン層となる
Ｐ型拡散層４−ｋに接続し、昇圧ブロックごとに昇圧ト
ランジスタのバックゲート基板を分離バイアスすること
により、バックゲート効果の影響を抑制することができ
るので、昇圧効率を向上させることができる。またこの
ため従来よりも段数を少なくすることができるので、回
路規模を小さくすることができ、また半導体基板に形成
する際にパターン占有面積をさらに小さくすることがで
きる。
【００３０】尚、上記第１の実施形態においては、正の
入力電圧を昇圧する昇圧回路を示したが、Ｎ型半導体基
板にＰ型ウエル層を形成し、このＰ型ウエル層にＮＭＯ
Ｓの昇圧トランジスタを形成し、負の入力電圧をこれよ
り絶対値の大きい負の電圧に昇圧する昇圧回路とするこ
とも可能である。
入力電圧を昇圧する昇圧回路を示したが、Ｎ型半導体基
板にＰ型ウエル層を形成し、このＰ型ウエル層にＮＭＯ
Ｓの昇圧トランジスタを形成し、負の入力電圧をこれよ
り絶対値の大きい負の電圧に昇圧する昇圧回路とするこ
とも可能である。
【００３１】第２の実施形態
図４は本発明の第２の実施形態の昇圧回路を示す回路図
である。図４に示す昇圧回路は、図１において、昇圧ト
ランジスタＰ１〜Ｐｎに替えて、ＰＭＯＳの昇圧トラン
ジスタＱ１〜Ｑｎを設けたものである。また図１の昇圧
ブロックＵ１とＵ２、Ｕ３とＵ４…Ｕ（ｎ−１）とＵｎ
をそれぞれ１つのグループとして昇圧グループＧ１〜Ｇ
ｍ（ｍ＝ｎ／２）する。
である。図４に示す昇圧回路は、図１において、昇圧ト
ランジスタＰ１〜Ｐｎに替えて、ＰＭＯＳの昇圧トラン
ジスタＱ１〜Ｑｎを設けたものである。また図１の昇圧
ブロックＵ１とＵ２、Ｕ３とＵ４…Ｕ（ｎ−１）とＵｎ
をそれぞれ１つのグループとして昇圧グループＧ１〜Ｇ
ｍ（ｍ＝ｎ／２）する。
【００３２】昇圧トランジスタＱ２、Ｑ４…Ｑｎは図１
の昇圧トランジスタＰ２、Ｐ４…Ｐｎと同じ構成であ
り、昇圧トランジスタＱ１、Ｑ２…Ｑ（ｎ−１）はバッ
クゲート基板を自己のドレイン端子ではなく、次段の昇
圧トランジスタＰ２、Ｐ４…Ｐｎのドレイン端子にそれ
ぞれ接続したものである。
の昇圧トランジスタＰ２、Ｐ４…Ｐｎと同じ構成であ
り、昇圧トランジスタＱ１、Ｑ２…Ｑ（ｎ−１）はバッ
クゲート基板を自己のドレイン端子ではなく、次段の昇
圧トランジスタＰ２、Ｐ４…Ｐｎのドレイン端子にそれ
ぞれ接続したものである。
【００３３】すなわち図２の昇圧回路は、昇圧グループ
Ｇｈ（ｈ＝１、２…ｍ）において、グループ内の昇圧ト
ランジスタのバックゲート基板をグループ内の終段の昇
圧トランジスタのドレイン端子に共通接続したものであ
る。尚、１つの昇圧グループを例えば４つの昇圧ブロッ
クから構成した場合には、グループ内の４つの昇圧トラ
ンジスタのバックゲート基板をグループ内の終段の昇圧
トランジスタのドレイン端子に共通接続する。
Ｇｈ（ｈ＝１、２…ｍ）において、グループ内の昇圧ト
ランジスタのバックゲート基板をグループ内の終段の昇
圧トランジスタのドレイン端子に共通接続したものであ
る。尚、１つの昇圧グループを例えば４つの昇圧ブロッ
クから構成した場合には、グループ内の４つの昇圧トラ
ンジスタのバックゲート基板をグループ内の終段の昇圧
トランジスタのドレイン端子に共通接続する。
【００３４】図５および図６は図４に示す昇圧回路の昇
圧トランジスタＰ１〜Ｐｎの構造図であり、図５は断面
構造図、図６は上面構造図である。図５、図６におい
て、Ｐ型半導体基板１には、ｍ個のＮ- 型ウエル層（Ｎ
ウエル層）２１−１〜２１−ｍが形成されており、昇圧
グループＧｈ（ｈ＝１、２…ｍ）の昇圧トランジスタＱ
（２ｈ−１）とＱ（２ｈ）は、対応するＮウエル層２１
−ｈをバックゲート基板として、このＮウエル層２１−
ｈに次にようにして形成される。
圧トランジスタＰ１〜Ｐｎの構造図であり、図５は断面
構造図、図６は上面構造図である。図５、図６におい
て、Ｐ型半導体基板１には、ｍ個のＮ- 型ウエル層（Ｎ
ウエル層）２１−１〜２１−ｍが形成されており、昇圧
グループＧｈ（ｈ＝１、２…ｍ）の昇圧トランジスタＱ
（２ｈ−１）とＱ（２ｈ）は、対応するＮウエル層２１
−ｈをバックゲート基板として、このＮウエル層２１−
ｈに次にようにして形成される。
【００３５】Ｎウエル層２１−ｈに、Ｑ（２ｈ−１）、
Ｑ（２ｈ）のソース層となるＰ型拡散層３−（２ｈ−
１）および３−（２ｈ）と、Ｑ（２ｈ−１）、Ｑ（２
ｈ）のドレイン層となるＰ型拡散層４−（２ｈ−１）お
よび４−（２ｈ）と、Ｎウエル層２１−ｈにコンタクト
するためのＮ+ 型拡散層５−ｈとを形成し、またＮウエ
ル層２１−ｈ上にゲート絶縁膜６−（２ｈ−１）、６−
（２ｈ）を介してゲート電極７−（２ｈ−１）および７
−（２ｈ）を形成する。さらにこれらを形成したＰ型半
導体基板１の表面全面に層間絶縁膜８を堆積させ、電圧
入力端子１３とＰ型拡散層３−１を接続する配線９を形
成する。またゲート電極７−（２ｈ−１）およびＰ型拡
散層４−（２ｈ−１）と、Ｐ型拡散層３−（２ｈ）とを
接続する配線２２−（２ｈ−１）を形成する。またゲー
ト電極７−（２ｈ）、Ｐ型拡散層４−（２ｈ）、および
Ｎ+ 型拡散層５−ｈ（すなわちＮウエル層２１−ｈ）
と、次段の昇圧トランジスタのＰ型拡散層３−（ｈ＋
２）（ｈ＝１、２…ｍ−１のとき）または出力トランジ
スタＰＬのソース層（ｈ＝ｍのとき）とを接続する配線
２２−（２ｈ）を形成する。ここで、電圧入力端子１３
に印加される電圧Ｖｉは正電圧であるのでＮウエル層２
１−１〜２１−ｍは正電位にバイアスされ、接地された
Ｐ型半導体基板１と電気的に分離されている。
Ｑ（２ｈ）のソース層となるＰ型拡散層３−（２ｈ−
１）および３−（２ｈ）と、Ｑ（２ｈ−１）、Ｑ（２
ｈ）のドレイン層となるＰ型拡散層４−（２ｈ−１）お
よび４−（２ｈ）と、Ｎウエル層２１−ｈにコンタクト
するためのＮ+ 型拡散層５−ｈとを形成し、またＮウエ
ル層２１−ｈ上にゲート絶縁膜６−（２ｈ−１）、６−
（２ｈ）を介してゲート電極７−（２ｈ−１）および７
−（２ｈ）を形成する。さらにこれらを形成したＰ型半
導体基板１の表面全面に層間絶縁膜８を堆積させ、電圧
入力端子１３とＰ型拡散層３−１を接続する配線９を形
成する。またゲート電極７−（２ｈ−１）およびＰ型拡
散層４−（２ｈ−１）と、Ｐ型拡散層３−（２ｈ）とを
接続する配線２２−（２ｈ−１）を形成する。またゲー
ト電極７−（２ｈ）、Ｐ型拡散層４−（２ｈ）、および
Ｎ+ 型拡散層５−ｈ（すなわちＮウエル層２１−ｈ）
と、次段の昇圧トランジスタのＰ型拡散層３−（ｈ＋
２）（ｈ＝１、２…ｍ−１のとき）または出力トランジ
スタＰＬのソース層（ｈ＝ｍのとき）とを接続する配線
２２−（２ｈ）を形成する。ここで、電圧入力端子１３
に印加される電圧Ｖｉは正電圧であるのでＮウエル層２
１−１〜２１−ｍは正電位にバイアスされ、接地された
Ｐ型半導体基板１と電気的に分離されている。
【００３６】このように同一のＮウエル層に複数の昇圧
トランジスタを構成することにより、さらにレイアウト
面積の縮小化を図ることができる。
トランジスタを構成することにより、さらにレイアウト
面積の縮小化を図ることができる。
【００３７】次に、図４に示す昇圧回路の動作は図１の
昇圧回路の動作と同様であるが、昇圧トランジスタＱ
（２ｈ−１）のしきい値電圧は、Ｎウエル層２１−ｈに
よるバックゲート効果により昇圧トランジスタＱ（２
ｈ）のしきい値電圧（＝第１の実施形態で示したＶＴ）
よりも大きくなる。この昇圧トランジスタＱ（２ｈ−
１）のしきい値電圧をＶＴ´とすると、出力電圧Ｖｏは
次式のようになる。
昇圧回路の動作と同様であるが、昇圧トランジスタＱ
（２ｈ−１）のしきい値電圧は、Ｎウエル層２１−ｈに
よるバックゲート効果により昇圧トランジスタＱ（２
ｈ）のしきい値電圧（＝第１の実施形態で示したＶＴ）
よりも大きくなる。この昇圧トランジスタＱ（２ｈ−
１）のしきい値電圧をＶＴ´とすると、出力電圧Ｖｏは
次式のようになる。
【００３８】
Ｖｏ＝Ｖｉ＋ｍ（２Ｖφ−ＶＴ−ＶＴ´）−ＶＴＬ （３）
＝Ｖｉ＋（ｎ／２）（２Ｖφ−ＶＴ−ＶＴ´）−ＶＴＬ
ＶＴの値はクロック振幅電圧Ｖφに関係なく、例えば
０．６［Ｖ］である（従ってＶＴＬ＝０．６［Ｖ］）。
またバックゲート効果によるしきい値電圧の上昇はソー
ス・バックゲート間電圧が大きいほど大きく、しきい値
電圧ＶＴ´は、クロックφが‘Ｌ’のときの昇圧グルー
プＧｈの入力電位Ｖ（２ｈ−２）と出力電位Ｖ（２ｈ）
の電位差や製造プロセス等に依存する。Ｖφ＞ＶＴ´で
あれば効率的な昇圧動作が可能である。Ｖφ＝３
［Ｖ］、ＶＴ´＝０．８［Ｖ］とすると、昇圧トランジ
スタの段数はｎ＝８となり、第１の実施形態と同じ段数
で上記の昇圧を行える。
０．６［Ｖ］である（従ってＶＴＬ＝０．６［Ｖ］）。
またバックゲート効果によるしきい値電圧の上昇はソー
ス・バックゲート間電圧が大きいほど大きく、しきい値
電圧ＶＴ´は、クロックφが‘Ｌ’のときの昇圧グルー
プＧｈの入力電位Ｖ（２ｈ−２）と出力電位Ｖ（２ｈ）
の電位差や製造プロセス等に依存する。Ｖφ＞ＶＴ´で
あれば効率的な昇圧動作が可能である。Ｖφ＝３
［Ｖ］、ＶＴ´＝０．８［Ｖ］とすると、昇圧トランジ
スタの段数はｎ＝８となり、第１の実施形態と同じ段数
で上記の昇圧を行える。
【００３９】尚、１つの昇圧グループを３個あるいはそ
れ以上の昇圧トランジスタから構成するようにして図４
〜図６に示す昇圧回路よりもさらにレイアウト面積の縮
小化を図っても良い。例えば４個の昇圧トランジスタで
昇圧グループを構成し、グループ内の全ての昇圧トラン
ジスタのバックゲートを４段目（終段）の昇圧トランジ
スタのドレイン電極に接続した場合には、グループ内の
初段の昇圧トランジスタのしきい値をＶＴＧ１、２段目
のトランジスタのしきい値をＶＴＧ２、３段目のしきい
値をＶＴＧ３、終段のしきい値をＶＴＧ４とし、昇圧グ
ループ数をｐとすると、出力電圧Ｖｏは、 Vo=Vi+p(4Vφ-VTG1-VTG2-VTG3-VTG4)-VTL となる。ここでＶＴＧ４は（１）〜（３）式のＶＴに、
ＶＴＧ３は（３）式のＶＴ´にそれぞれ相当する。一般
にＶＴＧ１＞ＶＴＧ２＞ＶＴＧ３＞ＶＴＧ４であるの
で、グループ内の昇圧トランジスタ数を多くすると、図
１や図４の昇圧回路に比べて各段における昇圧効率が悪
くなり、またトータルの昇圧トランジスタ個数を多くし
ないと所望の昇圧電圧を得られなくなることがある。従
って、昇圧グループを構成する昇圧トランジスタの個数
は、これらを考慮して、昇圧動作の効率化とレイアウト
面積の縮小化を両立する値に設定する必要がある。
れ以上の昇圧トランジスタから構成するようにして図４
〜図６に示す昇圧回路よりもさらにレイアウト面積の縮
小化を図っても良い。例えば４個の昇圧トランジスタで
昇圧グループを構成し、グループ内の全ての昇圧トラン
ジスタのバックゲートを４段目（終段）の昇圧トランジ
スタのドレイン電極に接続した場合には、グループ内の
初段の昇圧トランジスタのしきい値をＶＴＧ１、２段目
のトランジスタのしきい値をＶＴＧ２、３段目のしきい
値をＶＴＧ３、終段のしきい値をＶＴＧ４とし、昇圧グ
ループ数をｐとすると、出力電圧Ｖｏは、 Vo=Vi+p(4Vφ-VTG1-VTG2-VTG3-VTG4)-VTL となる。ここでＶＴＧ４は（１）〜（３）式のＶＴに、
ＶＴＧ３は（３）式のＶＴ´にそれぞれ相当する。一般
にＶＴＧ１＞ＶＴＧ２＞ＶＴＧ３＞ＶＴＧ４であるの
で、グループ内の昇圧トランジスタ数を多くすると、図
１や図４の昇圧回路に比べて各段における昇圧効率が悪
くなり、またトータルの昇圧トランジスタ個数を多くし
ないと所望の昇圧電圧を得られなくなることがある。従
って、昇圧グループを構成する昇圧トランジスタの個数
は、これらを考慮して、昇圧動作の効率化とレイアウト
面積の縮小化を両立する値に設定する必要がある。
【００４０】このように上記第２の実施形態の昇圧回路
によれば、ダイオード接続されたＰＭＯＳの昇圧トラン
ジスタＰ１〜Ｐｎを、Ｐ型半導体基板１に形成したＮ型
ウエル層２１−１〜２１−ｍにそれぞれ複数個ずつ形成
して、この同一Ｎ型ウエル層に形成された昇圧トランジ
スタをそれぞれ用いた複数個の昇圧ブロックからなる昇
圧グループＧｈ（ｈ＝１、２…ｍ）を複数段直列接続
し、昇圧グループＧｈの複数の昇圧トランジスタの共通
バックゲート基板となるＮウエル層２１−ｈを昇圧グル
ープＧｈの終段の昇圧トランジスタのドレイン電極に共
通接続し、昇圧グループごとに昇圧トランジスタのバッ
クゲート基板を分離バイアスすることにより、昇圧グル
ープ間においてはバックゲート効果の影響を抑制するこ
とができるので、昇圧グループ内におけるバックゲート
効果を許容できる範囲で昇圧グループ内の昇圧トランジ
スタ個数を設定すれば、昇圧効率を向上させることがで
き、回路規模を小さくすることができる。また半導体基
板に形成する際に、第１の実施形態の昇圧回路よりもバ
ックゲート基板を分離バイアスするためのＮウエル層の
数が少なくなるので、パターン占有面積をさらに小さく
することができる。
によれば、ダイオード接続されたＰＭＯＳの昇圧トラン
ジスタＰ１〜Ｐｎを、Ｐ型半導体基板１に形成したＮ型
ウエル層２１−１〜２１−ｍにそれぞれ複数個ずつ形成
して、この同一Ｎ型ウエル層に形成された昇圧トランジ
スタをそれぞれ用いた複数個の昇圧ブロックからなる昇
圧グループＧｈ（ｈ＝１、２…ｍ）を複数段直列接続
し、昇圧グループＧｈの複数の昇圧トランジスタの共通
バックゲート基板となるＮウエル層２１−ｈを昇圧グル
ープＧｈの終段の昇圧トランジスタのドレイン電極に共
通接続し、昇圧グループごとに昇圧トランジスタのバッ
クゲート基板を分離バイアスすることにより、昇圧グル
ープ間においてはバックゲート効果の影響を抑制するこ
とができるので、昇圧グループ内におけるバックゲート
効果を許容できる範囲で昇圧グループ内の昇圧トランジ
スタ個数を設定すれば、昇圧効率を向上させることがで
き、回路規模を小さくすることができる。また半導体基
板に形成する際に、第１の実施形態の昇圧回路よりもバ
ックゲート基板を分離バイアスするためのＮウエル層の
数が少なくなるので、パターン占有面積をさらに小さく
することができる。
【００４１】
【発明の効果】以上のように本発明の昇圧回路によれ
ば、バックゲート効果の影響を抑制することができるの
で、昇圧効率を向上させることができるという効果があ
る。また従来よりも段数を少なくすることができるの
で、回路規模を小さくすることができ、また半導体基板
に形成する際にパターン占有面積をさらに小さくするこ
とができるという効果がある。
ば、バックゲート効果の影響を抑制することができるの
で、昇圧効率を向上させることができるという効果があ
る。また従来よりも段数を少なくすることができるの
で、回路規模を小さくすることができ、また半導体基板
に形成する際にパターン占有面積をさらに小さくするこ
とができるという効果がある。
【００４２】また、本発明の昇圧回路によれば、複数の
昇圧グループまたは複数のウエル層のそれぞれに複数の
ＦＥＴを設けているので、昇圧グループまたはウエル層
を１つのＦＥＴで構成した昇圧回路よりも、パターン占
有面積をさらに小さくすることができるという効果があ
る。
昇圧グループまたは複数のウエル層のそれぞれに複数の
ＦＥＴを設けているので、昇圧グループまたはウエル層
を１つのＦＥＴで構成した昇圧回路よりも、パターン占
有面積をさらに小さくすることができるという効果があ
る。
【図１】本発明の第１の実施形態の昇圧回路を示す回路
図である。
図である。
【図２】本発明の第１の実施形態の昇圧回路における昇
圧トランジスタ列の断面構造図である。
圧トランジスタ列の断面構造図である。
【図３】本発明の第１の実施形態の昇圧回路における昇
圧トランジスタ列の上面構造図である。
圧トランジスタ列の上面構造図である。
【図４】本発明の第２の実施形態の昇圧回路を示す回路
図である。
図である。
【図５】本発明の第２の実施形態の昇圧回路における昇
圧トランジスタ列の断面構造図である。
圧トランジスタ列の断面構造図である。
【図６】本発明の第２の実施形態の昇圧回路における昇
圧トランジスタ列の上面構造図である。
圧トランジスタ列の上面構造図である。
【図７】従来の昇圧回路の一例を示す回路図である。
【図８】従来の昇圧回路における昇圧トランジスタ列の
断面構造図である。
断面構造図である。
【図９】従来の昇圧回路における昇圧トランジスタ列の
上面構造図である。
上面構造図である。
１ Ｐ型半導体基板
２、２１ Ｎ- 型ウエル層
３、４ Ｐ型拡散層
５ Ｎ+ 型拡散層
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９、１０、２２ 金属配線
１１、１２ クロック入力端子
１３ 電圧入力端子
１４ 出力端子
Ｐ１〜Ｐｎ、Ｑ１〜Ｑｎ ＰＭＯＳ昇圧トランジスタ
Ｃ１〜Ｃｎ 昇圧コンデンサ
ＰＬ ＰＭＯＳ出力トランジスタ
ＣＬ 出力コンデンサ
Ｕ１〜Ｕｎ 昇圧ブロック
Ｇ１〜Ｇｍ 昇圧グループ
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/07
G11C 17/12
G11C 16/06
H01L 27/04
H01L 21/822
H03K 5/02
Claims (11)
- 【請求項１】 ダイオード接続されたＦＥＴのアノード
となる電極を入力側とし、前記ＦＥＴのカソードとなる
電極とコンデンサの一方の端子とを接続して出力側とし
た昇圧ブロックを複数段直列に接続してなる昇圧グルー
プを、入力電源に接続される入力端子と昇圧電圧を出力
する出力端子との間に複数段直列に接続し、 それぞれの昇圧グループの全てのＦＥＴのバックゲート
基板を、その昇圧グループの終段のＦＥＴのカソードと
なる電極または初段のＦＥＴのアノードとなる電極に共
通接続し、 互いに反転位相関係にあるクロックがそれぞれ入力され
る２つのクロック入力端子のうち、一方のクロック入力
端子に奇数段目の前記昇圧ブロックの前記コンデンサの
他方の端子を共通接続し、他方のクロック入力端子に偶
数段目の前記昇圧ブロックの前記コンデンサの他方の端
子を共通接続したことを特徴とする昇圧回路。 - 【請求項２】 入力電源からの電圧が入力される入力端
子と、 昇圧電圧を出力する出力端子と、 前記入力端子と前記出力端子の間に直列接続された複数
のＦＥＴと、 それぞれのＦＥＴに対応して設けられた複数のコンデン
サとを備え、 第１の導電型の半導体基板に形成された互いに分離され
た複数の第２の導電型のウエル層のそれぞれに、複数の
直列接続されたＦＥＴが設けられており、 それぞれのＦＥＴのゲート電極は、そのＦＥＴのドレイ
ン電極に接続され、 それぞれのウエル層に設けられた１つのＦＥＴのドレイ
ン電極またはソース電極は、そのウエル層に接続され、 それぞれのコンデンサの第１の端子は、対応するＦＥＴ
に接続され、 奇数段目のコンデンサの第２の端子には、第１のクロッ
ク信号が入力され、 偶数段目のコンデンサの第２の端子には、前記第１のク
ロック信号を反転させた第２のクロック信号が入力され
ることを特徴とする昇圧回路。 - 【請求項３】 それぞれの前記ウエル層に設けられた前
記直列接続された複数のＦＥＴの内の最終段のＦＥＴの
ドレイン電極が、そのウエル層に接続されていることを
特徴とする請求項２に記載の昇圧回路。 - 【請求項４】 それぞれの前記ウエル層に設けられた前
記直列接続された複数のＦＥＴの内の最終段のＦＥＴの
ソース電極が、そのウエル層に接続されていることを特
徴とする請求項２に記載の昇圧回路。 - 【請求項５】 前記第１の導電型が、Ｐ型であり、 前記第２の導電型が、Ｎ型であり、 前記ＦＥＴが、ＰチャンネルＭＯＳトランジスタである
ことを特徴とする請求項２〜４のいずれかに記載の昇圧
回路。 - 【請求項６】 前記第１の導電型が、Ｎ型であり、 前記第２の導電型が、Ｐ型であり、 前記ＦＥＴが、ＮチャンネルＭＯＳトランジスタである
ことを特徴とする請求項２〜４のいずれかに記載の昇圧
回路。 - 【請求項７】 それぞれの前記コンデンサが、対応する
前記ＦＥＴのドレイン電極に接続されていることを特徴
とする請求項２〜６のいずれかに記載の昇圧回路。 - 【請求項８】 それぞれの前記コンデンサが、対応する
前記ＦＥＴのソース電極に接続されていることを特徴と
する請求項２〜６のいずれかに記載の昇圧回路。 - 【請求項９】 第１および第２のウエル層を形成した半
導体基板に、 入力電源からの電圧が入力される入力端子と、 前記第１のウエル層に形成され、第１および第２の電極
ならびに第１のゲート電極を有し、前記第１の電極が前
記入力端子に接続され、前記第２の電極が前記第１のゲ
ートに接続された第１のＦＥＴと、 第１および第２の端子を有し、前記第１の端子が前記第
２の電極に接続され、前記第２の端子に第１のクロック
信号が入力される第１のコンデンサと、 前記第１のウエル層に形成され、第３および第４の電極
ならびに第２のゲート電極を有し、前記第３の電極が前
記第２の電極に接続され、前記第４の電極および前記第
２のゲート電極が前記第１のウエル層に接続された第２
のＦＥＴと、 第３および第４の端子を有し、前記第３の端子が前記第
４の電極に接続され、前記第４の端子に第２のクロック
信号が入力される第２のコンデンサと、 前記第２のウエル層に形成され、第５および第６の電極
ならびに第３のゲート電極を有し、前記第５の電極が前
記第４の電極に接続され、前記第６の電極および前記第
３のゲート電極が前記第２のウエル層に接続された第３
のＦＥＴと、 第５および第６の端子を有し、前記第５の端子が前記第
６の電極に接続され、前記第６の端子に所定の電圧が入
力される第３のコンデンサと、 前記第６の電極に接続され、昇圧電圧を出力する出力端
子とを設けたことを特徴とする昇圧回路。 - 【請求項１０】 前記半導体基板が、Ｐ型であり、 前記第１、第２のウエル層がＮ型であり、 前記第１、第２、第３のＦＥＴが、ＰチャンネルＭＯＳ
トランジスタであることを特徴とする請求項９記載の昇
圧回路。 - 【請求項１１】 前記半導体基板が、Ｎ型であり、 前記第１、第２のウエル層が、Ｐ型であり、 前記第１、第２、第３のＦＥＴが、ＮチャンネルＭＯＳ
トランジスタであることを特徴とする請求項９記載の昇
圧回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15069196A JP3394133B2 (ja) | 1996-06-12 | 1996-06-12 | 昇圧回路 |
| DE69735790T DE69735790T2 (de) | 1996-06-12 | 1997-02-27 | Mehrstufige Spannungserhöhungsschaltung mit erhöhter Substratvorspannung |
| EP97103210A EP0813290B1 (en) | 1996-06-12 | 1997-02-27 | Multi-stage voltage-boosting circuit with boosted back-gate bias |
| US08/812,923 US5892267A (en) | 1996-05-12 | 1997-03-10 | Multi-stage voltage-boosting circuit with boosted back-gate bias |
| KR1019970016774A KR100367316B1 (ko) | 1996-06-12 | 1997-04-30 | 승압된백게이트바이어스를갖는승압회로 |
| CN97112972A CN1175018A (zh) | 1996-06-12 | 1997-06-09 | 具有后栅偏压升压的多级升压电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15069196A JP3394133B2 (ja) | 1996-06-12 | 1996-06-12 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331671A JPH09331671A (ja) | 1997-12-22 |
| JP3394133B2 true JP3394133B2 (ja) | 2003-04-07 |
Family
ID=15502351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15069196A Expired - Fee Related JP3394133B2 (ja) | 1996-05-12 | 1996-06-12 | 昇圧回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5892267A (ja) |
| EP (1) | EP0813290B1 (ja) |
| JP (1) | JP3394133B2 (ja) |
| KR (1) | KR100367316B1 (ja) |
| CN (1) | CN1175018A (ja) |
| DE (1) | DE69735790T2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3195256B2 (ja) * | 1996-10-24 | 2001-08-06 | 株式会社東芝 | 半導体集積回路 |
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| EP2277131A2 (en) | 2008-04-07 | 2011-01-26 | Alien Technology Corporation | Subset selection of rfid tags using light |
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| CN106485290B (zh) | 2015-08-24 | 2019-08-13 | 瑞章科技有限公司 | 增强标签反向散射能量的装置及方法 |
| SG10201701689UA (en) | 2016-03-18 | 2017-10-30 | Semiconductor Energy Lab | Semiconductor device, semiconductor wafer, and electronic device |
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| US10591938B1 (en) | 2018-10-16 | 2020-03-17 | Qualcomm Incorporated | PMOS-output LDO with full spectrum PSR |
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| US10826389B1 (en) | 2019-05-28 | 2020-11-03 | Samsung Electronics Co., Ltd. | Charge pump device and image sensor including the same |
| US11372436B2 (en) | 2019-10-14 | 2022-06-28 | Qualcomm Incorporated | Simultaneous low quiescent current and high performance LDO using single input stage and multiple output stages |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-06-12 JP JP15069196A patent/JP3394133B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-27 EP EP97103210A patent/EP0813290B1/en not_active Expired - Lifetime
- 1997-02-27 DE DE69735790T patent/DE69735790T2/de not_active Expired - Lifetime
- 1997-03-10 US US08/812,923 patent/US5892267A/en not_active Expired - Lifetime
- 1997-04-30 KR KR1019970016774A patent/KR100367316B1/ko not_active IP Right Cessation
- 1997-06-09 CN CN97112972A patent/CN1175018A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0813290A3 (en) | 1999-08-11 |
| KR980005030A (ko) | 1998-03-30 |
| JPH09331671A (ja) | 1997-12-22 |
| EP0813290A2 (en) | 1997-12-17 |
| CN1175018A (zh) | 1998-03-04 |
| KR100367316B1 (ko) | 2003-02-19 |
| DE69735790T2 (de) | 2007-05-10 |
| US5892267A (en) | 1999-04-06 |
| EP0813290B1 (en) | 2006-05-03 |
| DE69735790D1 (de) | 2006-06-08 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120131 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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