JP3394133B2 - 昇圧回路 - Google Patents
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Description
ジスタ(FET)を用い、EEPROM等の半導体装置
に形成される昇圧回路に関する。
図である。図7に示す昇圧回路は、クロック入力端子1
1、反転クロック入力端子12から入力するクロック
φ、反転クロックrφにより駆動され、ダイオ−ド接続
されたNMOSの昇圧トランジスタT1〜Tnと昇圧コ
ンデンサC1〜Cnにより、クロックの半周期ごとに電
圧入力端子13からの電荷を逆流させることなく次段に
転送していき、出力トランジスタTLを介して出力コン
デンサCLを充電し、電圧入力端子13からの直流入力
電圧ViをVoに昇圧して出力端子14から出力する。
1〜VTnを昇圧トランジスタT0〜Tnのしきい値電
圧とすると、クロックφがLowレベル(以下、‘L’
と表記する)のときC1は V1=Vi−VT1 に充電され、クロックrφが‘L’レベルのときC2は
およそ V2=(Vi−VT1)+(Vφ−VT2) に充電され、クロックφが‘L’のときC3はおよそ V3=(Vi−VT1+Vφ−VT2)+(Vφ−VT
3) に充電され、以下同様にして、出力昇圧電圧Voの飽和
値は次式で表される。
VTn)−VTL ここでVTLは出力トランジスタTLのしきい値電圧で
ある。ただし上記の式は、説明の簡単化のために昇圧コ
ンデンサCk(1、2…n)における電荷供給による電
圧降下分を無視した近似式である。
図7の昇圧回路の昇圧トランジスタT1〜Tnの構造図
であり、図8は断面構造図、図9は上面構造図である。
図8、図9において、P型半導体基板1に形成されたN
型拡散層101−k(k=0、1…n)および102−
kと、ゲート絶縁膜6−kを介して形成されたゲート電
極7−kと、層間絶縁膜8を堆積させてから形成した配
線103および104−kは、昇圧トランジスタTkを
形成し、TG1〜TGnは接地されたP型半導体基板1
を共通のバックゲート基板とする。
の昇圧回路においては、昇圧動作時において、ソース・
バックゲート間電圧は後段の昇圧トランジスタほど大き
くなり、従ってバックゲート効果により後段の昇圧トラ
ンジスタほどしきい値が高くなるので、後段ほど昇圧値
が小さくなり、VTk≧Vφ(k=1、2…n−1、ま
たはn)となると、この段以降での昇圧できなくなる。
このため所望の出力昇圧電圧を得るのにクロック振幅電
圧Vφを大きくしたり、昇圧段数を多くする必要があっ
た。また特開昭63−316510号公報に開示された
昇圧回路のように、バックゲート効果による不具合を改
善した昇圧回路は、構成素子数が多くなり回路規模およ
びレイアウト占有面積が大きくなるという問題があっ
た。
ものであり、昇圧効率が良く、回路規模およびレイアウ
ト占有面積が小さい昇圧回路を提供することを目的とす
るものである。
めに本発明の請求項1に記載の昇圧回路は、ダイオード
接続されたFETのアノードとなる電極を入力側とし、
前記FETのカソードとなる電極とコンデンサの一方の
端子とを接続とを接続して出力側とした昇圧ブロックを
複数段直列に接続してなる昇圧グループを、入力電源に
接続される入力端子と昇圧電圧を出力する出力端子との
間に複数段直列に接続し、それぞれの昇圧グループの全
てのFETのバックゲート基板を、その昇圧グループの
終段のFETのカソードとなる電極または初段のFET
のアノードとなる電極に共通接続し、互いに反転位相関
係にあるクロックがそれぞれ入力される2つのクロック
入力端子のうち、一方のクロック入力端子に奇数段目の
前記昇圧ブロックの前記コンデンサの他方の端子を共通
接続し、他方のクロック入力端子に偶数段目の前記昇圧
ブロックの前記コンデンサの他方の端子を共通接続した
ことを特徴とするものである。
らの電圧が入力される入力端子と、昇圧電圧を出力する
出力端子と、前記入力端子と前記出力端子の間に直列接
続された複数のFETと、ぞれぞれのFETに対応して
設けられた複数のコンデンサとを備え、第1の導電型の
半導体基板に形成された互いに分離された複数の第2の
導電型のウエル層のそれぞれに、複数の直列接続された
FETが設けられており、それぞれのFETのゲート電
極は、そのFETのドレイン電極に接続され、それぞれ
のウエル層に設けられた1つのFETのドレイン電極ま
たはソース電極は、そのウエル層に接続され、それぞれ
のコンデンサの第1の端子は、対応するFETに接続さ
れ、奇数段目のコンデンサの第2の端子には、第1のク
ロック信号が入力され、偶数段目のコンデンサの第2の
端子には、前記第1のクロック信号を反転させた第2の
クロック信号が入力されることを特徴とするものであ
る。
第2のウエル層を形成した半導体基板に、入力電源から
の電圧が入力される入力端子と、前記第1のウエル層に
形成され、第1および第2の電極ならびに第1のゲート
電極を有し、前記第1の電極が前記入力端子に接続さ
れ、前記第2の電極が前記第1のゲートに接続された第
1のFETと、第1および第2の端子を有し、前記第1
の端子が前記第2の電極に接続され、前記第2の端子に
第1のクロック信号が入力される第1のコンデンサと、
前記第1のウエル層に形成され、第3および第4の電極
ならびに第2のゲート電極を有し、前記第3の電極が前
記第2の電極に接続され、前記第4の電極および前記第
2のゲート電極が前記第1のウエル層に接続された第2
のFETと、第3および第4の端子を有し、前記第3の
端子が前記第4の電極に接続され、前記第4の端子に第
2のクロック信号が入力される第2のコンデンサと、前
記第2のウエル層に形成され、第5および第6の電極な
らびに第3のゲート電極を有し、前記第5の電極が前記
第4の電極に接続され、前記第6の電極および前記第3
のゲート電極が前記第2のウエル層に接続された第3の
FETと、第5および第6の端子を有し、前記第5の端
子が前記第6の電極に接続され、前記第6の端子に所定
の電圧が入力される第3のコンデンサと、前記第6の電
極に接続され、昇圧電圧を出力する出力端子とを設けた
ことを特徴とするものである。
である。図1に示す昇圧回路は、半導体基板に形成され
ており、電圧振幅Vφのクロックφが入力されるクロッ
ク入力端子11と、φの反転クロックrφ(電圧振幅V
φ)が入力されるクロック入力端子12と、入力直流正
電圧Viが印加される電圧入力端子13と、直列接続さ
れたn個の昇圧ブロックU1〜Unと、PMOSの出力
トランジスタPLと、出力コンデンサCLと、昇圧電圧
Voを出力する出力端子14とを有する。
n)は、ゲート電極とドレイン電極とを接続することに
よりダイオード接続されたPMOSの昇圧トランジスタ
Pkと、一方の端子が昇圧トランジスタPkのドレイン
電極に接続された昇圧コンデンサCkからなり、昇圧ト
ランジスタPkのソース電極(アノードとして使用され
る電極)をブロック入力とし、ドレイン電極(カソード
として使用される電極)をブロック出力とする。また昇
圧トランジスタPkのバックゲート基板はそのトランジ
スタのドレイン電極に接続されている。
を次段の昇圧ブロックのブロック入力に順次接続するこ
とにより直列接続され、昇圧ブロックU1のブロック入
力は電圧入力端子13に接続され、昇圧ブロックUnの
ブロック出力は出力トランジスタPLのソース電極に接
続されている。また奇数段目の昇圧ブロックの昇圧コン
デンサC1、C3…の他方の端子はクロック入力端子1
1に共通接続され、偶数段目の昇圧ブロックの昇圧コン
デンサC2、C4…の他方の端子はクロック入力端子1
2に共通接続されている。
Pkと同様にダイオード接続されており、そのドレイン
電極(カソードとして使用される電極)は出力端子14
に接続されるとともに、出力コンデンサCLによって接
地される。この出力トランジスタPLと出力コンデンサ
CLは、昇圧ブロックUnから出力される昇圧電圧を平
滑化する。尚、この出力トランジスタPLはダイオード
接続されていれば良く、そのバックゲート基板は必ずし
もドレイン電極に接続されている必要はない。
P1〜Pnの構造図であり、図2は断面構造図、図3は
上面構造図である。図2、図3において、P型半導体基
板1には、n個のN- 型ウエル層(Nウエル層)2−1
〜2−nが形成されており、昇圧トランジスタPk(k
=1、2…n)は、対応するNウエル層3−kをバック
ゲート基板として、このNウエル層2−kに次にように
して形成される。
拡散層3−kと、ドレイン層となるP型拡散層4−k
と、Nウエル層2−kにコンタクトするためのN+ 型拡
散層5−kとを形成し、またNウエル層2−k上にゲー
ト絶縁膜6−kを介してポリシリコンで形成されたゲー
ト電極7−kを形成する。さらにこれらを形成したP型
半導体基板1の表面全面に層間絶縁膜8を堆積させ、電
圧入力端子13とP型拡散層3−1を接続する配線9を
形成し、またゲート電極7−k、P型拡散層4−k、お
よびN+ 型拡散層5−k(すなわちNウエル層2−k)
と、次段の昇圧トランジスタのP型拡散層3−(k+
1)(k=1、2…n−1のとき)または出力トランジ
スタPLのソース層(k=nのとき)とを接続する配線
10−kを形成する。ここで、電圧入力端子13に印加
される電圧Viは正電圧であるのでNウエル層3−1〜
3−nは正電位にバイアスされ、接地されたP型半導体
基板1と電気的に分離されている。
する。以下の説明において、昇圧トランジスタP−k
(k=1、2…n)のしきい値電圧をVTkとし、昇圧
ブロックUkの出力電圧をVkとする。
‘L’と表記する)、反転クロックrφがHighレベ
ル(以下、‘H’と表記する)となると、昇圧トランジ
スタP−1が導通し、出力電圧V1が V1=Vi−VT1 となるまで電圧入力端子13からコンデンサC1に電荷
が供給される。このとき昇圧トランジスタP−2は遮断
している。
φが‘L’に切り替わると、 V1=Vi−VT1+Vφ(>Vi) に上昇するので、昇圧トランジスタP−1が遮断し、昇
圧トランジスタP−2が導通して、出力電圧V2がおよ
そ V2=Vi−VT1+Vφ−VT2 となるまでコンデンサC1からコンデンサC2に電荷が
供給される。このとき昇圧トランジスタP−3は遮断し
ている。
φが‘H’に切り替わると、 V1=Vi−VT1−α に降下し(αはC2への電荷供給による電圧降下分)、
また V2=Vi−VT1−VT2+2Vφ(>V1) に上昇するので、昇圧トランジスタP−1が遮断し、昇
圧トランジスタP−2が導通して、出力電圧V3がおよ
そ V3=Vi−VT1−VT2+2Vφ−VT3 となるまでコンデンサC2からコンデンサC3に電荷が
供給される。またこのとき昇圧トランジスタP−1は導
通するので、電圧入力端子13からコンデンサC1に電
荷が供給され、V1はVi−VT1−αから再びVi−
VT1となる。
力端子11からの電荷を次段の昇圧ブロックに転送する
ことにより、最終段の昇圧ブロックUnにおいて、昇圧
トランジスタP−1が導通すると(コンデンサCnが反
転クロックrφの入力端子12に接続しているので、ク
ロックφが‘H’、反転クロックrφが‘L’になると
導通する)、出力電圧Vnはおよそ Vn=Vi+(n−1)Vφ−(VT1+VT2…VT
n) となる。このとき出力トランジスタPLは遮断してい
る。
rφが‘H’に切り替わると、 Vn=Vi+nVφ−(VT1+VT2…VTn) に上昇するので、昇圧トランジスタP−nが遮断し、出
力トランジスタPLが導通して、昇圧コンデンサCnか
ら出力コンデンサCLに電荷が供給され、出力電圧Vo
はおよそ Vo=Vi+nVφ−(VT1+VT2…VTn)−VTL (1) となる(VTLは出力トランジスタPLのしきい値電圧
を示す)。ただし、この(1)式は、説明の簡単化のた
めに昇圧コンデンサCk(1、2…n)における電荷供
給による電圧降下分を無視した近似式である。
−k(1、2…n)のバックゲート基板(Nウエル層2
−k)はドレイン電極(P型拡散層4−k)に接続され
ているため、昇圧トランジスタP−1〜P−kの各しき
い値電圧はバックゲート効果により上昇することはな
く、全て等しい値VTとみなすことができ、しかも小さ
な値にすることができる。従って上記(1)式は次式の
ように表せる。
依存し、例えば0.6[V]である(VTLも0.6
[V])。このとき、Vφ>0.6[V]であれば昇圧
動作が可能である。Vi=3[V]をVo=20[V]
に昇圧する場合を考えると、Vφ=3[V]であればn
=8となる。またVφ=1.5[V]と小さくしてもn
=20とすれば昇圧できる。
によれば、ダイオード接続されたPMOSの昇圧トラン
ジスタP1〜Pnを、P型半導体基板1に形成したN型
ウエル層2−1〜2−nにそれぞれ形成し、この昇圧ト
ランジスタPk(k=1、2…n)を用いた昇圧ブロッ
クUkをn段直列接続し、昇圧トランジスタPkバック
ゲート基板となるNウエル層2−kをドレイン層となる
P型拡散層4−kに接続し、昇圧ブロックごとに昇圧ト
ランジスタのバックゲート基板を分離バイアスすること
により、バックゲート効果の影響を抑制することができ
るので、昇圧効率を向上させることができる。またこの
ため従来よりも段数を少なくすることができるので、回
路規模を小さくすることができ、また半導体基板に形成
する際にパターン占有面積をさらに小さくすることがで
きる。
入力電圧を昇圧する昇圧回路を示したが、N型半導体基
板にP型ウエル層を形成し、このP型ウエル層にNMO
Sの昇圧トランジスタを形成し、負の入力電圧をこれよ
り絶対値の大きい負の電圧に昇圧する昇圧回路とするこ
とも可能である。
である。図4に示す昇圧回路は、図1において、昇圧ト
ランジスタP1〜Pnに替えて、PMOSの昇圧トラン
ジスタQ1〜Qnを設けたものである。また図1の昇圧
ブロックU1とU2、U3とU4…U(n−1)とUn
をそれぞれ1つのグループとして昇圧グループG1〜G
m(m=n/2)する。
の昇圧トランジスタP2、P4…Pnと同じ構成であ
り、昇圧トランジスタQ1、Q2…Q(n−1)はバッ
クゲート基板を自己のドレイン端子ではなく、次段の昇
圧トランジスタP2、P4…Pnのドレイン端子にそれ
ぞれ接続したものである。
Gh(h=1、2…m)において、グループ内の昇圧ト
ランジスタのバックゲート基板をグループ内の終段の昇
圧トランジスタのドレイン端子に共通接続したものであ
る。尚、1つの昇圧グループを例えば4つの昇圧ブロッ
クから構成した場合には、グループ内の4つの昇圧トラ
ンジスタのバックゲート基板をグループ内の終段の昇圧
トランジスタのドレイン端子に共通接続する。
圧トランジスタP1〜Pnの構造図であり、図5は断面
構造図、図6は上面構造図である。図5、図6におい
て、P型半導体基板1には、m個のN- 型ウエル層(N
ウエル層)21−1〜21−mが形成されており、昇圧
グループGh(h=1、2…m)の昇圧トランジスタQ
(2h−1)とQ(2h)は、対応するNウエル層21
−hをバックゲート基板として、このNウエル層21−
hに次にようにして形成される。
Q(2h)のソース層となるP型拡散層3−(2h−
1)および3−(2h)と、Q(2h−1)、Q(2
h)のドレイン層となるP型拡散層4−(2h−1)お
よび4−(2h)と、Nウエル層21−hにコンタクト
するためのN+ 型拡散層5−hとを形成し、またNウエ
ル層21−h上にゲート絶縁膜6−(2h−1)、6−
(2h)を介してゲート電極7−(2h−1)および7
−(2h)を形成する。さらにこれらを形成したP型半
導体基板1の表面全面に層間絶縁膜8を堆積させ、電圧
入力端子13とP型拡散層3−1を接続する配線9を形
成する。またゲート電極7−(2h−1)およびP型拡
散層4−(2h−1)と、P型拡散層3−(2h)とを
接続する配線22−(2h−1)を形成する。またゲー
ト電極7−(2h)、P型拡散層4−(2h)、および
N+ 型拡散層5−h(すなわちNウエル層21−h)
と、次段の昇圧トランジスタのP型拡散層3−(h+
2)(h=1、2…m−1のとき)または出力トランジ
スタPLのソース層(h=mのとき)とを接続する配線
22−(2h)を形成する。ここで、電圧入力端子13
に印加される電圧Viは正電圧であるのでNウエル層2
1−1〜21−mは正電位にバイアスされ、接地された
P型半導体基板1と電気的に分離されている。
トランジスタを構成することにより、さらにレイアウト
面積の縮小化を図ることができる。
昇圧回路の動作と同様であるが、昇圧トランジスタQ
(2h−1)のしきい値電圧は、Nウエル層21−hに
よるバックゲート効果により昇圧トランジスタQ(2
h)のしきい値電圧(=第1の実施形態で示したVT)
よりも大きくなる。この昇圧トランジスタQ(2h−
1)のしきい値電圧をVT´とすると、出力電圧Voは
次式のようになる。
0.6[V]である(従ってVTL=0.6[V])。
またバックゲート効果によるしきい値電圧の上昇はソー
ス・バックゲート間電圧が大きいほど大きく、しきい値
電圧VT´は、クロックφが‘L’のときの昇圧グルー
プGhの入力電位V(2h−2)と出力電位V(2h)
の電位差や製造プロセス等に依存する。Vφ>VT´で
あれば効率的な昇圧動作が可能である。Vφ=3
[V]、VT´=0.8[V]とすると、昇圧トランジ
スタの段数はn=8となり、第1の実施形態と同じ段数
で上記の昇圧を行える。
れ以上の昇圧トランジスタから構成するようにして図4
〜図6に示す昇圧回路よりもさらにレイアウト面積の縮
小化を図っても良い。例えば4個の昇圧トランジスタで
昇圧グループを構成し、グループ内の全ての昇圧トラン
ジスタのバックゲートを4段目(終段)の昇圧トランジ
スタのドレイン電極に接続した場合には、グループ内の
初段の昇圧トランジスタのしきい値をVTG1、2段目
のトランジスタのしきい値をVTG2、3段目のしきい
値をVTG3、終段のしきい値をVTG4とし、昇圧グ
ループ数をpとすると、出力電圧Voは、 Vo=Vi+p(4Vφ-VTG1-VTG2-VTG3-VTG4)-VTL となる。ここでVTG4は(1)〜(3)式のVTに、
VTG3は(3)式のVT´にそれぞれ相当する。一般
にVTG1>VTG2>VTG3>VTG4であるの
で、グループ内の昇圧トランジスタ数を多くすると、図
1や図4の昇圧回路に比べて各段における昇圧効率が悪
くなり、またトータルの昇圧トランジスタ個数を多くし
ないと所望の昇圧電圧を得られなくなることがある。従
って、昇圧グループを構成する昇圧トランジスタの個数
は、これらを考慮して、昇圧動作の効率化とレイアウト
面積の縮小化を両立する値に設定する必要がある。
によれば、ダイオード接続されたPMOSの昇圧トラン
ジスタP1〜Pnを、P型半導体基板1に形成したN型
ウエル層21−1〜21−mにそれぞれ複数個ずつ形成
して、この同一N型ウエル層に形成された昇圧トランジ
スタをそれぞれ用いた複数個の昇圧ブロックからなる昇
圧グループGh(h=1、2…m)を複数段直列接続
し、昇圧グループGhの複数の昇圧トランジスタの共通
バックゲート基板となるNウエル層21−hを昇圧グル
ープGhの終段の昇圧トランジスタのドレイン電極に共
通接続し、昇圧グループごとに昇圧トランジスタのバッ
クゲート基板を分離バイアスすることにより、昇圧グル
ープ間においてはバックゲート効果の影響を抑制するこ
とができるので、昇圧グループ内におけるバックゲート
効果を許容できる範囲で昇圧グループ内の昇圧トランジ
スタ個数を設定すれば、昇圧効率を向上させることがで
き、回路規模を小さくすることができる。また半導体基
板に形成する際に、第1の実施形態の昇圧回路よりもバ
ックゲート基板を分離バイアスするためのNウエル層の
数が少なくなるので、パターン占有面積をさらに小さく
することができる。
ば、バックゲート効果の影響を抑制することができるの
で、昇圧効率を向上させることができるという効果があ
る。また従来よりも段数を少なくすることができるの
で、回路規模を小さくすることができ、また半導体基板
に形成する際にパターン占有面積をさらに小さくするこ
とができるという効果がある。
昇圧グループまたは複数のウエル層のそれぞれに複数の
FETを設けているので、昇圧グループまたはウエル層
を1つのFETで構成した昇圧回路よりも、パターン占
有面積をさらに小さくすることができるという効果があ
る。
図である。
圧トランジスタ列の断面構造図である。
圧トランジスタ列の上面構造図である。
図である。
圧トランジスタ列の断面構造図である。
圧トランジスタ列の上面構造図である。
断面構造図である。
上面構造図である。
Claims (11)
- 【請求項1】 ダイオード接続されたFETのアノード
となる電極を入力側とし、前記FETのカソードとなる
電極とコンデンサの一方の端子とを接続して出力側とし
た昇圧ブロックを複数段直列に接続してなる昇圧グルー
プを、入力電源に接続される入力端子と昇圧電圧を出力
する出力端子との間に複数段直列に接続し、 それぞれの昇圧グループの全てのFETのバックゲート
基板を、その昇圧グループの終段のFETのカソードと
なる電極または初段のFETのアノードとなる電極に共
通接続し、 互いに反転位相関係にあるクロックがそれぞれ入力され
る2つのクロック入力端子のうち、一方のクロック入力
端子に奇数段目の前記昇圧ブロックの前記コンデンサの
他方の端子を共通接続し、他方のクロック入力端子に偶
数段目の前記昇圧ブロックの前記コンデンサの他方の端
子を共通接続したことを特徴とする昇圧回路。 - 【請求項2】 入力電源からの電圧が入力される入力端
子と、 昇圧電圧を出力する出力端子と、 前記入力端子と前記出力端子の間に直列接続された複数
のFETと、 それぞれのFETに対応して設けられた複数のコンデン
サとを備え、 第1の導電型の半導体基板に形成された互いに分離され
た複数の第2の導電型のウエル層のそれぞれに、複数の
直列接続されたFETが設けられており、 それぞれのFETのゲート電極は、そのFETのドレイ
ン電極に接続され、 それぞれのウエル層に設けられた1つのFETのドレイ
ン電極またはソース電極は、そのウエル層に接続され、 それぞれのコンデンサの第1の端子は、対応するFET
に接続され、 奇数段目のコンデンサの第2の端子には、第1のクロッ
ク信号が入力され、 偶数段目のコンデンサの第2の端子には、前記第1のク
ロック信号を反転させた第2のクロック信号が入力され
ることを特徴とする昇圧回路。 - 【請求項3】 それぞれの前記ウエル層に設けられた前
記直列接続された複数のFETの内の最終段のFETの
ドレイン電極が、そのウエル層に接続されていることを
特徴とする請求項2に記載の昇圧回路。 - 【請求項4】 それぞれの前記ウエル層に設けられた前
記直列接続された複数のFETの内の最終段のFETの
ソース電極が、そのウエル層に接続されていることを特
徴とする請求項2に記載の昇圧回路。 - 【請求項5】 前記第1の導電型が、P型であり、 前記第2の導電型が、N型であり、 前記FETが、PチャンネルMOSトランジスタである
ことを特徴とする請求項2〜4のいずれかに記載の昇圧
回路。 - 【請求項6】 前記第1の導電型が、N型であり、 前記第2の導電型が、P型であり、 前記FETが、NチャンネルMOSトランジスタである
ことを特徴とする請求項2〜4のいずれかに記載の昇圧
回路。 - 【請求項7】 それぞれの前記コンデンサが、対応する
前記FETのドレイン電極に接続されていることを特徴
とする請求項2〜6のいずれかに記載の昇圧回路。 - 【請求項8】 それぞれの前記コンデンサが、対応する
前記FETのソース電極に接続されていることを特徴と
する請求項2〜6のいずれかに記載の昇圧回路。 - 【請求項9】 第1および第2のウエル層を形成した半
導体基板に、 入力電源からの電圧が入力される入力端子と、 前記第1のウエル層に形成され、第1および第2の電極
ならびに第1のゲート電極を有し、前記第1の電極が前
記入力端子に接続され、前記第2の電極が前記第1のゲ
ートに接続された第1のFETと、 第1および第2の端子を有し、前記第1の端子が前記第
2の電極に接続され、前記第2の端子に第1のクロック
信号が入力される第1のコンデンサと、 前記第1のウエル層に形成され、第3および第4の電極
ならびに第2のゲート電極を有し、前記第3の電極が前
記第2の電極に接続され、前記第4の電極および前記第
2のゲート電極が前記第1のウエル層に接続された第2
のFETと、 第3および第4の端子を有し、前記第3の端子が前記第
4の電極に接続され、前記第4の端子に第2のクロック
信号が入力される第2のコンデンサと、 前記第2のウエル層に形成され、第5および第6の電極
ならびに第3のゲート電極を有し、前記第5の電極が前
記第4の電極に接続され、前記第6の電極および前記第
3のゲート電極が前記第2のウエル層に接続された第3
のFETと、 第5および第6の端子を有し、前記第5の端子が前記第
6の電極に接続され、前記第6の端子に所定の電圧が入
力される第3のコンデンサと、 前記第6の電極に接続され、昇圧電圧を出力する出力端
子とを設けたことを特徴とする昇圧回路。 - 【請求項10】 前記半導体基板が、P型であり、 前記第1、第2のウエル層がN型であり、 前記第1、第2、第3のFETが、PチャンネルMOS
トランジスタであることを特徴とする請求項9記載の昇
圧回路。 - 【請求項11】 前記半導体基板が、N型であり、 前記第1、第2のウエル層が、P型であり、 前記第1、第2、第3のFETが、NチャンネルMOS
トランジスタであることを特徴とする請求項9記載の昇
圧回路。
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