JP5056427B2 - チャージポンプ回路 - Google Patents

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Description

本発明は、電荷転送素子(電流整流素子)にMOSトランジスタを使用してなるディクソン(Dickson)型のチャージポンプ回路に関する。
LSI(大規模集積回路)においては、ロジック回路の電源電圧は低くなりつつある。これに対して、FeRAM(強誘電体メモリ)などの不揮発性メモリでは、データの書き換えを行う為、ロジック回路よりも高い電源電圧が必要とされている。
そこで、ロジック回路と不揮発性メモリとを混載してなるLSIにおいては、外部から供給する電源電圧は、高い電源電圧を必要とする不揮発性メモリに合わせ、低い電源電圧で足りるロジック回路には、外部から供給する電源電圧を降圧回路で降圧した降圧電圧を供給するか、あるいは、外部から供給する電源電圧は、低い電源電圧で足りるロジック回路に合わせ、高い電源電圧を必要とする不揮発性メモリには、外部から供給する電源電圧をチャージポンプ回路で昇圧した昇圧電圧を供給するということが行われる。
ここで、例えば、非特許文献1には、電荷転送素子を全てNMOSトランジスタで構成したディクソン型のチャージポンプ回路が開示されている。このチャージポンプ回路は、電荷転送素子をなすNMOSトランジスタをダイオード接続している為、これら電荷転送素子をなすNMOSトランジスタでは、そのしきい値Vthn分のドロップが発生し、多段昇圧を行う構成にすると、このVthnドロップが顕著に効いて来るようになり、効率が悪いという問題点を有していた。
また、非特許文献1に記載のチャージポンプ回路では、電荷転送素子をなすNMOSトランジスタの電荷出力側の電位が上昇すると、バックゲート効果により、電荷転送素子をなすNMOSトランジスタのしきい値Vthnが高くなることから、昇圧段数を増やしていくと、電荷転送素子をなすNMOSトランジスタのしきい値Vthnが入力側の電位を超えてしまい、昇圧が不可能になってしまうという問題点もあった。
そこで、また、従来、非特許文献1に記載のチャージポンプ回路が有する問題点を解消するために、電荷転送素子をなすNMOSトランジスタの一部或は全部をPMOSトランジスタで置き換えてなるチャージポンプ回路が提案されている(例えば、特許文献1〜4参照)。
図12は従来のチャージポンプ回路の一例を示す回路図である。図12中、1は外部から供給される入力電圧VINを入力するための電圧入力端子、2は昇圧電圧VOUTを出力するための昇圧電圧出力端子、3はクロック信号CLKを入力するためのクロック信号入力端子、4は昇圧ストップ信号STOPを入力するための昇圧ストップ信号入力端子である。
5は1段目の電荷転送素子をなすNMOSトランジスタ、6は2段目の電荷転送素子をなすPMOSトランジスタ、7は3段目の電荷転送素子をなすPMOSトランジスタ、8〜12はポンピング用のキャパシタ、13はNMOSトランジスタ5のゲートに電荷を供給するNMOSトランジスタ、14はPMOSトランジスタ6のゲートに電荷を供給するNMOSトランジスタ、15はPMOSトランジスタ7のゲートに電荷を供給するNMOSトランジスタ、16はノードn02に電荷を供給するNMOSトランジスタである。
17はキャパシタ8、9、11、12を駆動する第1のドライバ回路であり、18はクロック信号CLKと昇圧ストップ信号STOPとをNOR処理するNOR回路、19〜23はインバータである。昇圧ストップ信号STOPは、キャパシタ8〜12の非駆動時にはHレベルとされ、キャパシタ8〜12の駆動時にはLレベルとされる。
クロック信号CLKは、最大値をVIN、最小値を0Vとするものであり、昇圧ストップ信号STOPがLレベルのときは、インバータ20、22からは、振幅をクロック信号CLKと同一とし、位相をクロック信号CLKと逆相とするクロック信号ICLKX、ICLKXXが出力され、インバータ21、23からは、振幅をクロック信号CLKと同一とし、位相をクロック信号CLKと同相とするクロック信号ICLKZ、ICLKZhが出力される。
24はキャパシタ10を駆動する第2のドライバ回路であり、25は電源電圧入力端子、26はクロック信号入力端子、27はクロック信号出力端子である。本例では、電源電圧入力端子25には入力電圧VINが与えられ、クロック信号入力端子26にはインバータ21が出力するクロック信号ICLKZが与えられ、クロック信号出力端子27からは、最大値を入力電圧VINよりも高い電圧、最小値を0Vとし、位相をクロック信号ICLKZと逆相とするクロック信号ICLKXhが出力される。
図13は第2のドライバ回路24の構成を示す回路図である。図13中、30〜33はインバータであり、34〜37はPMOSトランジスタ、38〜41はNMOSトランジスタである。また、42、43はクロスカップルされたNMOSトランジスタ、44、45はキャパシタである。
第2のドライバ回路24の基本構成はレベルシフタである。通常のレベルシフタでは、昇圧電源が必要となるが、第2のドライバ回路24は、クロスカップルされたNMOSトランジスタ42、43のソース側に叩き上げ用のキャパシタ44、45を設けることで、クロック信号出力端子27に、最大値を入力電圧VINよりも高い電圧とするクロック信号ICLKXhを得るとするものである。
しかしながら、第2のドライバ回路24においては、一般的なレベルシフタの場合と異なり、クロスカップル部分にPMOSトランジスタではなく、NMOSトランジスタ42、43が用いられているので、このNMOSトランジスタ42、43の耐圧が厳しくなっている。
図14は図12に示す従来のチャージポンプ回路における入力電圧VINの投入後、クロック信号CLKの入力前の入力電圧VIN、クロック信号ICLKXh、ノードn02及び昇圧電圧VOUTのレベル変化を示す波形図、図15は図12に示す従来のチャージポンプ回路が出力する昇圧電圧VOUTの立ち上がり変化を示す波形図である。
但し、図14及び図15は、入力電圧VINの投入後、50μs経過時からクロック信号CLKを入力し、かつ、昇圧電圧VOUTのレベル制御を行わないことを条件として、シミュレータでシミュレーションした結果を示している。なお、通常、昇圧電圧VOUTは、例えば、3.3Vにレベル制御される。
図12に示す従来のチャージポンプ回路においては、入力電圧VINが投入され、かつ、昇圧ストップ信号STOP=Hレベル、あるいは、昇圧ストップ信号STOP=Lレベルでクロック信号CLKが入力されていないとき、ダイオード接続されたNMOSトランジスタ16によってノードn02の電位が上昇する。ノードn02の電位が上昇すると、ダイオード接続されたNMOSトランジスタ14によってノードn12の電位が上昇する。
また、ダイオード接続されたNMOSトランジスタ13によってノードn11の電位が上昇する。ノードn11の電位が上昇すると、NMOSトランジスタ5がONとなり、電圧入力端子1からノードn01に電荷が供給される。この電荷の供給は、「ノードn01の電位<VIN−Vthn13(NMOSトランジスタ13のしきい値)−Vthn5(NMOSトランジスタ5のしきい値)」という条件を満たしている期間である。
次に、昇圧ストップ信号STOP=Lレベルとされ、クロック信号CLKが入力されると、インバータ20が出力するクロック信号ICLKXが立ち上がるごとに、キャパシタ8が叩き上げられるので、NMOSトランジスタ5のゲート電位がVIN+Vthn5以上となり、電圧入力端子1からノードn01に電荷が供給され、ノードn01はVINレベルまで上昇することになる。
次に、インバータ21が出力するクロック信号ICLKZが立ち上がると、キャパシタ9が叩き上げられるが、このとき、第2のドライバ回路24が出力するクロック信号ICLKXhが立ち下がるので、PMOSトランジスタ6のゲート電位が下がり、この結果、PMOSトランジスタ6はONとなり、ノードn01からノードn02に電荷が供給され、ノードn02の電位が上昇する。
次に、インバータ22が出力するクロック信号ICLKXXが立ち上がると、キャパシタ11が叩き上げられるが、このとき、インバータ23が出力するクロック信号ICLKZhが立ち下がるので、PMOSトランジスタ7のゲート電位が下がり、PMOSトランジスタ7はONとなるので、ノードn02から昇圧電圧出力端子2に電荷が供給され、昇圧電圧出力端子2の電位が上昇する。以上の動作が繰り返されて、昇圧電圧VOUTは、目標電位に向かって上昇する。
J.F.Dickson, "On-Chip High-Voltage Generation in NMOS Integrated Circuits Using an Improved Voltage Multiplier technique", IEEE J.Solid-State Circuits, vol.11, pp.374-378(June 1976) 特開2002−305871号公報 特開2001−286125号公報 特開2001−136733号公報 特開2007−159386号公報
非特許文献1や特許文献1〜4に記載のチャージポンプ回路では、ポンピング開始時には、電荷転送路の中間ノード(電荷転送素子をなすMOSトランジスタ間のノード)の電位及び昇圧電圧VOUTは0Vにあるため、昇圧電圧VOUTは、ポンピング開始後、暫くしてから立ち上がることになり、その分、昇圧電圧VOUTの立ち上がりは遅いという問題点があった。
これに対して、図12に示す従来のチャージポンプ回路では、入力電圧VINの投入後、ポンピング開始前に、電荷転送路の中間ノードであるノードn02に電圧入力端子1から、ダイオード接続したNMOSトランジスタ16を通して電荷を供給し、ノードn02の電位を上昇させるようにしているが、このNMOSトランジスタ16も、ノードn02のレベルが「VIN−Vthn16(NMOSトランジスタ16のしきい値)」まで上昇するとカットオフしてしまい、昇圧電圧VOUTの立ち上がりには、あまり寄与していないという問題点があった。
また、図12に示す従来のチャージポンプ回路では、ブートストラップ方式により電荷転送素子をなすNMOSトランジスタ5及びPMOSトランジスタ6、7のゲート電位を制御しているが、2段目のポンピング用のキャパシタ10により叩き上げられるノードn12の電位は入力電圧VINよりもかなり高くなる。そして、ノードn02の電位もかなり高くなるが、ノードn12に電荷を供給しているNMOSトランジスタ14は、バックゲートを接地しているので、ゲートには、ノードn02とバックゲートとの電圧差がそのまま加わることになり、ゲート酸化膜耐圧が厳しいという問題点もあった。
このゲート酸化膜耐圧の問題は、NMOSトランジスタ14として高耐圧トランジスタを用いれば、解決する問題であるが、高耐圧トランジスタは、レイアウトサイズが大きくなること、及び、通常のプロセスに加えて高耐圧トランジスタを作り込む工程が必要となり、コスト高になることから、高耐圧トランジスタを用いないで済む回路方式の開発が期待されている。
本発明は、かかる点に鑑み、昇圧電圧を目標電位までに立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができるようにしたチャージポンプ回路を提供することを目的とする。
本出願で開示するチャージポンプ回路は、入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、P形領域を前記電圧入力端子に接続し、N形領域を前記昇圧電圧出力端子に接続したPNジャンクション(PN接合)を有するものである。
開示したチャージポンプ回路によれば、入力電圧の投入後、ポンピング開始前に、前記電圧入力端子から前記PNジャンクションを介して前記昇圧電圧出力端子に電荷を供給することができるので、入力電圧により昇圧電圧そのものを入力電圧よりも低い電圧であるが、ある程度の電圧にまで立ち上がらせることができる。これに対して、入力電圧により昇圧電圧をある程度の電圧まで立ち上げることなく、同じ効果をポンピングにより得ようとすると、入力電圧を使用する場合よりも多くの消費電力を必要とする。したがって、開示したチャージポンプ回路によれば、昇圧電圧を目標電位までに立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができる。
図1は本発明の一実施形態を示す回路図である。図1中、51は外部から供給される入力電圧VINを入力するための電圧入力端子、52は昇圧電圧VOUTを出力するための昇圧電圧出力端子、53はクロック信号CLKを入力するためのクロック信号入力端子、54は昇圧ストップ信号STOPを入力するための昇圧ストップ信号入力端子、55は1段目の電荷転送素子をなすNMOSトランジスタ、56は2段目の電荷転送素子をなすPMOSトランジスタ、57は3段目の電荷転送素子をなすPMOSトランジスタである。
NMOSトランジスタ55は、ドレインを電圧入力端子51に接続し、ソースをノードn01に接続し、ゲートをノードn11に接続し、バックゲートを接地している。PMOSトランジスタ56は、ソースをノードn01に接続し、ドレイン及びバックゲートをノードn02に接続し、ゲートをノードn12に接続している。PMOSトランジスタ57は、ソースをノードn02に接続し、ドレイン及びバックゲートを昇圧電圧出力端子52に接続し、ゲートをノードn13に接続している。
58〜62はポンピング用のキャパシタであり、キャパシタ58は、第1の電極をノードn11に接続し、キャパシタ59は、第1の電極をノードn01に接続し、キャパシタ60は、第1の電極をノードn12に接続し、キャパシタ61は、第1の電極をノードn02に接続し、キャパシタ62は、第1の電極をノードn13に接続している。
63はNMOSトランジスタ55のゲートに電荷を供給するNMOSトランジスタ、64はPMOSトランジスタ56のゲートに電荷を供給するNMOSトランジスタ、65はPMOSトランジスタ57のゲートに電荷を供給するNMOSトランジスタ、66はNMOSトランジスタ64、65のバックゲートに供給するバックゲート電位Vbgを生成するバックゲート電位生成回路である。なお、バックゲート電位Vbgは、ノードn02の電位と接地電位との間の電位である。
NMOSトランジスタ63は、ドレイン及びゲートを電圧入力端子51に接続し、ソースをノードn11に接続し、バックゲートを接地している。NMOSトランジスタ64は、ドレイン及びゲートをノードn02に接続し、ソースをノードn12に接続し、バックゲートをバックゲート電位生成回路66のバックゲート電位出力端子67に接続している。NMOSトランジスタ65は、ドレイン及びゲートを昇圧電圧出力端子52に接続し、ソースをノードn13に接続し、バックゲートをバックゲート電位生成回路66のバックゲート電位出力端子67に接続している。
68はキャパシタ58、59、61、62を駆動する第1のドライバ回路であり、69はNOR回路、70〜74はインバータである。NOR回路69及びインバータ70〜74は、高電位側の電源電圧として入力電圧VINが供給され、低電位側の電源電圧として接地電圧が供給される。
また、NOR回路69及びインバータ70〜74は、縦列接続され、NOR回路69の第1の入力端子は、クロック信号入力端子53に接続され、NOR回路69の第2の入力端子は、昇圧ストップ信号入力端子54に接続され、インバータ71の出力端子は、キャパシタ58の第2の電極に接続され、インバータ72の出力端子は、キャパシタ59の第2の電極に接続され、インバータ73の出力端子は、キャパシタ61の第2の電極に接続され、インバータ74の出力端子はキャパシタ62の第2の電極に接続されている。
昇圧ストップ信号STOPは、キャパシタ58〜62の非駆動時にはHレベル、キャパシタ58〜62の駆動時にはLレベルとされる。クロック信号CLKは、最大値をVIN、最小値を0Vとするものであり、昇圧ストップ信号STOPがLレベルのときは、インバータ71、73からは、振幅をクロック信号CLKと同一とし、位相をクロック信号CLKと逆相とするクロック信号ICLKX、ICLKXXが出力され、インバータ72、74からは、振幅をクロック信号CLKと同一とし、位相をクロック信号CLKと同相とするクロック信号ICLKZ、ICLKZhが出力される。
75はキャパシタ60を駆動する第2のドライバ回路であり、76は第1の電源電圧入力端子、77は第2の電源電圧入力端子、78はクロック信号入力端子、79はクロック信号出力端子である。80は第2のドライバ回路75用の電源回路であり、81は電源電圧出力端子である。
第2のドライバ回路75は、第1の電源電圧入力端子76を電源回路80の電源電圧出力端子81に接続し、第2の電源電圧入力端子77を電圧入力端子51に接続し、クロック信号入力端子78をインバータ72の出力端子に接続し、クロック信号出力端子79をキャパシタ60の第2の電極に接続している。この第2のドライバ回路75は、クロック信号出力端子79に、最大値を昇圧電圧VOUTと同一電圧、最小値を0Vとし、位相をクロック信号ICLKZと逆相とするクロック信号ICLKXhが得られるように構成される。
図2はバックゲート電位生成回路66の第1構成例を示す回路図である。バックゲート電位生成回路66の第1構成例は、電圧入力端子51と接地との間にn個の抵抗素子84−1〜84−n(但し、抵抗素子84−4〜84−(n−1)は図示を省略している。)を直列接続し、抵抗素子84−1と抵抗素子84−2との接続点をバックゲート電位出力端子67としたものである。なお、消費電流を少なくするためには、抵抗素子84−1〜84−nは高抵抗値とすることが必要である。
図3はバックゲート電位生成回路66の第2構成例を示す回路図である。バックゲート電位生成回路66の第2構成例は、PMOSトランジスタ86と、安定化用のキャパシタ87と、微小リーク用の高抵抗値の抵抗素子88とを備えている。PMOSトランジスタ86は、ソースを電圧入力端子51に接続し、ゲートをドレインに接続し、ドレインをバックゲート電位出力端子67に接続している。キャパシタ87と抵抗素子88は、バックゲート電位出力端子67と接地との間に並列接続されている。
このバックゲート電位生成回路66の第2構成例は、ダイオード接続したPMOSトランジスタ86を用いることで、バックゲート電位生成回路66の第1構成例が備える高抵抗値の抵抗素子84−1〜84−nを用いなくとも済むようにし、レイアウト面積の縮小化を図ることができるようにしたものである。
また、安定化用のキャパシタ87は、ポンピング時に発生するカップリングノイズ(例えば、NMOSトランジスタ64、65のゲート、ソース及びドレインの対Pウェル容量によるノイズ)によってNMOSトランジスタ64、65のバックゲート電位が揺らぐことを緩和するためのものである。
ここで、ポンピング時に、NMOSトランジスタ64、65のバックゲート電位がカップリングノイズによって揺らいで低下すると、電圧入力端子51からPMOSトランジスタ86を通してNMOSトランジスタ64、65のバックゲートに電荷が供給されることになるが、NMOSトランジスタ64、65のバックゲートには、電荷を抜くパスが存在しないので、NMOSトランジスタ64、65のバックゲート電位は上昇する傾向を示すことになる。
この不具合を避けるために、微小リーク用の高抵抗値の抵抗素子88を設け、この抵抗素子88によりNMOSトランジスタ64、65のバックゲートから接地へのリークパスを形成し、NMOSトランジスタ64、65のバックゲートの上昇をもたらす電荷を接地に引き抜き、NMOSトランジスタ64、65のバックゲート電位の上昇を避けるようにしている。
図4はNMOSトランジスタ64の構造を示す概略的構成図であり、NMOSトランジスタ65も同様の構造とされる。NMOSトランジスタ64、65はトリプルウェル構造とされており、図4中、91はP形基板、92はP形基板91に形成されたNウェル、93はNウェル92内に形成されたPウェル、94はPウェル93内に形成されたドレインをなすN形領域、95はPウェル93内に形成されたソースをなすN形領域、96はゲートである。なお、Nウェル92に入力電圧VINが印加され、Pウェル93にバックゲート電圧Vbgが印加される。
このように、本発明の一実施形態では、NMOSトランジスタ64、65は、トリプルウェル構造とされ、NMOSトランジスタ64、65のバックゲートにはバックゲート電位生成回路66から、ノードn02の電位と接地電位との中間の電位であるバックゲート電位Vbgが印加されるので、ポンピング時のNMOSトランジスタ64、65のゲートとバックゲートとの間の電圧差を小さくし、NMOSトランジスタ64、65のゲート酸化膜の破壊を回避することができ、ノードn01からPMOSトランジスタ56を通してのノードn02への電荷供給、及び、ノードn02からPMOSトランジスタ57を通しての昇圧電圧出力端子52への電荷供給が保障される。
図5は電源回路80の構成を示す回路図である。電源回路80は、PMOSトランジスタ100、101を備えている。PMOSトランジスタ100は、ソースを電圧入力端子51に接続し、ゲート及びバックゲートを昇圧電圧出力端子52に接続し、ドレインを電源電圧出力端子81に接続している。PMOSトランジスタ101は、ソース及びバックゲートを昇圧電圧出力端子52に接続し、ゲートをドレインに接続し、ドレインを電源電圧出力端子81に接続している。
このように構成された電源回路80においては、本発明の一実施形態に入力電圧VINが投入されると、電圧入力端子51の電位は上昇するが、入力電圧VINが投入された時点では、昇圧電圧VOUTは立ち上がっていないので、PMOSトランジスタ100、101のバックゲートはほぼ接地電位になっている。
その結果、PMOSトランジスタ100のソース(P形領域)と、PMOSトランジスタ100のソース(P形領域)及びドレイン(P形領域)が接続しているNウェルとの間のPNジャンクションが順方向となり、入力電圧VINがPNジャンクションのビルトイン電圧(約0.7V)を超えると、このPNジャンクションを経由して、電圧入力端子51から昇圧電圧出力端子52に電流が流れ込み、その後、電圧入力端子51と昇圧電圧出力端子52との差電位がPNジャンクションのビルトイン電圧まで縮むと、電圧入力端子51から昇圧電圧出力端子52への電流の流れ込みが停止する。
次に、クロック信号CLKが入力され、ポンピングが開始されると、入力電圧VIN<昇圧電圧VOUTとなり、PMOSトランジスタ100はカットオフし、昇圧電圧出力端子52から電圧入力端子51に電流が逆流することはない。
また、PMOSトランジスタ101をダイオード接続し、電源電圧出力端子81に出力電圧として、VOUT−|Vthp101(PMOSトランジスタ101のしきい値)|を得るようにしているが、これは、第2のドライバ回路75に供給する電源電圧として昇圧電圧VOUTまでの高電位が必要ないからである。したがって、昇圧動作を実現するだけであれば、PMOSトランジスタ101は無くても良く、昇圧電圧出力端子52を直接、電源電圧出力端子81に接続しても良い。
このように、本発明の一実施形態では、第2のドライバ回路75用の電源回路80を設けているが、この電源回路80は、入力電圧VINを投入すると、クロック信号CLKの入力前に、即ち、キャパシタ58〜62を駆動してポンピング動作を開始する前に、予め、昇圧電圧VOUTを入力電圧VINよりは低いが、ある程度まで立ち上がらせることができる構成とされている。
図6は第2のドライバ回路75の第1構成例を示す回路図である。第2のドライバ回路75の第1構成例は、図13に示す第2のドライバ回路24のように、キャパシタ44、45を用いた複雑な構成とはせずに、一般的なレベルシフタで構成したものである。図6中、104はレベルシフタ、105はインバータからなる反転バッファである。また、レベルシフタ104において、106はインバータであり、107は入力端子、108はPMOSトランジスタ、109はNMOSトランジスタ、110は出力端子である。
インバータ106は、入力端子107をクロック信号入力端子78に接続している。PMOSトランジスタ108は、ソース及びバックゲートを第2の電源電圧入力端子77に接続し、ゲートをインバータ106の入力端子107に接続し、ドレインをインバータ106の出力端子110に接続している。NMOSトランジスタ109は、ソース及びバックゲートを接地し、ゲートをインバータ106の入力端子107に接続し、ドレインをインバータ106の出力端子110に接続している。
111は差動アンプであり、112、113はPMOSトランジスタ、114、115はNMOSトランジスタである。PMOSトランジスタ112は、ソース及びバックゲートを第1の電源電圧入力端子76に接続し、ゲートをPMOSトランジスタ113のドレインに接続し、ドレインをNMOSトランジスタ114のドレインに接続している。PMOSトランジスタ113は、ソース及びバックゲートを第1の電源電圧入力端子76に接続し、ゲートをPMOSトランジスタ112のドレインに接続し、ドレインを差動アンプ111の出力端子116に接続している。
NMOSトランジスタ114は、ゲートを差動アンプ111の第2の入力端子としてインバータ106の出力端子110に接続し、ソース及びバックゲートを接地している。NMOSトランジスタ115は、ドレインを差動アンプ111の出力端子116に接続し、ゲートを差動アンプ111の第1の入力端子としてクロック信号入力端子78に接続し、ソース及びバックゲートを接地している。
117はインバータであり、118は入力端子、119はPMOSトランジスタ、120はNMOSトランジスタ、121は出力端子である。インバータ117は、入力端子118を差動アンプ111の出力端子116に接続している。PMOSトランジスタ119は、ソース及びバックゲートを第1の電源電圧入力端子76に接続し、ゲートをインバータ117の入力端子118に接続し、ドレインをインバータ117の出力端子121に接続している。NMOSトランジスタ120は、ソース及びバックゲートを接地し、ゲートをインバータ117の入力端子118に接続し、ドレインをインバータ117の出力端子121に接続している。
反転バッファ105において、122は入力端子、123はPMOSトランジスタ、124はNMOSトランジスタ、125は出力端子である。反転バッファ105は、入力端子122をインバータ117の出力端子121に接続し、出力端子125をクロック信号出力端子79に接続している。
PMOSトランジスタ123は、ソース及びバックゲートを第1の電源電圧入力端子76に接続し、ゲートを反転バッファ105の入力端子122に接続し、ドレインを反転バッファ105の出力端子125に接続している。NMOSトランジスタ124は、ソース及びバックゲートを接地し、ゲートを反転バッファ105の入力端子122に接続し、ドレインを反転バッファ105の出力端子125に接続している。
本発明の一実施形態では、第2のドライバ回路75用の電源回路80を設け、その出力電圧(VOUT−|Vthp101|)を第2のドライバ回路75に供給するようにしているので、第2のドライバ回路75として、図13に示すようなNMOSトランジスタ42、43とキャパシタ44、45とを設けてなるレベルシフタを用いなくとも、通常のレベルシフタを使用することができる。したがって、図13に示す第2のドライバ回路24を使用する場合に考慮しなければならないNMOSトランジスタ42、43のゲート酸化膜の耐圧については、全く、これを考慮する必要がない。
図7は第2のドライバ回路75の第2構成例を示す回路図である。第2のドライバ回路75の第2構成例は、そのクロック信号出力端子79に出力させるクロック信号ICLKXhを入力電圧VINと昇圧電圧VOUTとの2段構成で駆動する方式を採用したものである。
図7中、128はレベルシフタであり、図6に示すレベルシフタ104と同一構成のものである。130はPMOSトランジスタ、131はNMOSトランジスタである。PMOSトランジスタ130は、ソースを昇圧電圧出力端子52に接続し、ゲートをレベルシフタ128の出力端子132に接続し、ドレインをクロック信号出力端子79に接続している。NMOSトランジスタ131は、ドレインをクロック信号出力端子79に接続し、ゲートをクロック信号入力端子78に接続し、ソース及びバックゲートを接地している。
133はインバータであり、134は入力端子、135はPMOSトランジスタ、136はNMOSトランジスタ、137は出力端子である。インバータ133は、入力端子134をクロック信号入力端子78に接続している。PMOSトランジスタ135は、ソース及びバックゲートを電圧入力端子51に接続し、ゲートをインバータ133の入力端子134に接続し、ドレインをインバータ133の出力端子137に接続している。NMOSトランジスタ136は、ソース及びバックゲートを接地し、ゲートをインバータ133の入力端子134に接続し、ドレインをインバータ133の出力端子137に接続している。
138はNMOSトランジスタであり、NMOSトランジスタ138は、ゲートをドレインに接続し、ドレインをインバータ133の出力端子137に接続し、ソースをクロック信号出力端子79に接続し、バックゲートを接地している。
図8は図7に示す第2のドライバ回路75の第2構成例の動作を説明するための波形図である。図8中、A1はクロック信号入力端子53から入力されるクロック信号CLK、A2はレベルシフタ128が出力するクロック信号PCLK、A3は第2のドライバ回路75の第2構成例が出力するクロック信号ICLKXh、A4は電源回路80を設けず、第1の電源電圧入力端子76に昇圧電圧VOUTを印加するようにした場合に第2のドライバ回路75の第2構成例が出力するクロック信号ICLKXhを示している。
ここで、クロック信号CLKが立ち下がり、インバータ72が出力するクロック信号ICLKZが立ち下がると、インバータ133の出力信号がLレベルからHレベルに遷移する。この結果、クロック信号PCLKがHレベルからLレベルへ遷移しなくても、クロック信号ICLKXhは、インバータ133のHレベル出力であるVINからNMOSトランジスタ138のしきい値Vthn138を差し引いた電位(VIN−Vthn138)に向けて上昇する。図8において、矢印線Q1は、インバータ133及びNMOSトランジスタ138によるパスP1によりクロック信号ICLKXhが立ち上がる期間を示している。
続いて、レベルシフタ128が出力するクロック信号PCLKがクロック信号ICLKZに対して一定の遅延を持って同じくHレベルからLレベルに遷移し、PMOSトランジスタ130がONになると、クロック信号ICLKXhは、昇圧電圧VOUTによって更に駆動され、昇圧電圧VOUTに向けて更に上昇する。この時、インバータ133の後段にはダイオード接続されたNMOSトランジスタ138が設けられているので、入力電圧VINよりも高電位になったクロック信号出力端子79側から電流がPMOSトランジスタ135を経由して電圧入力端子51側に逆流することはない。図8において、矢印線Q2は、PMOSトランジスタ130によるパスP2によりクロック信号ICLKXhが立ち上がる期間の一部を示している。
次に、クロック信号CLKが立ち上がり、インバータ72が出力するクロック信号ICLKZが立ち上がると、レベルシフタ128が出力するクロック信号PCLKは、LレベルからHレベルに遷移し、PMOSトランジスタ130はOFFとなる。また、NMOSトランジスタ131がONとなり、クロック信号ICLKXhは、HレベルからLレベルに戻る。
このように、第2のドライバ回路75の第2構成例は、レベルシフタ128が出力するクロック信号PCLKの使用を、昇圧電圧VOUTを電源電圧とするPMOSトランジスタ130のON、OFF制御に限定し、インバータ72が出力するクロック信号ICLKZを、レベルシフタ128を経由させずに、入力電圧VINを電源電圧とするインバータ133に入力することで、第2のドライバ回路75の第2構成例が出力するクロック信号ICLKXhを入力電圧VINと昇圧電圧VOUTとの双方で駆動することができるようにしたものである。
なお、図8に破線A4で示しているように、電源回路80を設けず、クロック信号ICLKXhを昇圧電圧VOUTのみで接地電位からVOUT電位まで駆動しようとすると、クロック信号PCLKも昇圧電圧VOUTで駆動することになるため、PMOSトランジスタ130のOFFからONへの動作が遅延し、クロック信号ICLKXhは、第2のドライバ回路75の第2構成例の場合に比較して遅延してしまう。
これに対して、第2のドライバ回路75の第2構成例のように、入力電圧VINと昇圧電圧VOUTとを組み合わせてクロック信号ICLKXhを駆動すると、入力電圧VINによってクロック信号ICLKXhを中間レベルまで駆動することができるので、クロック信号ICLKXhの立ち上がりの高速化による電荷転送素子をなすPMOSトランジスタ56の動作マージンの拡大を実現することができる。なお、入力電圧VINでクロック信号ICLKXhをどの程度の電位まで駆動するかは、レベルシフタ128による遅延量で決まる。
また、入力電圧VINによってクロック信号ICLKXhをある程度の電圧まで立ち上げることなく、クロック信号ICLKXhの立ち上がりの高速化の効果をPMOSトランジスタ130のみで得ようとすると、入力電圧VINを使用する場合よりも多くの消費電力を必要とする。したがって、第2のドライバ回路75として第2構成例を使用する場合には、消費電力のコストダウンを図ることができる。
図9は第2のドライバ回路75の第3構成例を示す回路図である。図9中、141はレベルシフタである。レベルシフタ141は、インバータ106が出力するクロック信号ICLKVINを出力するためのクロック信号出力端子142を設け、その他については、図7に示すレベルシフタ128と同様に構成したものである。
第2のドライバ回路75の第3構成例は、第2のドライバ回路75の第2構成例からインバータ133を削除し、NMOSトランジスタ138のドレインをレベルシフタ141のクロック信号出力端子142に接続し、その他については、第2のドライバ回路75の第2構成例と同様に構成したものである。
ここで、第2のドライバ回路75の第2構成例において、インバータ106が出力するクロック信号と、インバータ133が出力するクロック信号とは、電圧振幅を同一とし、位相を同相とするものであるから、第2のドライバ回路75の第3構成例は、第2のドライバ回路74の第2構成例と同様の動作を行う。
図10は本発明の一実施形態における入力電圧VINの投入後、クロック信号CLKの入力前の入力電圧VIN、クロック信号ICLKXh、ノードn02及び昇圧電圧VOUTのレベル変化を図12に示す従来例の場合と比較して示す波形図である。但し、第2のドライバ回路75として第2構成例を使用した場合を例にしている。第2のドライバ回路75として第3構成例を使用した場合も同様の結果を得ることができる。
B1は本発明の一実施形態の場合のノードn02のレベル変化、B2は本発明の一実施形態の場合のクロック信号ICLKXh、B3は本発明の一実施形態の場合の昇圧電圧VOUT、C1は図12に示す従来例の場合のノードn02のレベル変化、C2は図12に示す従来例の場合のクロック信号ICLKXh、C3は図12に示す従来例の場合の昇圧電圧VOUTを示している。
本発明の一実施形態においては、電源回路80を設けているので、入力電圧VINの投入時には、電圧入力端子51と昇圧電圧出力端子52とは、電源回路80のPMOSトランジスタ100のソースとNウェルとのPNジャンクションを通した電流パスで接続されるので、昇圧電圧VOUTが早い段階で立ち上がる。これに対して、図12に示す従来例の場合には、昇圧電圧VOUTは、ほとんど立ち上がっていない。
なお、図10に示すシミュレーション結果では、昇圧電圧VOUTは、入力電圧VINの投入後、5μs辺りから立ち上がり始めているが、これは、入力電圧VINの電位がPMOSトランジスタ100のソースとNウェルとのPNジャンクションの差電位がビルトイン電圧(約0.7V)を超えないと、PNジャンクションに電流が流れ始めないことによる。
ここで、昇圧電圧VOUTは、基本的にはポンピング動作で生成されることから、昇圧電圧VOUTの負荷が大きくなる程、このような昇圧電圧VOUTの立ち上がりの違い、即ち、クロック信号CLKが入力される前(ポンピングを開始する前)に昇圧電圧VOUTが立ち上がっているか否かの違いが大きく作用し、必要となる初期電力に大きな違いを生むことになる。
また、本発明の一実施形態、図12に示す従来例ともに、入力電圧VINの投入後、5μsまでは、ノードn02の電位は同じように立ち上がるが、本発明の一実施形態では、昇圧電圧VOUTが立ち上がり始めると、これを受けてノードn02の電位も上昇する。本発明の一実施形態における昇圧電圧VOUTが立ち上がる前のノードn02の電位の上昇は、バックゲート電位生成回路66からNMOSトランジスタ64のPウェルとドレイン(N形領域)とのPNジャンクションを通して電荷が供給されることにより行われる。なお、昇圧電圧VOUTが立ち上がる前のノードn11の電位は、バックゲート電位生成回路66からNMOSトランジスタ64のPウェルとソース(N形領域)とのPNジャンクションを通して電荷が供給されることによって上昇する。
また、図12に示す従来例が備える第2のドライバ回路24が出力するクロック信号ICLKXhは、入力電圧VINよりも低めに留まっているが、本発明の一実施形態が備える第2のドライバ回路75が出力するクロック信号ICLKXhは、早い段階で入力電圧VINのレベルに達している。これは、本発明の一実施形態が備える第2のドライバ回路75の第2構成例では、クロック信号ICLKXhを入力電圧VINと昇圧電圧VOUTとの2段構成で駆動しているからである。
前述のように、本発明の一実施形態においては、入力電圧VINが投入されると、昇圧ストップ信号STOPのレベルに依らず、ノードn02の電位は、バックゲート電位生成回路66からNMOSトランジスタ64のPウェルとドレイン(N形領域)とのPNジャンクションを通して電荷が供給されることによって上昇する。
また、ダイオード接続されたNMOSトランジスタ63によってノードn11の電位が上昇する。ノードn11の電位が上昇すると、NMOSトランジスタ55がONとなり、電圧入力端子51からノードn01に電荷が供給される。この電荷の供給は、「ノードn01の電位<VIN−Vthn63(NMOSトランジスタ63のしきい値)−Vthn55(NMOSトランジスタ55のしきい値)」という条件を満たしている期間である。
次に、昇圧ストップ信号STOP=Lレベルとすると、クロック信号CLKが入力され、インバータ71が出力するクロック信号ICLKXが立ち上がるごとに、キャパシタ58が叩き上げられるので、NMOSトランジスタ55のゲートレベルがVIN+Vthn55以上となり、電圧入力端子51からノードn01に電荷が供給され、ノードn01はVINレベルまで上昇することになる。
次に、インバータ72が出力するクロック信号ICLKZが立ち上がると、キャパシタ59が叩き上げられるが、このとき、第2のドライバ回路75が出力するクロック信号ICLKXhが立ち下がるので、PMOSトランジスタ56のゲート電位が下がり、この結果、PMOSトランジスタ56はONとなり、ノードn01からノードn02に電荷が供給され、ノードn02の電位が上昇する。
次に、インバータ73が出力するクロック信号ICLKXXが立ち上がると、キャパシタ61が叩き上げられるが、このとき、インバータ74が出力するクロック信号ICLKZhが立ち下がるので、PMOSトランジスタ57のゲート電位が下がり、PMOSトランジスタ57はONとなるので、ノードn02から昇圧電圧出力端子52に電荷が供給され、昇圧電圧出力端子52の電位が上昇する。以上の動作が繰り返されて、昇圧電圧VOUTは目標電位に向かって上昇する。
図11は第2のドライバ回路75の第2構成例を使用した場合の本発明の一実施形態が出力する昇圧電圧VOUTの立ち上がり変化を図12に示す従来例の場合と比較して示す波形図である。但し、入力電圧VINの投入後、50μs経過時からクロック信号CLKを入力し、かつ、昇圧電圧VOUTのレベル制御を行わないことを条件としてシミュレータでシミュレーションした結果を示しており、B3は前述したように本発明の一実施形態の場合の昇圧電圧VOUT、C3は前述したように図12に示す従来例の場合の昇圧電圧VOUTを示している。第2のドライバ回路75の第3構成例を使用した場合も同様の結果を得ることができる。
本発明の一実施形態においては、ポンピングが開始される前から昇圧電圧VOUTがある程度立ち上がっていることから、クロック信号CLKが入力された後の昇圧電圧VOUTの立ち上がりが早くなる。例えば、昇圧電圧VOUTの電位を3.3Vとした場合、本発明の一実施形態の場合には、ポンピングにより昇圧電圧VOUTがその電位に達する時間は、図12に示す従来例の場合に比較して約8%短縮されていることが判る。
以上のように、本発明の一実施形態によれば、電源回路80を設け、入力電圧VINの投入後、ポンピング開始前に、電圧入力端子51から電源回路80内のPMOSトランジスタ100のソースとNウェルとのPNジャンクションを介して昇圧電圧出力端子52に電荷を供給することができるので、消費電力のコストダウンを図ることができる入力電圧VINにより昇圧電圧VOUTそのものを入力電圧VINよりも低い電圧であるが、ある程度の電圧に立ち上がらせることができる。したがって、昇圧電圧VOUTを目標電位に立ち上げる時間を短縮することができると共に、消費電力のコストダウンを図ることができる。この効果は、第2のドライバ回路75として、第1構成例、第2構成例及び第3構成例のどの構成例を使用した場合にも得ることができる。
また、本発明の一実施形態によれば、NMOSトランジスタ64、65は、トリプルウェル構造とされ、NMOSトランジスタ64、65のバックゲートにはバックゲート電位生成回路66から、ノードn02の電位と接地電位との中間の電位であるバックゲート電位Vbgが印加されるので、ポンピング時のNMOSトランジスタ64、65のゲートとバックゲートとの間の電圧差を小さくし、NMOSトランジスタ64、65のゲート酸化膜の破壊を回避することができる。この効果も、第2のドライバ回路75として、第1構成例、第2構成例及び第3構成例のどの構成例を使用した場合にも得ることができる。
また、第2のドライバ回路75として、第2構成例及び第3構成例を使用する場合には、消費電力のコストダウンを図ることができる入力電圧VINによってクロック信号ICLKXhを中間レベルまで駆動することができるので、消費電力のコストダウンと、クロック信号ICLKXhの立ち上がりの高速化による電荷転送素子をなすPMOSトランジスタ56の動作マージンの拡大を実現することができる。特に、第3構成例を使用する場合には、回路構成を簡略化し、レイアウト面積の縮小化を図ることができる。
また、電源回路80を設け、その出力電圧(VOUT−|Vthp101|)を第2のドライバ回路75に供給するようにしているので、第2のドライバ回路75内に、図13に示すようなNMOSトランジスタ42、43とキャパシタ44、45とを設けてなるレベルシフタを用いなくとも、通常のレベルシフタを使用することができるので、図13に示す第2のドライバ回路24を使用する場合に考慮する必要があるNMOSトランジスタ42、43のゲート酸化膜の耐圧について、全く、これを考慮する必要がない。
なお、本発明の一実施形態においては、本発明を3段昇圧型のチャージポンプ回路に適用した場合について説明したが、本発明は、2段昇圧型や4段以上の昇圧型のチャージポンプにも適用することができる。
ここで、本発明のチャージポンプ回路を整理すると、本発明のチャージポンプ回路には、少なくとも、以下のチャージポンプ回路が含まれる。
(付記1)入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、
P形領域を前記電圧入力端子に接続し、N形領域を前記昇圧電圧出力端子に接続したPNジャンクションを有することを特徴とするチャージポンプ回路。
(付記2)所定の電源回路を備え、
前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第1のPMOSトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第2のPMOSトランジスタを介して接続して構成され、
前記P形領域は、前記第1のPMOSトランジスタのソース、前記N形領域は、前記第1のPMOSトランジスタのソース及びドレインが接続されたNウェルであることを特徴とする付記1に記載のチャージポンプ回路。
(付記3)2段目の電荷転送素子として第3のPMOSトランジスタを備え、かつ、第1の電極を前記第3のPMOSトランジスタのゲートに接続したキャパシタを備えると共に、第1のクロック信号と、前記入力電圧と、前記電源回路の出力電圧とを入力し、前記第1のクロック信号の振幅を増幅した第2のクロック信号を生成して前記キャパシタを駆動するドライバ回路を備えることを特徴とする付記2に記載のチャージポンプ回路。
(付記4)前記ドライバ回路は、
入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第3のインバータと、
ゲート及びドレインを前記第3のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタと
を備えることを特徴とする付記3に記載のチャージポンプ回路。
(付記5)前記ドライバ回路は、
入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
を備えるレベルシフタと、
ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
ゲート及びドレインを前記第1のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタと
を備えることを特徴とする付記3に記載のチャージポンプ回路。
(付記6)トリプルウェル構造とされ、ドレイン及びゲートを前記第3のPMOSトランジスタのドレインに接続し、ソースを前記第3のPMOSトランジスタのゲートに接続した第3のNMOSトランジスタと、
前記第3のNMOSトランジスタのバックゲートに正の電位を与えるバックゲート電位生成回路と
を備えることを特徴とする付記3、4又は5に記載のチャージポンプ回路。
(付記7)前記バックゲート電位生成回路は、
ソースを前記電圧入力端子に接続し、ゲート及びドレインを前記バックゲート電位生成回路の出力端子に接続した第5のPMOSトランジスタと、
前記バックゲート電位生成回路の出力端子と接地との間に並列接続されたキャパシタ及び抵抗素子を備える
ことを特徴とする付記6に記載のチャージポンプ回路。
本発明の一実施形態を示す回路図である。 本発明の一実施形態が備えるバックゲート電位生成回路の第1構成例を示す回路図である。 本発明の一実施形態が備えるバックゲート電位生成回路の第2構成例を示す回路図である。 本発明の一実施形態が備える電荷転送素子をなすPMOSトランジスタのゲートに電荷を供給するダイオード接続されたNMOSトランジスタの構造を示す概略的構成図である。 本発明の一実施形態が備える第2のドライバ回路用の電源回路の構成を示す回路図である。 本発明の一実施形態が備える第2のドライバ回路の第1構成例を示す回路図である。 本発明の一実施形態が備える第2のドライバ回路の第2構成例を示す回路図である。 本発明の一実施形態が備える第2のドライバ回路の第2構成例の動作を説明するための波形図である。 本発明の一実施形態が備える第2のドライバ回路の第3構成例を示す回路図である。 本発明の一実施形態における入力電圧の投入後、クロック信号の入力前の入力電圧、第2のドライバ回路が出力するクロック信号、所定のノード及び昇圧電圧のレベル変化を図12に示す従来例の場合と比較して示す波形図である。 本発明の一実施形態が出力する昇圧電圧の立ち上がり変化を図12に示す従来例の場合と比較して示す波形図である。 従来のチャージポンプ回路の一例を示す回路図である。 図12に示す従来のチャージポンプ回路が備える第2のドライバ回路の構成を示す回路図である。 図12に示す従来のチャージポンプ回路における入力電圧の投入後、クロック信号の入力前の入力電圧、第2のドライバ回路が出力するクロック信号、所定のノード及び昇圧電圧のレベル変化を示す波形図である。 図12に示す従来のチャージポンプ回路が出力する昇圧電圧の立ち上がり変化を示す波形図である。
符号の説明
1…電圧入力端子
2…昇圧電圧出力端子
3…クロック信号入力端子
4…昇圧ストップ信号入力端子
5…NMOSトランジスタ
6、7…PMOSトランジスタ
8〜12…キャパシタ
13〜16…NMOSトランジスタ
17…第1のドライバ回路
18…NOR回路
19〜23…インバータ
24…第2のドライバ回路
25…電源電圧入力端子
26…クロック信号入力端子
27…クロック信号出力端子
30〜33…インバータ
34〜37…PMOSトランジスタ
38〜43…NMOSトランジスタ
44、45…キャパシタ
51…電圧入力端子
52…昇圧電圧出力端子
53…クロック信号入力端子
54…昇圧ストップ信号入力端子
55…NMOSトランジスタ
56、57…PMOSトランジスタ
58〜62…キャパシタ
63〜65…NMOSトランジスタ
66…バックゲート電位生成回路
67…バックゲート電位出力端子
68…第1のドライバ回路
69…NOR回路
70〜74…インバータ
75…第2のドライバ回路
76…第1の電源電圧入力端子
77…第2の電源電圧入力端子
78…クロック信号入力端子
79…クロック信号出力端子
80…電源回路
81…電源電圧出力端子
84−i…抵抗素子
86…PMOSトランジスタ
87…キャパシタ
88…抵抗素子
91…P形基板
92…Nウェル
93…Pウェル
94、95…N形領域
96…ゲート
100、101…PMOSトランジスタ
104…レベルシフタ
105…反転バッファ
106…インバータ
107…入力端子
108…PMOSトランジスタ
109…NMOSトランジスタ
110…出力端子
111…差動アンプ
112、113…PMOSトランジスタ
114、115…NMOSトランジスタ
116…出力端子
117…インバータ
118…入力端子
119…PMOSトランジスタ
120…NMOSトランジスタ
121…出力端子
122…入力端子
123…PMOSトランジスタ
124…NMOSトランジスタ
125…出力端子
128…レベルシフタ
130…PMOSトランジスタ
131…NMOSトランジスタ
132…出力端子
133…インバータ
134…入力端子
135…PMOSトランジスタ
136…NMOSトランジスタ
137…出力端子
138…NMOSトランジスタ
141…レベルシフタ
142…クロック信号出力端子

Claims (4)

  1. 入力電圧が与えられる電圧入力端子と、前記入力電圧を昇圧した昇圧電圧が出力される昇圧電圧出力端子との間に、複数の電荷転送素子を直列接続してなるチャージポンプ回路であって、
    P形領域を前記電圧入力端子に接続し、N形領域を前記昇圧電圧出力端子に接続したPNジャンクションと、
    所定の電源回路とを備え、
    前記所定の電源回路は、ソースを前記電圧入力端子に接続し、ゲート及びバックゲートを前記昇圧電圧出力端子に接続し、ドレインを前記所定の電源回路の出力端子に接続した第1のPMOSトランジスタを備えると共に、前記昇圧電圧出力端子と前記所定の電源回路の出力端子とを直接に又はダイオード接続した第2のPMOSトランジスタを介して接続して構成され、
    前記P形領域は、前記第1のPMOSトランジスタのソース、前記N形領域は、前記第1のPMOSトランジスタのソース及びドレインが接続されたNウェルであること
    を特徴とするチャージポンプ回路。
  2. 2段目の電荷転送素子として第3のPMOSトランジスタを備え、かつ、第1の電極を前記第3のPMOSトランジスタのゲートに接続したキャパシタを備えると共に、
    第1のクロック信号と、前記入力電圧と、前記所定の電源回路の出力電圧とを入力し、前記第1のクロック信号の振幅を増幅した第2のクロック信号を生成して前記キャパシタを駆動するドライバ回路を備えること
    を特徴とする請求項に記載のチャージポンプ回路。
  3. 前記ドライバ回路は、
    入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
    第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
    入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
    を備えるレベルシフタと、
    ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
    入力端子を前記クロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第3のインバータと、
    ゲート及びドレインを前記第3のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
    ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタとを備えること
    を特徴とする請求項に記載のチャージポンプ回路。
  4. 前記ドライバ回路は、
    入力端子を前記第1のクロック信号を入力するためのクロック信号入力端子に接続し、高電位側の電源電圧として前記入力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第1のインバータと、
    第1の入力端子を前記クロック信号入力端子に接続し、第2の入力端子を前記第1のインバータの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される差動アンプと、
    入力端子を前記第1のクロック信号と逆相の第3のクロック信号が出力される前記差動アンプの出力端子に接続し、高電位側の電源電圧として前記所定の電源回路の出力電圧が供給され、低電位側の電源電圧として接地電圧が供給される第2のインバータと
    を備えるレベルシフタと、
    ソースを前記昇圧電圧出力端子に接続し、ゲートを前記第2のインバータの出力端子に接続し、ドレインを前記第2のクロック信号用のクロック信号出力端子に接続した第4のPMOSトランジスタと、
    ゲート及びドレインを前記第1のインバータの出力端子に接続し、ソースを前記クロック信号出力端子に接続した第1のNMOSトランジスタと、
    ドレインを前記クロック信号出力端子に接続し、ゲートを前記クロック信号入力端子に接続し、ソースを接地した第2のNMOSトランジスタとを備えること
    を特徴とする請求項に記載のチャージポンプ回路。
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