JP4947703B2

JP4947703B2 - チャージポンプ回路

Info

Publication number: JP4947703B2
Application number: JP2006307461A
Authority: JP
Inventors: 定男吉川; 俊樹 ▲頼▼
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2006-11-14
Filing date: 2006-11-14
Publication date: 2012-06-06
Anticipated expiration: 2026-11-14
Also published as: US7589583B2; JP2008124852A; TWI350437B; TW200825654A; US20080116961A1

Description

本発明は、低い電圧から高い電圧を発生させるチャージポンプ回路(Charge Pump Circuit)に関するものである。

例えばＥＥＰＲＯＭ(Electrically Programmable Read Only Memory)等の不揮発性半導体記憶装置では、電源電圧よりも高い正の高電圧（または負の高電圧）をメモリセルに供給する必要がある。このように高電圧が必要な場合、チャージポンプ回路を装置に内蔵する方法が広く用いられている。

図６は従来例に係るチャージポンプ回路の回路図である。このチャージポンプ回路は、入力端子ＩＮに入力された入力電圧Ｖｉｎ（＝電源電圧ＶＣＣ）を昇圧して、出力端子ＯＵＴから出力電圧Ｖｏｕｔとして高電圧ＨＶを出力するものである。入力端子ＩＮと出力端子ＯＵＴの間に、ゲートとドレインを短絡させたＮチャネル型の電荷転送ＭＯＳトランジスタＴ_０〜Ｔ_Ｍ（Ｍは任意）が直列接続されている。各電荷転送ＭＯＳトランジスタＴ_０〜Ｔ_Ｍの接続点をノードＡ〜Ｘとする。

各ノードＡ〜Ｘには、容量素子Ｃ_１〜Ｃ_Ｍの一方の端子が接続されている。容量素子Ｃ_１〜Ｃ_Ｍの他方の端子は不図示の発振回路と接続され、一定の周波数の第１のクロック信号ＣＬＫ及び第２のクロック信号＊ＣＬＫ（第１のクロック信号ＣＬＫと逆相の信号）の一方が交互に供給される構成になっている。第２のクロック信号＊ＣＬＫは、第１のクロック信号ＣＬＫがインバータ１００で反転された信号である。

上記構成において、入力端子ＩＮに電源電圧ＶＣＣが供給され、第１及び第２のクロック信号ＣＬＫ，＊ＣＬＫが容量素子Ｃ_１〜Ｃ_Ｍに供給されると、最終段のＭＯＳトランジスタＴ_Ｍのソース（出力端子ＯＵＴ）から出力電圧Ｖｏｕｔとして電源電圧ＶＣＣよりも高い高電圧ＨＶを得ることができる。チャージポンプ回路の段数をＭとすると、ＨＶ＝（Ｍ＋１）×ＶＣＣで表される。但し、電荷転送素子ＭＯＳトランジスタＴ_０〜Ｔ_Ｍの電圧ロスを無視する。

本発明に関連した技術は、例えば以下の特許文献に記載されている。
特開２００６−２２９７５５号公報

上記構成におけるチャージポンプ回路の出力電流Ｉｏｕｔは、Ｉｏｕｔ＝ＣｆＶの式で表される。ここで、Ｃは容量素子Ｃ_１〜Ｃ_Ｍの容量値であり、ｆは第１のクロック信号ＣＬＫの周波数であり、Ｖは入力端子Ｉｎに入力される電源電圧ＶＣＣである。なお、容量素子Ｃ_１〜Ｃ_Ｍは全て同じ容量値であるとする。当該式からも判るように、従来のチャージポンプ回路の出力電流Ｉｏｕｔは、電源電圧ＶＣＣに比例する。そのため、電源電圧ＶＣＣが十分に高いところでは必要以上に出力電流Ｉｏｕｔが出力され、結果として消費電力が無駄に増大するという問題があった。

そこで本発明は、チャージポンプの出力電流Ｉｏｕｔの制御が可能であって、低消費電力を実現することができるチャージポンプ回路を提供することを主たる目的とする。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち本発明のチャージポンプ回路は、入力端子と出力端子との間に直列接続された複数の電荷転送素子と、前記複数の電荷転送素子の接続点のそれぞれに一方の端子が接続された容量素子と、前記容量素子の他方の端子に接続され、前記容量素子にクロック信号を供給する発振回路とを備え、前記発振回路は、複数のインバータがリング状に接続され、前記クロック信号を出力するリングオシレータ回路と、前記インバータに流れる電流を制御することにより、前記クロック信号の周波数を電源電圧の増加に応じて減少させる電流発生回路とを備え、
前記リングオシレータ回路は、前記インバータの第１の電源端子に供給される電流の制御を行う第１のトランジスタを備え、前記電流発生回路は、前記第１のトランジスタとカレントミラー回路を構成する第２のトランジスタと、前記第２のトランジスタと直列接続された定電流発生回路と、前記定電流発生回路と並列接続され、前記第２のトランジスタと直列接続された抵抗とを備えることを特徴とする。

本発明のチャージポンプ回路は、容量素子に供給されるクロック信号の周波数を電源電圧の増加に応じて減少させる電流発生回路を備えている。あるいは、本発明のチャージポンプ回路は、入力端子と電荷転送素子との間に定電流発生回路を備えている。そのため、電源電圧が十分に高い部分で必要以上に出力電流Ｉｏｕｔが出力されることを従来に比して抑えることができる。

次に、本発明の第１の実施形態について図面を参照しながら説明する。なお、従来構造と同様の構成については同一の符号を示しその説明を省略するか簡略する。

図１は第１の実施形態に係るチャージポンプ回路の回路図である。入力端子ＩＮと出力端子ＯＵＴの間に、Ｎチャネル型の電荷転送ＭＯＳトランジスタＴ_０〜Ｔ_Ｍ（Ｍは任意）が直列接続されている。各電荷転送ＭＯＳトランジスタＴ_０〜Ｔ_Ｍの接続点をノードＡ〜Ｘとする。

各ノードＡ〜Ｘには、容量素子Ｃ_１〜Ｃ_Ｍの一方の端子が接続されている。容量素子Ｃ_１〜Ｃ_Ｍの他方の端子は発振回路１０に接続されている。そして、容量素子Ｃ_１〜Ｃ_Ｍには第１のクロック信号Φと第２のクロック信号＊Φ（第１のクロック信号Φと逆相の信号）の一方が交互に供給される構成になっている。より詳しく言えば、容量素子Ｃ_１，Ｃ_３，・・中略・・，Ｃ_Ｍ−１には第１のクロック信号Φが供給され、容量素子Ｃ_２，Ｃ_４，・・中略・・，Ｃ_Ｍには第２のクロック信号＊Φが供給される。第２のクロック信号＊Φは、第１のクロック信号Φがインバータ１１で反転された信号である。

本実施形態の第１及び第２のクロック信号Φ，＊Φは、電源電圧の増加に対してその周波数ｆ_Φが減少する特性をもつ。この点については後述する。

上記構成において、入力端子ＩＮに電源電圧ＶＣＣが供給され、第１及び第２のクロック信号Φ，＊Φが容量素子Ｃ_１〜Ｃ_Ｍに供給されると、最終段のＭＯＳトランジスタＴ_Ｍのソース（出力端子ＯＵＴ）から出力電圧Ｖｏｕｔとして電源電圧ＶＣＣよりも高い高電圧ＨＶを得ることができる。

次に、発振回路１０の構成について説明する。図２は、第１の実施形態の発振回路１０の構成の一例を示す回路図である。発振回路１０は、リングオシレータ回路２０と電流発生回路３０を含んで構成されている。

まず、本実施形態のリングオシレータ回路２０について説明する。リングオシレータ回路２０は、奇数段であって３段以上のインバータ２１ａ〜２１ｘがリング状に直列接続されている。インバータ２１ｘの出力端子Ｏｕｔがこの発振回路１０の出力端子であって、当該出力端子Ｏｕｔから第１のクロック信号Φが出力される。

インバータ２１ａ〜２１ｘは、電源供給端子２２と接地端子ＧＮＤとの間に形成された、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳとする）２３ａ〜２３ｘとＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとする）２４ａ〜２４ｘとから構成されたいわゆるＣＭＯＳインバータである。電源供給端子２２は電源電圧ＶＣＣを供給する端子であり、接地端子ＧＮＤは接地電圧を供給する端子である。

各インバータ２１ａ〜２１ｘの接続点には、容量素子Ｃの一端が接続されている。各容量素子Ｃの他方の端子は接地端子ＧＮＤと接続されている。

また、ＰＭＯＳ２３ａ〜２３ｘのドレインと電源供給端子２２との間には、各インバータ２１ａ〜２１ｘに流れる電流Ｉを、後述する電流発生回路３０を介して制御するＰＭＯＳ２５ａ〜２５ｘが接続されている。また、ＮＭＯＳ２４ａ〜２４ｘのドレインと接地端子ＧＮＤとの間には、各インバータ２１ａ〜２１ｘから接地端子ＧＮＤへ流れる電流を制御するＮＭＯＳ２６ａ〜２６ｘが接続されている。

次に本実施形態の電流発生回路３０について説明する。電流発生回路３０は、ＰＭＯＳ２５ａ〜２５ｘ及びＮＭＯＳ２６ａ〜２６ｘの動作を制御することで各インバータ２１ａ〜２１ｘに流れる電流Ｉを制御し、その結果として上記第１のクロック信号Φの周波数制御を行うものである。

電流発生回路３０は、ＰＭＯＳ３１，３２で構成されるカレントミラー回路３３と、定電流発生回路３４と、抵抗３５、とＮＭＯＳ３６を備えている。

ＰＭＯＳ３１，３２のソースは電源供給端子３７と接続されている。ＰＭＯＳ３１のゲートとドレインは短絡しており、当該接続点と接地端子ＧＮＤとの間に定電流発生回路３４と抵抗３５が並列に接続されている。定電流発生回路３４は、印加される電圧に対して出力電流をほぼ一定に保つことができる回路であり、例えば一対のＭＯＳトランジスタからなるカレントミラー回路で構成されるものである。

抵抗３５は、第１のクロック信号Φの周波数ｆ_Φの電源電圧ＶＣＣの増加に対する反比例の関係を調節するためのものである。電源電圧ＶＣＣの増加に対して周波数ｆ_Φが反比例の関係になることが、出力電流Ｉｏｕｔを一定にし、チャージポンプ回路の低消費電力化を図る観点から好ましい。

ＰＭＯＳ３１のゲートはＰＭＯＳ３２のゲートと接続され、カレントミラー回路３３が構成されている。ＰＭＯＳ３１とＰＭＯＳ３２の接続点の電圧レベルは、第１のバイアス電圧Ｖ_１としてＰＭＯＳ２５ａ〜２５ｘの各ゲートに供給される。つまり、ＰＭＯＳ３１と各ＰＭＯＳ２５ａ〜２５ｘとでカレントミラー回路が構成されている。

また、ＰＭＯＳ３２のドレインと接地端子ＧＮＤとの間には、ゲートとドレインが短絡したＮＭＯＳ３６が直列接続されている。ＰＭＯＳ３２とＮＭＯＳ３６の接続点の電圧レベルは、第２バイアス電圧Ｖ_２としてＮＭＯＳ２６ａ〜２６ｘのゲートに供給される。つまり、ＮＭＯＳ３６と各ＮＭＯＳ２６ａ〜２６ｘとでカレントミラー回路が構成されている。

次に、発振回路１０の動作について説明する。電源電圧ＶＣＣが発振回路１０の動作電圧以上の場合、図２に示すように各インバータ２１ａ〜２１ｘに電流Ｉが流れる。電源電圧ＶＣＣが増加すると、抵抗３５によって電流Ｉの電流値は若干上昇するが、定電流発生回路３４の作用によって電流値はほぼ一定に保たれている。一方、各インバータ２１ａ〜２１ｘのしきい値は一定ではなく電源電圧ＶＣＣに比例する。

そのため、電源電圧ＶＣＣの増加に応じて各インバータ２１ａ〜２１ｘの遅延時間(gate delay)は大きくなり、つまりはリングオシレータ回路２０が出力する第１のクロック信号Φの周波数ｆ_Φは電源電圧ＶＣＣの増加に対して図３に示すように減少する。なお、図３に示すＶＣＣ−ｆ_Φ曲線の傾き（ＶＣＣの増加量分の周波数ｆ_Φの増加量）は定電流発生回路３４の回路構成と抵抗Ｒの抵抗値によって自由に調節することができる。

そして、電源電圧ＶＣＣの増加に対して第１のクロック信号Φの周波数ｆ_Φが減少するので、出力電流Ｉｏｕｔは図４に示すように電源電圧ＶＣＣに対して飽和曲線を描く。なお、完全な飽和曲線にならなくても、従来構造に比べれば本実施形態の構成では電源電圧ＶＣＣに対する出力電流Ｉｏｕｔの増加の割合が抑えられている。電源電圧ＶＣＣの増加に対してクロック信号Φの周波数ｆ_Φが減少することによって出力電流Ｉｏｕｔの増大が抑えられる関係は、既述したＩｏｕｔ＝Ｃｆ_ΦＶの式から導き出せる。Ｃは容量素子Ｃ_１〜Ｃ_Ｍの容量であり、Ｖは入力端子Ｉｎに入力される電源電圧ＶＣＣである。

このように本実施形態のチャージポンプ回路によれば、電源電圧ＶＣＣの増加に対してクロック信号Φの周波数ｆ_Φが減少する発振回路１０を備えるため、出力電流Ｉｏｕｔの増大を従来構造に比して抑えることができる。換言すれば、電源電圧ＶＣＣの変動に対する出力電流Ｉｏｕｔの変化の割合を従来に比して緩やかにしている。そのため、チャージポンプ回路の効率的な動作が可能になっている。

次に本発明の参考例について説明する。図５は参考例に係るチャージポンプ回路の回路図である。なお、本発明の第１の実施形態あるいは従来構造と同様の構成については同一符号で示し、その説明を省略するか簡略する。

入力端子ＩＮと初段の電荷転送ＭＯＳトランジスタＴ_１の間に定電流発生回路５０が直列接続されている。定電流発生回路５０は、印加される電圧に対して出力電流をほぼ一定に保つことができる回路であり、例えば一対のＭＯＳトランジスタからなるカレントミラー回路で構成されるものである。

定電流発生回路５０と出力端子ＯＵＴの間には、ゲートとドレインを短絡させたＮチャネル型の電荷転送ＭＯＳトランジスタＴ_１〜Ｔ_Ｍ（Ｍは任意）が直列接続されている。定電流発生回路５０と電荷転送ＭＯＳトランジスタとの接続点をノードａとする。各電荷転送ＭＯＳトランジスタＴ_１〜Ｔ_Ｍの接続点をノードＢ〜Ｘとする。

各ノードａ，Ｂ〜Ｘには、容量素子Ｃ_１〜Ｃ_Ｍの一方の端子が接続されている。容量素子Ｃ_１〜Ｃ_Ｍの他方の端子には、発振回路６０が接続されている。そして、容量素子Ｃ_１〜Ｃ_Ｍには第１のクロック信号ＣＬＫ及び第２のクロック信号＊ＣＬＫ（第１のクロック信号＊ＣＬＫと逆相の信号）の一方が交互に供給される構成になっている。上記第１の実施形態とは異なり、発振回路６０は電源電圧の変化に対して一定の周波数のクロック信号ＣＬＫを出力するものである。

上記構成において、入力端子ＩＮに電源電圧ＶＣＣが供給され、第１及び第２のクロック信号ＣＬＫ，＊ＣＬＫが容量素子Ｃ_１〜Ｃ_Ｍに供給されると、出力端子ＯＵＴから昇圧された高電圧ＨＶが出力電圧Ｖｏｕｔとして出力される。

参考例では入力端子ＩＮと電荷転送ＭＯＳトランジスタＴ_１〜Ｔ_Ｍの間に定電流発生回路５０が接続されている。そのため、チャージポンプ回路の動作時において、電源電圧ＶＣＣの大きさに依存しない一定の出力電流Ｉｏｕｔを得ることができる。そして、必要以上に出力電流Ｉｏｕｔが出力されることを確実に防止することができる。

このように上記第１の実施形態及び参考例のいずれにおいても、出力電流Ｉｏｕｔの増大を従来に比して抑えることができる。なお、本発明は上記第１の実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。本発明はチャージポンプ回路に広く適用できるものである。

本発明の第１の実施形態に係るチャージポンプ回路を説明する回路図である。本発明の第１の実施形態に係る発振回路を説明する回路図である。本発明の第１の実施形態に係る発振回路の動作を説明する図である。本発明の第１の実施形態に係るチャージポンプ回路の動作を説明する図である。本発明の参考例に係るチャージポンプ回路を説明する回路図である。従来のチャージポンプ回路を説明する回路図である。

符号の説明

１０発振回路１１インバータ２０リングオシレータ回路
２１ａ〜２１ｘインバータ２２電源電圧供給端子
２３ａ〜２３ｘ，２５ａ〜２５ｘＰチャネル型ＭＯＳトランジスタ
２４ａ〜２４ｘ，２６ａ〜２６ｘＮチャネル型ＭＯＳトランジスタ
３０電流発生回路３１，３２Ｐチャネル型ＭＯＳトランジスタ
３３カレントミラー回路３４定電流発生回路３５抵抗
３６Ｎチャネル型ＭＯＳトランジスタ３７電源電圧供給端子
５０定電流発生回路６０発振回路１００インバータ
Ｔ_０〜Ｔ_Ｍ電荷転送ＭＯＳトランジスタａ，Ａ〜ＸノードＩＮ入力端子
ＯＵＴ出力端子ＶＣＣ電源電圧Ｖｏｕｔ出力電圧
Ｉｏｕｔ出力電流ＧＮＤ接地端子Ｃ，Ｃ_１〜Ｃ_Ｍ容量素子
ＣＬＫ第１のクロック信号＊ＣＬＫ第２のクロック信号
Φ 第１のクロック信号＊Φ 第２のクロック信号ｆ_Φ周波数

Claims

入力端子と出力端子との間に直列接続された複数の電荷転送素子と、
前記複数の電荷転送素子の接続点のそれぞれに一方の端子が接続された容量素子と、
前記容量素子の他方の端子に接続され、前記容量素子にクロック信号を供給する発振回路とを備え、
前記発振回路は、複数のインバータがリング状に接続され、前記クロック信号を出力するリングオシレータ回路と、
前記インバータに流れる電流を制御することにより、前記クロック信号の周波数を電源電圧の増加に応じて減少させる電流発生回路とを備え、
前記リングオシレータ回路は、前記インバータの第１の電源端子に供給される電流の制御を行う第１のトランジスタを備え、
前記電流発生回路は、前記第１のトランジスタとカレントミラー回路を構成する第２のトランジスタと、前記第２のトランジスタと直列接続された定電流発生回路と、前記定電流発生回路と並列接続され、前記第２のトランジスタと直列接続された抵抗とを備えることを特徴とするチャージポンプ回路。
前記抵抗は、電源電圧の増加に対して前記クロック信号の周波数が反比例するようにその抵抗値が設定されていることを特徴とする請求項１に記載のチャージポンプ回路。
前記リングオシレータ回路は、前記インバータの第２の電源端子に供給される電流の制御を行う第４のトランジスタを備え、
前記電流発生回路は、前記第２のトランジスタとカレントミラー回路を構成する第３のトランジスタと、前記第３のトランジスタと直列接続され、前記第４のトランジスタとカレントミラー回路を構成する第５のトランジスタを備えることを特徴とする請求項１又は請求項２に記載のチャージポンプ回路。