JP2008197723A

JP2008197723A - 電圧発生回路

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Publication number: JP2008197723A
Application number: JP2007029326A
Authority: JP
Inventors: Takashi Ogiwara; 隆荻原; Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-02-08
Filing date: 2007-02-08
Publication date: 2008-08-28
Also published as: US20080191792A1; US7746164B2

Abstract

【課題】電圧発生回路のミラートランジスタ及び出力トランジスタのゲート電圧を同一で、且つ一定な電圧に制御する。
【解決手段】電圧発生回路３０には、差動増幅回路１、ＮｃｈＭＩＳトランジスタＮＴ１乃至３、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力する。ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力する。ＮｃｈＭＩＳトランジスタＮＴ３は、ソースフォロア型トランジスタドレインとして降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力する。
【選択図】図１

Description

本発明は、半導体記憶装置やＳｏＣなどに使用される電圧発生回路に関する。

半導体素子の微細化、低電圧動作化、高集積度化の進展に伴い、半導体記憶装置やＳｏＣ（System on a chip）などの半導体チップには、外部電源電圧とは異なる電圧を生成する電圧発生回路が搭載される。電圧発生回路には外部電源電圧を降圧する降圧回路と外部電源電圧を昇圧する昇圧回路とがある。降圧回路には、電流をあまり流さない、例えばスタンバイモードなどに使用される電圧発生回路（シリーズレギュレータ等）と、電流を流す、例えばアクティブモードなどに使用される出力トランジスタがソースフォロア型の電圧発生回路とがある。ソースフォロア型の電圧発生回路では、一般的に出力トランジスタの前段に設けられる出力トランジスタと同種類のミラートランジスタがダイオード接続（ゲートがドレインに接続）される（例えば、特許文献１参照。）。

特許文献１などの記載されるソースフォロア型の電圧発生回路では、出力トランジスタのドレインに外部電源電圧が入力され、ミラートランジスタのゲート電圧を一定に保つように制御し、且つ出力トランジスタ及びミラートランジスタのゲートを接続させて出力トランジスタにより発生する降圧された内部電源電圧をミラートランジスタのソース電圧と一致させている。

ところが、外部電源電圧が高い場合、出力トランジスタ及びミラートランジスタの特性が一致しなくなり、ミラートランジスタの単位幅当たりの電流量が出力トランジスタの単位幅当たりの電流に一致しないという問題点がある。ミラートランジスタの単位幅当たりの電流量が出力トランジスタの単位幅当たりの電流に一致しない場合、ミラートランジスタのゲート電圧を制御することでミラートランジスタのソース電圧を所定の電圧に制御し、出力トランジスタのソース電圧を所定の電圧（降圧された内部電源電圧）に制御するということが困難となる。
特開２００３−１７８５８４号公報（頁８、図１０）

本発明は、ミラートランジスタ及び出力トランジスタのゲート電圧を同一で、且つ一定な電圧に制御できる電圧発生回路を提供する。

本発明の一態様の電圧発生回路は、ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインに前記第１の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタとを具備することを特徴とする。

更に、本発明の他態様の電圧発生回路は、ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインにＲＣ回路により前記第１の高電位側電源電圧をＲＣ遅延した第３の高電位側電源が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタとを具備することを特徴とする。

本発明によれば、ミラートランジスタ及び出力トランジスタのゲート電圧を同一で、且つ一定な電圧に制御できる電圧発生回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る電圧発生回路について、図面を参照して説明する。図１は電圧発生回路の構成を示す回路図、図２は差動増幅回路の構成を示す回路図、図３は従来の電圧発生回路の構成を示す回路図、図４は従来の電圧発生回路に流れる電流値と電圧値との関係を示す負荷曲線図である。本実施例では、電圧発生回路を構成するミラートランジスタの端子の接続を変更している。

図１に示すように、電圧発生回路３０には、差動増幅回路１、ＮｃｈＭＩＳトランジスタＮＴ１乃至３、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。

電圧発生回路３０は、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源Ｖ_ＤＤ電圧を入力し、降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。なお、ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼称される。

ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインが高電位側電源Ｖ_ＤＤに接続され、ゲートが差動増幅回路１に接続される。ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。

ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインが高電位側電源Ｖ_ＤＤに接続され、ゲートが差動増幅回路１に接続される。ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。

ＮｃｈＭＩＳトランジスタＮＴ３は、ドレインが高電位側電源Ｖ_ＤＤに接続され、ゲートが差動増幅回路１に接続される。ＮｃｈＭＩＳトランジスタＮＴ３は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ソースフォロア型の出力トランジスタとして降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力する。

ＮｃｈＭＩＳトランジスタＮＴ１１は、ドレインがＮｃｈＭＩＳトランジスタＮＴ１のソースに接続され、ソースが抵抗Ｒ_Ａ４の一端に接続され、ゲートに制御信号ＡＣＴが入力される。ＰｃｈＭＩＳトランジスタＰＴ１１は、ソースがＮｃｈＭＩＳトランジスタＮＴ１のソースに接続され、ドレインが抵抗Ｒ_Ａ４の一端に接続され、ゲートに制御信号／ＡＣＴが入力される。制御信号／ＡＣＴは、制御信号ＡＣＴの逆位相の信号である。

ＮｃｈＭＩＳトランジスタＮＴ１１及びＰｃｈＭＩＳトランジスタＰＴ１１はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。抵抗Ｒ_Ａ４は他端がノードＮ１に接続される。抵抗Ｒ_Ａ３は一端がノードＮ１に接続される。

ＮｃｈＭＩＳトランジスタＮＴ１２は、ドレインが抵抗Ｒ_Ａ３の他端に接続され、ソースが抵抗Ｒ_Ａ２の一端に接続され、ゲートに制御信号ＡＣＴが入力される。ＰｃｈＭＩＳトランジスタＰＴ１２は、ソースが抵抗Ｒ_Ａ３の他端に接続され、ドレインが抵抗Ｒ_Ａ２の一端に接続され、ゲートに制御信号／ＡＣＴが入力される。

ＮｃｈＭＩＳトランジスタＮＴ１２及びＰｃｈＭＩＳトランジスタＰＴ１２はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。抵抗Ｒ_Ａ２は他端がノードＮ２に接続される。抵抗Ｒ_Ａ１は一端がノードＮ２に接続される。

ＮｃｈＭＩＳトランジスタＮＴ１３は、ドレインが抵抗Ｒ_Ａ１の他端に接続され、ソースが接地電圧である低電位側電源Ｖ_ＳＳに接続され、ゲートに制御信号ＡＣＴが入力される。ＰｃｈＭＩＳトランジスタＰＴ１３は、ソースが抵抗Ｒ_Ａ１の他端に接続され、ドレインが低電位側電源Ｖ_ＳＳに接続され、ゲートに制御信号／ＡＣＴが入力される。

ＮｃｈＭＩＳトランジスタＮＴ１３及びＰｃｈＭＩＳトランジスタＰＴ１３はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。

抵抗Ｒ_Ｓ４は、一端がＮｃｈＭＩＳトランジスタＮＴ２のソースに接続され、他端がノード１及び３に接続される。抵抗Ｒ_Ｓ３は、一端がノードＮ３に接続され、他端が抵抗Ｒ_Ｓ２の一端に接続される。抵抗Ｒ_Ｓ２は、他端がノード２及び４に接続される。抵抗Ｒ_Ｓ１は、一端がノードＮ４に接続され、他端が低電位側電源Ｖｓｓに接続される。

ここで、ＮｃｈＭＩＳトランジスタＮＴ２側（ＮｃｈＭＩＳトランジスタＮＴ２、抵抗Ｒ_Ｓ１乃至_Ｓ４）は常に低電位側電源Ｖｓｓ側に電流が流れ、ＮｃｈＭＩＳトランジスタＮＴ１側（ＮｃｈＭＩＳトランジスタＮＴ１、抵抗Ｒ_Ａ１乃至_Ａ４、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、及びＰｃｈＭＩＳトランジスタＰＴ１１乃至１３）は、アクティブ時（制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のとき）に低電位側電源Ｖｓｓ側に電流が流れる。ノードＮ２及びＮ４から抵抗分割された電圧である帰還電圧Ｖ_Ａが差動増幅回路１の入力側の（−）ポートに入力される。

図２に示すように、差動増幅回路１には、ＮｃｈＭＩＳトランジスタＮＴ２１、ＮｃｈＭＩＳトランジスタＮＴ２２、及びＰｃｈＭＩＳトランジスタＰＴ２１乃至２３が設けられる。

差動増幅回路１は、入力側の（＋）ポートに基準電圧Ｖ_ＲＥＦを入力し、入力側の（−）ポートに帰還電圧Ｖ_Ａを入力し、差動増幅された信号を出力電圧（ゲート電圧）Ｖ_Ｇとして出力する。

ここで、帰還電圧Ｖ_Ａが基準電圧Ｖ_ＲＥＦよりも低い場合、出力電圧（ゲート電圧）Ｖ_Ｇは“Ｈｉｇｈ”レベルとなり、帰還電圧Ｖ_Ａが基準電圧Ｖ_ＲＥＦよりも高い場合、出力電圧（ゲート電圧）Ｖ_Ｇは“Ｌｏｗ”レベルとなる。基準電圧Ｖ_ＲＥＦには、例えばＢＧＲ（Band Gap Reference）回路から出力され、高精度で、電圧係数及び温度係数が非常に小さな電圧が用いられる。

ＰｃｈＭＩＳトランジスタＰＴ２１は、ソースが高電位側電源Ｖ_ＤＤに接続され、ゲートに制御信号ＣＭＰＧが入力され、定電流源として機能する。ＰｃｈＭＩＳトランジスタＰＴ２２は、ソースがＰｃｈＭＩＳトランジスタＰＴ２１のドレインに接続され、ゲートに帰還電圧Ｖ_Ａが入力される。ＰｃｈＭＩＳトランジスタＰＴ２３は、ソースがＰｃｈＭＩＳトランジスタＰＴ２１のドレインに接続され、ゲートに基準電圧Ｖ_ＲＥＦが入力される。ＰｃｈＭＩＳトランジスタＰＴ２２とＰｃｈＭＩＳトランジスタＰＴ２３とは差動対をなす。

ＮｃｈＭＩＳトランジスタＮＴ２１は、ドレインがＰｃｈＭＩＳトランジスタＰＴ２２のドレインに接続され、ゲートがＮｃｈＭＩＳトランジスタＮＴ２２のゲートに接続され、ソースが低電位側電源Ｖ_ＳＳに接続される。ＮｃｈＭＩＳトランジスタＮＴ２２は、ドレインがＰｃｈＭＩＳトランジスタＰＴ２３のドレインに接続され、ゲートがドレインに接続され、ソースが低電位側電源Ｖ_ＳＳに接続される。

ここで、ＮｃｈＭＩＳトランジスタＮＴ２１とＮｃｈＭＩＳトランジスタＮＴ２２とは、カレントミラー回路を構成する。ＰｃｈＭＩＳトランジスタＰＴ２２のドレインとＮｃｈＭＩＳトランジスタＮＴ２１のドレインの間から出力電圧（ゲート電圧）Ｖ_Ｇが出力される。

図３に示すように、従来の電圧発生回路３０ａには、差動増幅回路１ａ、ＮｃｈＭＩＳトランジスタＮＴ１a、ＮｃｈＭＩＳトランジスタＮＴ２a、ＮｃｈＭＩＳトランジスタＮＴＴ１、ＮｃｈＭＩＳトランジスタＮＴＴ２、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴＴ１、ＰｃｈＭＩＳトランジスタＰＴＴ２、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。

電圧発生回路３０ａは、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源Ｖ_ＤＤ電圧をＰｃｈＭＩＳトランジスタＰＰＴ２のソース及びＮｃｈＭＩＳトランジスタＮＴＴ２のドレインに入力し、例えばワード線昇圧用電源電圧としての高電位側電源Ｖ_ＰＰ電圧をＰｃｈＭＩＳトランジスタＰＰＴ１のソースに入力し、降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。ここでは、従来の電圧発生回路３０ａが本実施例の電圧発生回路３０ａと異なる部分について説明し、同一部分については説明を省略する。

差動増幅回路１ａは、入力側の（＋）ポートに帰還電圧Ｖ_Ａを入力し、入力側の（−）ポートに基準電圧Ｖ_ＲＥＦを入力し、差動増幅された信号を制御信号ＰＧＭとして出力する。ここで、差動増幅回路１ａは差動増幅回路１と同一回路構成を有し、入力側のポートに入力される電圧が逆である。帰還電圧Ｖ_Ａが基準電圧Ｖ_ＲＥＦよりも低い場合、制御信号ＰＧＭは“Ｌｏｗ”レベルとなり、帰還電圧Ｖ_Ａが基準電圧Ｖ_ＲＥＦよりも高い場合、制御信号ＰＧＭは“Ｈｉｇｈ”レベルとなる。

ＰｃｈＭＩＳトランジスタＰＴＴ１は、ソースに高電位側電源Ｖ_ＰＰ電圧が入力され、ゲートに差動増幅回路１ａから出力される制御信号ＰＧＭが入力される。ＰｃｈＭＩＳトランジスタＰＴＴ１は、高電位側電源Ｖ_ＰＰが“Ｌｏｗ”レベルのときに“ＯＮ”してドレイン側から出力電圧（ゲート電圧）Ｖ_Ｇを出力する。ＰｃｈＭＩＳトランジスタＰＴＴ２は、ソースに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに制御信号ＶＰＧが入力される。

ＮｃｈＭＩＳトランジスタＮＴ１ａは、ドレインに出力電圧（ゲート電圧）Ｖ_Ｇが入力され、ゲートがドレインに接続される。ＮｃｈＭＩＳトランジスタＮＴ１ａは、ダイオード接続されたミラートランジスタとして機能する。

ＮｃｈＭＩＳトランジスタＮＴ２ａは、ドレインに出力電圧（ゲート電圧）Ｖ_Ｇが入力され、ゲートがドレインに接続される。ＮｃｈＭＩＳトランジスタＮＴ２ａは、ダイオード接続されたミラートランジスタとして機能する。

ＮｃｈＭＩＳトランジスタＮＴＴ１は、ドレインがＰｃｈＭＩＳトランジスタＰＰＴ２のドレインに接続され、ゲートに出力電圧（ゲート電圧）Ｖ_Ｇが入力され、制御信号ＶＰＧがアクティブのときに降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力するソースフォロア型の出力トランジスタである。

ＮｃｈＭＩＳトランジスタＮＴＴ２は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに出力電圧（ゲート電圧）Ｖ_Ｇが入力され、スタンバイのとき及びアクティブのときに降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力するソースフォロア型の出力トランジスタである。

ここで、ＮｃｈＭＩＳトランジスタＮＴ２ａ側は常に低電位側電源Ｖｓｓ側に電流が流れ、ＮｃｈＭＩＳトランジスタＮＴ１ａ側は、アクティブ時（制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のとき）に低電位側電源Ｖｓｓ側に電流が流れる。ノードＮ２及びＮ４から抵抗分割された電圧である帰還電圧Ｖ_Ａが差動増幅回路１ａの入力側の（＋）ポートに入力される。

従来の電圧発生回路３０ａでは、電源電圧を降圧するソースフォロア型の出力段トランジスタ（ＮｃｈＭＩＳトランジスタＮＴＴ１及びＮＴＴ２）のソース電圧は、ダイオード接続されるミラートランジスタ（ＮｃｈＭＩＳトランジスタＮＴ１ａ及びＮＴ２ａ）のソース電圧が一致するという前提で、ミラートランジスタ（ＮｃｈＭＩＳトランジスタＮＴ１ａ及びＮＴ２ａ）のゲート及びソース電圧を制御することにより、降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力している。

だが、図４に示すように、高電位側電源Ｖ_ＤＤ電圧が高い場合には、ダイオード接続されるミラートランジスタと電源電圧を降圧するソースフォロア型の出力段トランジスタの負荷特性が一致しなくなる。

このため、スタンバイ状態でのＶｇｓ（ゲート−ソース間電圧）におけるミラートランジスタの負荷電流Ｉｆｋ１と電源電圧を降圧するソースフォロア型の出力段トランジスタの負荷電流Ｉｆｋ２との関係が、
Ｉｆｋ２＞Ｉｆｋ１・・・・・・・・・・・・・・・・・・・・・・・・式（１）
となり、アクティブ状態である負荷電流最大領域でのＶｇｓ（ゲート−ソース間電圧）におけるミラートランジスタの負荷電流Ｉｆｋ１ａと電源電圧を降圧するソースフォロア型の出力段トランジスタの負荷電流Ｉｆｋ２ａとの関係が、
Ｉｆｋ２ａ＞Ｉｆｋ１ａ・・・・・・・・・・・・・・・・・・・・式（２）
となり、ミラートランジスタの単位幅あたりの電流量が電源電圧を降圧するソースフォロア型の単位幅あたりの電流量と一致しなくなる。この不一致は高電位側電源Ｖ_ＤＤ電圧が高くなればより顕著となる。

即ち、従来ではミラートランジスタのゲート電圧を制御することでミラートランジスタのソース電圧を所定の値に制御するということが困難となる。

ところが、本実施例ではミラートランジスタのゲートとドレインをダイオード接続せずに、モニターを通じてミラートランジスタ及び電源電圧を降圧するソースフォロア型の出力段トランジスタのゲート電位を同一で、且つ一定な電圧に制御している。

なお、モニターを通じてミラートランジスタと電源電圧を降圧するソースフォロア型の出力段トランジスタを流れる電流は、ゲート幅寸法をW、ゲート長寸法をLとすると、Ｗ／Ｌで規格化した場合の電流値が一致するように設定される。

このため、ミラートランジスタ及び電源電圧を降圧するソースフォロア型の出力段トランジスタのドレイン−ソース間の電位差を等しくすることができ、降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴの精密制御が可能となる。

上述したように、本実施例の電圧発生回路では、差動増幅回路１、ＮｃｈＭＩＳトランジスタＮＴ１乃至３、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。ＮｃｈＭＩＳトランジスタＮＴ３は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ソースフォロア型の出力トランジスタとして降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力する。

このため、従来のようにミラートランジスタをダイオード接続していないので、外部電源電圧が高い場合でもソースフォロア型の出力トランジスタとミラートランジスタの単位幅当たりの電流量を一致させることができる。したがって、ソースフォロア型の出力トランジスタとミラートランジスタのドレイン−ソース間の電位差を等しくすることができ、降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴの精密制御ができる。

なお、本実施例では、電圧発生回路３０を構成するトランジスタにＭＩＳトランジスタを用いているがＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＭＯＳＦＥＴとも呼称される）を用いてもよい。

次に、本発明の実施例２に係る電圧発生回路について、図面を参照して説明する。図５はゲート電圧発生部の構成を示す回路図である。本実施例では、電圧発生回路を構成する差増増幅回路の代わりにゲート電圧発生部を設けている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図５に示すように、ゲート電圧発生部２には、差動増幅回路１ｂ、ＮｃｈＭＩＳトランジスタＮＴ３４、及びＰｃｈＭＩＳトランジスタＰＴ３３が設けられる。

ここで、ゲート電圧発生部２は、実施例１の差動増幅回路１を置き換えたものであり、ゲート電圧発生部２は実施例１の差動増幅回路１と同様な動作を行い、ゲート電圧発生部２を有する電圧発生回路は、実施例１の電圧発生回路３０と同様な動作をする。

差動増幅回路１ｂには、ＮｃｈＭＩＳトランジスタＮＴ３１乃至３３、ＰｃｈＭＩＳトランジスタＰＴ３１、及びＰｃｈＭＩＳトランジスタＰＴ３２が設けられる。差動増幅回路１ｂの入力側の（＋）ポートには帰還電圧Ｖ_Ａが入力され、入力側の（−）ポートには基準電圧Ｖ_ＲＥＦが入力される。

ＰｃｈＭＩＳトランジスタＰＴ３１は、ソースが高電位側電源Ｖ_ＤＤに接続され、ゲートがドレインに接続される。ＰｃｈＭＩＳトランジスタＰＴ３２は、ソースが高電位側電源Ｖ_ＤＤに接続され、ゲートがＰｃｈＭＩＳトランジスタＰＴ３１のゲートに接続され、ドレインがノードＮ１１に接続される。ＰｃｈＭＩＳトランジスタＰＴ３１及びＰｃｈＭＩＳトランジスタＰＴ３２はカレントミラー回路として動作する。

ＮｃｈＭＩＳトランジスタＮＴ３１は、ドレインがＰｃｈＭＩＳトランジスタＰＴ３１のドレインに接続され、ゲートに帰還電圧Ｖ_Ａが入力される。ＮｃｈＭＩＳトランジスタＮＴ３２は、ドレインがノードＮ１１に接続され、ゲートに帰還電圧Ｖ_Ａが入力される。ＮｃｈＭＩＳトランジスタＮＴ３１及びＮｃｈＭＩＳトランジスタＮＴ３２は、差動対をなす。ノードＮ１１から差動増幅された信号が出力される。

ＮｃｈＭＩＳトランジスタＮＴ３３は、ドレインがＮｃｈＭＩＳトランジスタＮＴ３１及びＮｃｈＭＩＳトランジスタＮＴ３２のソースに接続され、ソースが低電位側電源Ｖ_ＳＳに接続され、ゲートに制御信号ＣＭＮＧが入力され、定電流源として動作する。

ここで、帰還電圧Ｖ_Ａが基準電圧Ｖ_ＲＥＦよりも低い場合、出力電圧（ゲート電圧）Ｖ_Ｇは“Ｌｏｗ”レベルとなり、帰還電圧Ｖ_Ａが基準電圧Ｖ_ＲＥＦよりも高い場合、出力電圧（ゲート電圧）Ｖ_Ｇは“Ｈｉｇｈ”レベルとなる。基準電圧Ｖ_ＲＥＦには、例えばＢＧＲ（Band Gap Reference）回路から出力され、高精度で、電圧係数及び温度係数が非常に小さな電圧が用いられる。

ＰｃｈＭＩＳトランジスタＰＴ３３は、ソースが高電位側電源Ｖ_ＤＤに接続され、ゲートにノードＮ１１から出力される信号が入力される。ＮｃｈＭＩＳトランジスタＮＴ３４は、ドレインがＰｃｈＭＩＳトランジスタＰＴ３３のドレインに接続され、ソースが低電位側電源Ｖ_ＳＳに接続され、ゲートに制御信号ＣＭＮＧが入力される。ＰｃｈＭＩＳトランジスタＰＴ３３及びＮｃｈＭＩＳトランジスタＮＴ３４は、インバータ動作して実施例１の差動増幅回路１と同様に出力電圧（ゲート電圧）Ｖ_Ｇを出力する。

上述したように、本実施例の電圧発生回路では、ゲート電圧発生部２には、差動増幅回路１ｂ、ＮｃｈＭＩＳトランジスタＮＴ３４、及びＰｃｈＭＩＳトランジスタＰＴ３３が設けられる。差動増幅回路１ｂには、ＮｃｈＭＩＳトランジスタＮＴ３１乃至３３、ＰｃｈＭＩＳトランジスタＰＴ３１、及びＰｃｈＭＩＳトランジスタＰＴ３２が設けられる。ＮｃｈＭＩＳトランジスタＮＴ３１及びＮｃｈＭＩＳトランジスタＮＴ３２は、差動対をなす。ＰｃｈＭＩＳトランジスタＰＴ３３及びＮｃｈＭＩＳトランジスタＮＴ３４は、インバータ動作して出力電圧（ゲート電圧）Ｖ_Ｇを出力する。

このため、実施例１と同様な効果の他に、差動増幅回路１ｂの差動対をＮｃｈＭＩＳトランジスタにしているので、他の回路に使用される差動増幅回路と共通化を図ることができる。

なお、本実施例では、ＰｃｈＭＩＳトランジスタＰＴ３１及びＰｃｈＭＩＳトランジスタＰＴ３２から構成されるカレントミラー回路を用いているが、高電位側電源Ｖ_ＤＤとＮｃｈＭＩＳトランジスタＮＴ３１の間、高電位側電源Ｖ_ＤＤとＮｃｈＭＩＳトランジスタＮＴ３２の間にそれぞれ負荷抵抗を用いてもよい。

次に、本発明の実施例３に係る電圧発生回路について、図面を参照して説明する。図６は電圧発生回路の構成を示す回路図、図７は差動増幅回路の構成を示す回路図である。本実施例では、高電位側電源の電圧変動を抑制するためにＲＣ回路を設けている。

図６に示すように、電圧発生回路３０ｂには、差動増幅回路１ｃ、ＲＣ回路３、ＮｃｈＭＩＳトランジスタＮＴ１乃至３、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。

電圧発生回路３０ｂは、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源Ｖ_ＤＤ電圧を入力し、降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。

ＲＣ回路３にはコンデンサＣ１乃至３、及び抵抗Ｒ１乃至３が設けられる。抵抗Ｒ１は一端が高電位側電源Ｖ_ＤＤに接続される。コンデンサＣ１は一端が抵抗Ｒ１の他端に接続され、他端が低電位側電源Ｖ_ＳＳに接続される。抵抗Ｒ２は一端が抵抗Ｒ１の他端に接続される。コンデンサＣ２は一端が抵抗Ｒ２の他端に接続され、他端が低電位側電源Ｖ_ＳＳに接続される。抵抗Ｒ３は一端が抵抗Ｒ２の他端に接続され、他端がノードＮ５に接続される。コンデンサＣ３は一端が抵抗Ｒ３の他端に接続され、他端が低電位側電源Ｖ_ＳＳに接続される。

ＲＣ回路３は、高電位側電源Ｖ_ＤＤとノードＮ５の間に設けられ、外部電源電圧としての高電位側電源Ｖ_ＤＤの電圧変動を抑制した高電位側電源Ｖ_ＤＤＸ電圧をノードＮ５に出力する。

ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインがノードＮ５に接続され、ゲートが差動増幅回路１ｃに接続される。ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源Ｖ_ＤＤＸ電圧が入力され、ゲートに差動増幅回路１ｃから出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。

ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインがノードＮ５に接続され、ゲートが差動増幅回路１ｃに接続される。ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源Ｖ_ＤＤＸ電圧が入力され、ゲートに差動増幅回路１ｃから出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。

差動増幅回路１ｃは、図７に示すように、実施例１の差動増幅回路１と同一回路構成を有し、高電位側電源を高電位側電源Ｖ高電位側電源Ｖ_ＤＤＸに変更している。差動増幅回路１ａは、実施例１の差動増幅回路１と同様な動作をする。

上述したように、本実施例の電圧発生回路では、差動増幅回路１ｃ、ＲＣ回路３、ＮｃｈＭＩＳトランジスタＮＴ１乃至３、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。ＲＣ回路３にはコンデンサＣ１乃至３、及び抵抗Ｒ１乃至３が設けられる。ＲＣ回路３は、高電位側電源Ｖ_ＤＤとノードＮ５の間に設けられ、外部電源電圧としての高電位側電源Ｖ_ＤＤの電圧変動を抑制した高電位側電源Ｖ_ＤＤＸ電圧をミラートランジスタであるＮｃｈＭＩＳトランジスタＮＴ１及びＮＴ２のドレインに出力する。差動増幅回路１ｃのＰｃｈＭＩＳトランジスタＰＴ２１のソースに高電位側電源Ｖ_ＤＤＸ電圧が入力される。

このため、実施例１と同様な効果の他に、外部電源電圧としての高電位側電源Ｖ_ＤＤが電圧変動しても、その振動は遮断され安定した高電位側電源Ｖ_ＤＤＸ電圧が入力されるのでソースフォロア型の出力トランジスタとミラートランジスタのゲート電圧を安定、且つ一定に保つことができる。

なお、本実施例では、ソースフォロア型の出力トランジスタとしてのＮｃｈＭＩＳトランジスタＮＴ３のドレインを高電位側電源Ｖ_ＤＤに接続しているが、ドレインを高電位側電源Ｖ_ＤＤＸに接続してもよい。

次に、本発明の実施例４に係る電圧発生回路について、図面を参照して説明する。図８はゲート電圧発生部の構成を示す回路図である。本実施例では、ゲート電圧発生部に供給される高電位側電源を変更している。

以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図８に示すように、ゲート電圧発生部２ａには、差動増幅回路１ｄ、ＮｃｈＭＩＳトランジスタＮＴ３４、及びＰｃｈＭＩＳトランジスタＰＴ３３が設けられる。

ここで、ゲート電圧発生部２ａは実施例３の差動増幅回路１ｃを置き換えたものであり、ゲート電圧発生部２ａは実施例３の差動増幅回路１ｃと同様な動作を行い、ゲート電圧発生部２ａを有する電圧発生回路は、実施例３の電圧発生回路３０ｂと同様な動作をする。

差動増幅回路１ｄには、ＮｃｈＭＩＳトランジスタＮＴ３１乃至３３、ＰｃｈＭＩＳトランジスタＰＴ３１、及びＰｃｈＭＩＳトランジスタＰＴ３２が設けられる。差動増幅回路１ｄの入力側の（＋）ポートには帰還電圧Ｖ_Ａが入力され、入力側の（−）ポートには基準電圧Ｖ_ＲＥＦが入力される。

ＰｃｈＭＩＳトランジスタＰＴ３１は、ソースが高電位側電源Ｖ_ＤＤＸに接続され、ゲートがドレインに接続される。ＰｃｈＭＩＳトランジスタＰＴ３２は、ソースが高電位側電源Ｖ_ＤＤＸに接続され、ゲートがＰｃｈＭＩＳトランジスタＰＴ３１のゲートに接続され、ドレインがノードＮ１１に接続される。ＰｃｈＭＩＳトランジスタＰＴ３１及びＰｃｈＭＩＳトランジスタＰＴ３２はカレントミラー回路として動作する。ＰｃｈＭＩＳトランジスタＰＴ３３は、ソースが高電位側電源Ｖ_ＤＤＸに接続され、ゲートにノードＮ１１から出力される信号が入力される。

上述したように、本実施例の電圧発生回路では、ゲート電圧発生部２ａには、差動増幅回路１ｄ、ＮｃｈＭＩＳトランジスタＮＴ３４、及びＰｃｈＭＩＳトランジスタＰＴ３３が設けられる。差動増幅回路１ｄには、ＮｃｈＭＩＳトランジスタＮＴ３１乃至３３、ＰｃｈＭＩＳトランジスタＰＴ３１、及びＰｃｈＭＩＳトランジスタＰＴ３２が設けられる。ＰｃｈＭＩＳトランジスタＰＴ３１及びＰＴ３２のソースに高電位側電源Ｖ_ＤＤＸが入力される。ＮｃｈＭＩＳトランジスタＮＴ３１及びＮｃｈＭＩＳトランジスタＮＴ３２は、差動対をなす。ＰｃｈＭＩＳトランジスタＰＴ３３のソースに高電位側電源Ｖ_ＤＤＸが入力される。ＰｃｈＭＩＳトランジスタＰＴ３３及びＮｃｈＭＩＳトランジスタＮＴ３４は、インバータ動作して出力電圧（ゲート電圧）Ｖ_Ｇを出力する。

このため、実施例１及び３と同様な効果の他に、差動増幅回路１ｄの差動対をＮｃｈＭＩＳトランジスタにしているので、他の回路に使用される差動増幅回路と共通化を図ることができる。

次に、本発明の実施例５に係る電圧発生回路について、図面を参照して説明する。図９は電圧発生回路の構成を示す回路図、図１０は差動増幅回路の構成を示す回路図である。本実施例では、電圧発生回路に供給される高電位側電源を変更している。

図９に示すように、電圧発生回路３０ｃには、差動増幅回路１ｅ、ＮｃｈＭＩＳトランジスタＮＴ１乃至３、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。電圧発生回路３０ｃは、例えば半導体記憶装置としての半導体チップの内部に設けられ、降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。

ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインが、例えばワード線昇圧用電源としての高電位側電源Ｖ_ＰＰに接続され、ゲートが差動増幅回路１ｅに接続される。ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源Ｖ_ＰＰ電圧が入力され、ゲートに差動増幅回路１ｅから出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。

ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインが高電位側電源Ｖ_ＰＰに接続され、ゲートが差動増幅回路１ｅに接続される。ＮｃｈＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源Ｖ_ＰＰ電圧が入力され、ゲートに差動増幅回路１ｅから出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。

図１０に示すように、差動増幅回路１ｅには、ＮｃｈＭＩＳトランジスタＮＴ２１、ＮｃｈＭＩＳトランジスタＮＴ２２、及びＰｃｈＭＩＳトランジスタＰＴ２１乃至２３が設けられる。差動増幅回路１ｅは、入力側の（＋）ポートに基準電圧Ｖ_ＲＥＦを入力し、入力側の（−）ポートに帰還電圧Ｖ_Ａを入力し、差動増幅された信号を実施例１と同様に出力電圧（ゲート電圧）Ｖ_Ｇとして出力する。ＰｃｈＭＩＳトランジスタＰＴ２１は、ソースが高電位側電源Ｖ_ＰＰに接続され、ゲートに制御信号ＣＭＰＧが入力され、定電流源として機能する。

上述したように、本実施例の電圧発生回路では、差動増幅回路１ｅ、ＮｃｈＭＩＳトランジスタＮＴ１乃至３、ＮｃｈＭＩＳトランジスタＮＴ１１乃至１３、ＰｃｈＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインが、ワード線昇圧用電源としての高電位側電源Ｖ_ＰＰに接続され、ゲートが差動増幅回路１ｅに接続される。ＮｃｈＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源Ｖ_ＰＰ電圧が入力され、ゲートに差動増幅回路１ｅから出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力して、ミラートランジスタとして機能する。差動増幅回路１ｅのＰｃｈＭＩＳトランジスタＰＴ２１のソースに高電位側電源Ｖ_ＰＰ電圧が入力される。

このため、実施例１と同様な効果の他に、高電位側電源Ｖ_ＰＰ電圧が外部電源電圧としての高電位側電源Ｖ_ＤＤ電圧との差が小さい場合、高電位側電源Ｖ_ＤＤが電圧変動しても、その振動は遮断され安定した高電位側電源Ｖ_ＰＰ電圧が入力されるのでソースフォロア型の出力トランジスタとミラートランジスタのゲート電圧を安定、且つ一定に保つことができる。

なお、本実施例では、ソースフォロア型の出力トランジスタとしてのＮｃｈＭＩＳトランジスタＮＴ３のドレインを高電位側電源Ｖ_ＤＤに接続しているが、ドレインを高電位側電源Ｖ_ＰＰに接続してもよい。

次に、本発明の実施例６に係る電圧発生回路について、図面を参照して説明する。図１１はゲート電圧発生部の構成を示す回路図である。本実施例では、ゲート電圧発生部に供給される高電位側電源を変更している。

以下、実施例５と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図１１に示すように、ゲート電圧発生部２ｂには、差動増幅回路１ｆ、ＮｃｈＭＩＳトランジスタＮＴ３４、及びＰｃｈＭＩＳトランジスタＰＴ３３が設けられる。

ここで、ゲート電圧発生部２ｂは実施例５の差動増幅回路１ｅを置き換えたものであり、ゲート電圧発生部２ｂは実施例５の差動増幅回路１ｅと同様な動作を行い、ゲート電圧発生部２ｂを有する電圧発生回路は、実施例５の電圧発生回路３０ｃと同様な動作をする。

差動増幅回路１ｆには、ＮｃｈＭＩＳトランジスタＮＴ３１乃至３３、ＰｃｈＭＩＳトランジスタＰＴ３１、及びＰｃｈＭＩＳトランジスタＰＴ３２が設けられる。ＰｃｈＭＩＳトランジスタＰＴ３１は、ソースが高電位側電源Ｖ_ＰＰに接続され、ゲートがドレインに接続される。ＰｃｈＭＩＳトランジスタＰＴ３２は、ソースが高電位側電源Ｖ_ＰＰに接続され、ゲートがＰｃｈＭＩＳトランジスタＰＴ３１のゲートに接続され、ドレインがノードＮ１１に接続される。ＰｃｈＭＩＳトランジスタＰＴ３１及びＰｃｈＭＩＳトランジスタＰＴ３２はカレントミラー回路として動作する。ＰｃｈＭＩＳトランジスタＰＴ３３は、ソースが高電位側電源Ｖ_ＰＰに接続され、ゲートにノードＮ１１から出力される信号が入力される。差動増幅回路１ｆの入力側の（＋）ポートには帰還電圧Ｖ_Ａが入力され、入力側の（−）ポートには基準電圧Ｖ_ＲＥＦが入力される。

上述したように、本実施例の電圧発生回路では、ゲート電圧発生部２ｂには、差動増幅回路１ｆ、ＮｃｈＭＩＳトランジスタＮＴ３４、及びＰｃｈＭＩＳトランジスタＰＴ３３が設けられる。差動増幅回路１ｆには、ＮｃｈＭＩＳトランジスタＮＴ３１乃至３３、ＰｃｈＭＩＳトランジスタＰＴ３１、及びＰｃｈＭＩＳトランジスタＰＴ３２が設けられる。ＰｃｈＭＩＳトランジスタＰＴ３１及びＰＴ３２のソースにワード線昇圧用電源としての高電位側電源Ｖ_ＰＰが入力される。ＰｃｈＭＩＳトランジスタＰＴ３３のソースに高電位側電源Ｖ_ＰＰが入力される接続される。

このため、実施例１及び６と同様な効果の他に、差動増幅回路１ｆの差動対をＮｃｈＭＩＳトランジスタにしているので、他の回路に使用される差動増幅回路と共通化を図ることができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、電圧発生回路を半導体メモリの降圧電源として用いているが、ＳｏＣ（System on a chip）、アナログ・デジタルＬＳＩなどのＬＳＩの降圧電源として用いることができる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインに前記第１の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、前記第２のトランジスタのソース側と低電位側電源の間に直列接続された複数の抵抗により抵抗分割された電圧、或いは前記第２のトランジスタのソース電圧が一方の入力ポートに入力され、他方の入力ポートに基準電圧が入力される差動増幅回路と、前記差動増幅回路から出力される信号を入力し、その信号を反転して前記第１の電圧を出力するインバータとを具備する電圧発生回路。

（付記２）前記差動増幅回路の入力側の一方のポートが（−）ポートであり、入力側の他方のポートが（＋）ポートであり、前記差動増幅回路の差動対をなすトランジスタはＰｃｈＭＩＳトランジスタ或いはＰｃｈＭＯＳトランジスタである付記１に記載の電圧発生回路。

（付記３）ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインにＲＣ回路により前記第１の高電位側電源電圧をＲＣ遅延した第３の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、前記第２のトランジスタのソース側と低電位側電源の間に直列接続された複数の抵抗により抵抗分割された電圧、或いは前記第２のトランジスタのソース電圧が一方の入力ポートに入力され、他方の入力ポートに基準電圧が入力される差動増幅回路と、前記差動増幅回路から出力される信号を入力し、その信号を反転して前記第１の電圧を出力するインバータとを具備する電圧発生回路。

（付記４）前記差動増幅回路の入力側の一方ポートが（＋）入力ポートであり、入力側の他方のポートが（−）ポートであり、前記差動増幅回路の差動対をなすトランジスタはＮｃｈＭＩＳトランジスタ或いはＮｃｈＭＯＳトランジスタである付記３に記載の電圧発生回路。

（付記５）前記第１及び第２のトランジスタは、ＮｃｈＭＩＳＦＥＴ或いはＮｃｈＭＯＳＦＥＴであり、前記第１及び第２のトランジスタに流れる電流は、Ｗ（ゲート幅寸法）／Ｌ（ゲート長寸法）で規格化した場合に電流値が一致する付記１乃至４のいずれかに記載の電圧発生回路。

本発明の実施例１に係る電圧発生回路の構成を示す回路図。本発明の実施例１に係る差動増幅回路の構成を示す回路図。本発明の実施例１に係る従来の電圧発生回路の構成を示す回路図。本発明の実施例１に係る従来の電圧発生回路に流れる電流値と電圧値との関係を示す負荷曲線図。本発明の実施例２に係るゲート電圧発生部の構成を示す回路図。本発明の実施例３に係る電圧発生回路の構成を示す回路図。本発明の実施例３に係る差動増幅回路の構成を示す回路図。本発明の実施例４に係るゲート電圧発生部の構成を示す回路図。本発明の実施例５に係る電圧発生回路の構成を示す回路図。本発明の実施例５に係る差動増幅回路の構成を示す回路図。本発明の実施例６に係るゲート電圧発生部の構成を示す回路図。

符号の説明

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ差動増幅回路
２、２ａ、２ｂゲート電圧発生部
３ＲＣ回路
３０、３０ａ、３０ｂ、３０ｃ電圧発生回路
ＡＣＴ、／ＡＣＴ、ＣＭＮＧ、ＣＭＰＧ、ＰＧＭ、ＶＰＧ制御信号
Ｃ１〜３コンデンサ
Ｎ１〜５、Ｎ１１ノード
ＮＴ１〜３、ＮＴ１１〜１３、ＮＴ２１、ＮＴ２２、ＮＴ３１〜３４、ＮＴ１ａ、ＮＴ２ａ、ＮＴＴ１、ＮＴＴ２ＮｃｈＭＩＳトランジスタ
ＰＴ１１〜１３、ＰＴ２１〜２３、ＰＴ３１〜３３、ＰＴＴ１、ＰＴＴ２ＰｃｈＭＩＳトランジスタ
Ｒ１〜３、Ｒ_Ａ１〜Ｒ_Ａ４、Ｒ_Ｓ１〜Ｒ_Ｓ４抵抗
Ｖ_Ａ帰還電圧
Ｖ_ＤＤ、Ｖ_ＤＤＸ、Ｖ_ＰＰ高電位側電源
Ｖ_Ｇ出力電圧（ゲート電圧）
Ｖ_ＩＮＴ出力電圧
Ｖ_ＲＥＦ基準電圧
Ｖ_ＳＳ低電位側電源

Claims

ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、
ゲートに前記第１の電圧が入力され、ドレインに前記第１の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、
を具備することを特徴とする電圧発生回路。
ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、
ゲートに前記第１の電圧が入力され、ドレインにＲＣ回路により前記第１の高電位側電源電圧をＲＣ遅延した第３の高電位側電源が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、
を具備することを特徴とする電圧発生回路。
ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、
ゲートに前記第１の電圧が入力され、ドレインに前記第１の電圧よりも高い第３の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、
を具備することを特徴とする電圧発生回路。
前記第１及び第２のトランジスタに流れる電流は、Ｗ（ゲート幅寸法）／Ｌ（ゲート長寸法）で規格化した場合に電流値が一致することを特徴とする請求項１乃至３のいずれか１項に記載の電圧発生回路。
前記第２のトランジスタのソース側と低電位側電源の間に直列接続された複数の抵抗により抵抗分割された電圧、或いは前記第２のトランジスタのソース電圧が一方の入力ポートに入力され、他方の入力ポートに基準電圧が入力される差動増幅回路を有し、前記差動増幅回路から前記第１の電圧が出力されることを特徴とする請求項１乃至４のいずれか１項に記載の電圧発生回路。