JP2000284840A - 電圧制御装置及び電圧制御方法 - Google Patents
電圧制御装置及び電圧制御方法Info
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- JP2000284840A JP2000284840A JP11094192A JP9419299A JP2000284840A JP 2000284840 A JP2000284840 A JP 2000284840A JP 11094192 A JP11094192 A JP 11094192A JP 9419299 A JP9419299 A JP 9419299A JP 2000284840 A JP2000284840 A JP 2000284840A
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Abstract
(57)【要約】
【課題】 昇圧開始の遅れの除去と同時に過昇圧の防止
を図る。 【解決手段】 被検電圧ＶＢＴＢと基準電圧Ｖｒｅｆと
の比較を第１の比較回路２３Ａで行い、その比較結果の
信号でＳ−Ｒフリップフロップ回路２４の出力端Ｑから
昇圧開始電圧を発振回路２５に供給して矩形波信号を発
生し、その矩形波信号で昇圧回路２６から昇圧した電圧
を出力する。被検電圧ＶＢＴＡと基準電圧Ｖｒｅｆとの
比較を第２の比較回路２３Ｂで行い、その比較結果の信
号でＳ−Ｒフリップフロップ回路２４の出力端Ｑから昇
圧停止電圧を発振回路２５に供給して矩形波信号の発生
を留めて昇圧回路２６から昇圧した電圧の出力を停止す
る。
を図る。 【解決手段】 被検電圧ＶＢＴＢと基準電圧Ｖｒｅｆと
の比較を第１の比較回路２３Ａで行い、その比較結果の
信号でＳ−Ｒフリップフロップ回路２４の出力端Ｑから
昇圧開始電圧を発振回路２５に供給して矩形波信号を発
生し、その矩形波信号で昇圧回路２６から昇圧した電圧
を出力する。被検電圧ＶＢＴＡと基準電圧Ｖｒｅｆとの
比較を第２の比較回路２３Ｂで行い、その比較結果の信
号でＳ−Ｒフリップフロップ回路２４の出力端Ｑから昇
圧停止電圧を発振回路２５に供給して矩形波信号の発生
を留めて昇圧回路２６から昇圧した電圧の出力を停止す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、電圧制御装置及
び電圧制御方法に係り、詳しくは、半導体メモリ装置に
適用して好適な電圧制御装置及び電圧制御方法に関す
る。
び電圧制御方法に係り、詳しくは、半導体メモリ装置に
適用して好適な電圧制御装置及び電圧制御方法に関す
る。
【０００２】
【従来の技術】半導体微細加工技術の著しい進歩によっ
て、半導体集積回路装置、例えば、半導体メモリ装置
は、ますます高集積化、大容量化されつつあり、また、
低電圧化も推進されつつある。この低電圧化は、顧客か
らの要請のほか、半導体集積回路装置自体の信頼性確保
の観点から必要になって来る事項である。特に、信頼性
確保は、上述のように、半導体集積回路の微細化が進め
ば進むほど、薄膜化されたゲート酸化膜の破壊や、トラ
ンジスタ特性の経時変動等を防止することが強く求めら
れるからである。そして、上述の低電圧化は、外部電源
から供給された外部電源電圧をチップ内で降圧して半導
体集積回路で必要とする小振幅の内部電源電圧を得るこ
とで対応することができる。
て、半導体集積回路装置、例えば、半導体メモリ装置
は、ますます高集積化、大容量化されつつあり、また、
低電圧化も推進されつつある。この低電圧化は、顧客か
らの要請のほか、半導体集積回路装置自体の信頼性確保
の観点から必要になって来る事項である。特に、信頼性
確保は、上述のように、半導体集積回路の微細化が進め
ば進むほど、薄膜化されたゲート酸化膜の破壊や、トラ
ンジスタ特性の経時変動等を防止することが強く求めら
れるからである。そして、上述の低電圧化は、外部電源
から供給された外部電源電圧をチップ内で降圧して半導
体集積回路で必要とする小振幅の内部電源電圧を得るこ
とで対応することができる。
【０００３】しかしながら、半導体集積回路によって
は、上述のように、外部電源電圧を内部電源電圧へ降圧
しただけでは、その半導体集積回路の所期の回路動作を
生じさせることができない場合がある。例えば、ランダ
ムアクセスが可能なダイナミックメモリ（以下、ＤＲＡ
Ｍという。）の場合であり、ＤＲＡＭでは、そのメモリ
セルにデータを書き込む際に、上述の内部電源電圧より
も大きな振幅の電圧が必要になるからである。すなわ
ち、メモリセルのキャパシタにハイレベルの電圧（この
電圧は、内部電源電圧に等しい。）を書き込むには、メ
モリセルのワード線に上記ハイレベルの書き込み電圧以
上の電圧（ハイレベルの書き込み電圧にトランジスタの
しきい値電圧を加えた電圧よりも高い電圧）を印加した
ときに、初めて、データのメモリセルへの書き込みを行
うことができるからである。このようなことから、ＤＲ
ＡＭにおいては、チップ内で降圧した内部電源電圧を昇
圧してワード線に供給する昇圧回路が設けられている。
は、上述のように、外部電源電圧を内部電源電圧へ降圧
しただけでは、その半導体集積回路の所期の回路動作を
生じさせることができない場合がある。例えば、ランダ
ムアクセスが可能なダイナミックメモリ（以下、ＤＲＡ
Ｍという。）の場合であり、ＤＲＡＭでは、そのメモリ
セルにデータを書き込む際に、上述の内部電源電圧より
も大きな振幅の電圧が必要になるからである。すなわ
ち、メモリセルのキャパシタにハイレベルの電圧（この
電圧は、内部電源電圧に等しい。）を書き込むには、メ
モリセルのワード線に上記ハイレベルの書き込み電圧以
上の電圧（ハイレベルの書き込み電圧にトランジスタの
しきい値電圧を加えた電圧よりも高い電圧）を印加した
ときに、初めて、データのメモリセルへの書き込みを行
うことができるからである。このようなことから、ＤＲ
ＡＭにおいては、チップ内で降圧した内部電源電圧を昇
圧してワード線に供給する昇圧回路が設けられている。
【０００４】図９は、従来のＤＲＡＭで用いられている
電圧制御回路の電気的構成を示すブロック図である。こ
の電圧制御回路２０は、検知回路２２と、発振回路２５
と、昇圧回路２６とから成る。電圧制御回路２０は、図
１０に示すように、給電路３１を経てメモリ部３０及び
周辺回路３２へ接続されている。給電路３１に介設され
る抵抗Ｒは、集中抵抗の表示で示されるが、給電路３１
に分布している抵抗を表す。ＣＣは給電電圧を保持する
補償キャパシタである。周辺回路３２は、メモリ部３０
のメモリセルからデータを読み出す回路である。検知回
路２２は、電圧制御回路２０の出力端（被検電圧出力
端）Ａ（図１０も参照）の出力電圧ＶＢＴＡを抵抗Ｒ
１、Ｒ２で分圧した被検電圧ＶＢＴＡＤを基準電圧Ｖ
ｒｅｆと比較して被検電圧ＶＢＴＡＤが基準電圧Ｖ
ｒｅｆ未満へ降下したとき、ハイレベルの検知信号（昇
圧開始電圧ともいう）を出力し、被検電圧Ｖ ＢＴＡＤが
基準電圧Ｖｒｅｆを超えて上昇するとき、ローレベルの
検知信号（昇圧停止電圧ともいう）を出力する。発振回
路２５は、ナンド回路２５Ａ、２５Ｂ、２５Ｃを有し、
ナンド回路２４Ｃからナンド回路２４Ａへ正帰還をかけ
られて構成され、検知回路２２からハイレベルの昇圧開
始電圧ＶＢＵＰが入力されると、一定周期の矩形波信号
を出力する。矩形波信号の周期は、ハイレベルの信号期
間及びローレベルの信号期間とから成り、ハイレベルの
信号期間の信号レベルは、内部電源電圧ＶＣＣの電圧レ
ベルにあり、ローレベルの信号期間の信号レベルは、０
の電圧レベルにある。
電圧制御回路の電気的構成を示すブロック図である。こ
の電圧制御回路２０は、検知回路２２と、発振回路２５
と、昇圧回路２６とから成る。電圧制御回路２０は、図
１０に示すように、給電路３１を経てメモリ部３０及び
周辺回路３２へ接続されている。給電路３１に介設され
る抵抗Ｒは、集中抵抗の表示で示されるが、給電路３１
に分布している抵抗を表す。ＣＣは給電電圧を保持する
補償キャパシタである。周辺回路３２は、メモリ部３０
のメモリセルからデータを読み出す回路である。検知回
路２２は、電圧制御回路２０の出力端（被検電圧出力
端）Ａ（図１０も参照）の出力電圧ＶＢＴＡを抵抗Ｒ
１、Ｒ２で分圧した被検電圧ＶＢＴＡＤを基準電圧Ｖ
ｒｅｆと比較して被検電圧ＶＢＴＡＤが基準電圧Ｖ
ｒｅｆ未満へ降下したとき、ハイレベルの検知信号（昇
圧開始電圧ともいう）を出力し、被検電圧Ｖ ＢＴＡＤが
基準電圧Ｖｒｅｆを超えて上昇するとき、ローレベルの
検知信号（昇圧停止電圧ともいう）を出力する。発振回
路２５は、ナンド回路２５Ａ、２５Ｂ、２５Ｃを有し、
ナンド回路２４Ｃからナンド回路２４Ａへ正帰還をかけ
られて構成され、検知回路２２からハイレベルの昇圧開
始電圧ＶＢＵＰが入力されると、一定周期の矩形波信号
を出力する。矩形波信号の周期は、ハイレベルの信号期
間及びローレベルの信号期間とから成り、ハイレベルの
信号期間の信号レベルは、内部電源電圧ＶＣＣの電圧レ
ベルにあり、ローレベルの信号期間の信号レベルは、０
の電圧レベルにある。
【０００５】昇圧回路２６は、間欠的な昇圧動作が繰り
返されて定常的な昇圧動作に入った状態において、発振
回路２５から発生される矩形波信号が、ハイレベルの信
号期間となり、接続点Ｎ１に接続されたキャパシタＣＰ
１の電極の電圧が電圧（Ｖcc−ＶＴＨ）（ＶＴＨはＭＯ
ＳＦＥＴ Ｔ１〜Ｔ４のしきい値電圧である）まで充電
され、また接続点Ｎ２に接続されたキャパシタＣＰ２の
電極の電圧を（３Ｖcc−２ＶＴＨ）の電圧へ遷移させる
と同時に、ＭＯＳＦＥＴ Ｔ４を導通させ、キャパシタ
ＣＰ２に蓄積されている電荷が、給電路３１を経て電圧
制御回路２０に接続される補償キャパシタＣＣ及びメモ
リ部３０及び周辺回路３２の各ＭＯＳＦＥＴの拡散層静
電容量を（３Ｖcc−２ＶＴＨ）の電圧からＭＯＳＦＥＴ
Ｔ４のＶＴＨだけ低い電圧（３Ｖcc−３ＶＴＨ）まで
充電しているとする。その矩形波信号の次の半周期であ
るローレベルの信号期間に、ローレベルの信号が入力さ
れると、インバータＩ１を介してキャパシタＣＰ１に作
用するから、接続点Ｎ１に接続されるキャパシタＣＰ１
の電極の電圧は、インバータＩ１の働きにより、（２Ｖ
cc−ＶＴＨ）の電圧へ遷移されると共に、遷移された電
圧（２Ｖcc−ＶＴＨ）がＭＯＳＦＥＴ Ｔ２を導通させ
てキャパシタＣＰ２に供給される。この動作と同時に、
ローレベルの信号が、インバータＩ２、Ｉ３を介してキ
ャパシタＣＰ２に作用するから、インバータＩ３に接続
されたキャパシタＣＰ２の電極の電圧をＶccだけ負の方
向に遷移させる。したがって、その電圧（３Ｖcc−２Ｖ
ＴＨ）まで充電されていたキャパシタＣＰ２の電圧は、
（２Ｖcc−２ＶＴＨ）に遷移する。このローレベルの信
号期間中は、ＭＯＳＦＥＴ Ｔ４が導通せず、したがっ
て、出力端Ａから補償キャパシタＣＣ等への電荷の供給
は無くなるから、補償キャパシタＣＣ等の電荷は、メモ
リ部３０、周辺回路３２の動作で放電され、出力端Ａ、
給電路３１の電圧は、漸減して行く。
返されて定常的な昇圧動作に入った状態において、発振
回路２５から発生される矩形波信号が、ハイレベルの信
号期間となり、接続点Ｎ１に接続されたキャパシタＣＰ
１の電極の電圧が電圧（Ｖcc−ＶＴＨ）（ＶＴＨはＭＯ
ＳＦＥＴ Ｔ１〜Ｔ４のしきい値電圧である）まで充電
され、また接続点Ｎ２に接続されたキャパシタＣＰ２の
電極の電圧を（３Ｖcc−２ＶＴＨ）の電圧へ遷移させる
と同時に、ＭＯＳＦＥＴ Ｔ４を導通させ、キャパシタ
ＣＰ２に蓄積されている電荷が、給電路３１を経て電圧
制御回路２０に接続される補償キャパシタＣＣ及びメモ
リ部３０及び周辺回路３２の各ＭＯＳＦＥＴの拡散層静
電容量を（３Ｖcc−２ＶＴＨ）の電圧からＭＯＳＦＥＴ
Ｔ４のＶＴＨだけ低い電圧（３Ｖcc−３ＶＴＨ）まで
充電しているとする。その矩形波信号の次の半周期であ
るローレベルの信号期間に、ローレベルの信号が入力さ
れると、インバータＩ１を介してキャパシタＣＰ１に作
用するから、接続点Ｎ１に接続されるキャパシタＣＰ１
の電極の電圧は、インバータＩ１の働きにより、（２Ｖ
cc−ＶＴＨ）の電圧へ遷移されると共に、遷移された電
圧（２Ｖcc−ＶＴＨ）がＭＯＳＦＥＴ Ｔ２を導通させ
てキャパシタＣＰ２に供給される。この動作と同時に、
ローレベルの信号が、インバータＩ２、Ｉ３を介してキ
ャパシタＣＰ２に作用するから、インバータＩ３に接続
されたキャパシタＣＰ２の電極の電圧をＶccだけ負の方
向に遷移させる。したがって、その電圧（３Ｖcc−２Ｖ
ＴＨ）まで充電されていたキャパシタＣＰ２の電圧は、
（２Ｖcc−２ＶＴＨ）に遷移する。このローレベルの信
号期間中は、ＭＯＳＦＥＴ Ｔ４が導通せず、したがっ
て、出力端Ａから補償キャパシタＣＣ等への電荷の供給
は無くなるから、補償キャパシタＣＣ等の電荷は、メモ
リ部３０、周辺回路３２の動作で放電され、出力端Ａ、
給電路３１の電圧は、漸減して行く。
【０００６】そして、次の周期のハイレベルの信号期間
において、インバータＩ３に接続されたキャパシタＣＰ
２の電極の電圧をインバータＩ２、Ｉ３を介してＶccだ
け正の方向に遷移させて接続点Ｎ２に接続されたキャパ
シタＣＰ２の電極の電圧を（３Ｖcc−２ＶＴＨ）の電圧
へ遷移させる。これと同時に、ＭＯＳＦＥＴ Ｔ４が導
通するので、キャパシタＣＰ２の電圧（３Ｖcc−２Ｖ
ＴＨ）からＭＯＳＦＥＴＴ４のＶＴＨ分だけ低い電圧
（３Ｖcc−３ＶＴＨ）が、電圧制御回路２０の出力端Ａ
から給電路３１を経て補償キャパシタＣＣ及びメモリ部
３０及び周辺回路３２の各ＭＯＳＦＥＴの拡散層静電容
量に給電されてこれらは再び充電される。このような放
電と充電とが、電圧制御回路２０で矩形波信号の各周期
毎に繰り返されてメモリ部３０及び周辺回路３２への給
電が行われる。この給電により、メモリ部３０のワード
線に上記のハイレベルの書き込み電圧以上の電圧を印加
することができてデータをメモリ部３０のメモリセルに
書き込むことができる。このように、図９に示す電圧制
御回路によっても、メモリ部３０のワード線を駆動して
メモリセルにデータを書き込むことはできる。なお、電
圧制御回路２０と同様、昇圧回路の出力端の電圧を検知
して昇圧動作をする例が、特開平９−１５３２８４号公
報に記載されている。
において、インバータＩ３に接続されたキャパシタＣＰ
２の電極の電圧をインバータＩ２、Ｉ３を介してＶccだ
け正の方向に遷移させて接続点Ｎ２に接続されたキャパ
シタＣＰ２の電極の電圧を（３Ｖcc−２ＶＴＨ）の電圧
へ遷移させる。これと同時に、ＭＯＳＦＥＴ Ｔ４が導
通するので、キャパシタＣＰ２の電圧（３Ｖcc−２Ｖ
ＴＨ）からＭＯＳＦＥＴＴ４のＶＴＨ分だけ低い電圧
（３Ｖcc−３ＶＴＨ）が、電圧制御回路２０の出力端Ａ
から給電路３１を経て補償キャパシタＣＣ及びメモリ部
３０及び周辺回路３２の各ＭＯＳＦＥＴの拡散層静電容
量に給電されてこれらは再び充電される。このような放
電と充電とが、電圧制御回路２０で矩形波信号の各周期
毎に繰り返されてメモリ部３０及び周辺回路３２への給
電が行われる。この給電により、メモリ部３０のワード
線に上記のハイレベルの書き込み電圧以上の電圧を印加
することができてデータをメモリ部３０のメモリセルに
書き込むことができる。このように、図９に示す電圧制
御回路によっても、メモリ部３０のワード線を駆動して
メモリセルにデータを書き込むことはできる。なお、電
圧制御回路２０と同様、昇圧回路の出力端の電圧を検知
して昇圧動作をする例が、特開平９−１５３２８４号公
報に記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、図９に
示す上記従来の電圧制御回路２０は、上述したように、
その出力端Ａの被検電圧ＶＢＴＡを分圧した被検電圧Ｖ
ＢＴＡＤが基準電圧Ｖｒ ｅｆ未満へ降下したときに昇圧
動作を開始するから（図１１の（ａ））、電圧制御回路
２０の出力端Ａに近い給電路３１に接続されるメモリ部
３０のメモリアクセス給電部３０Ｎ（図１０）での給電
電圧は、昇圧回路の回路動作の遅れから短い時間降下を
続けた後に、所望の給電電圧へ上昇するので、昇圧の開
始に遅れはないが（図１１の（ａ））、電圧制御回路２
０から遠い給電路３１に接続され、かつ電荷を消費する
メモリアクセス給電部３０Ｒ（図１０）での給電電圧Ｖ
ＢＴ Ｂは、上記昇圧動作が開始されるよりも前の時刻
（図１１の（ｂ））の時間Ｔ１だけ前の時刻）に降下し
始め、したがって、昇圧動作が開始された時刻には既に
かなり低い電圧まで降下してしまっており、その低い電
圧からさらに降下した後に、上昇に転ずることとなるか
ら、昇圧の遅れが生じ、所望の給電電圧に至らず、目標
の給電電圧への昇圧（給電電圧の回復）が遅れてしまう
（図１１の（ｂ）参照。図１１の（ｂ）のＶ
ｒｅｆｓは、図１２の（ａ）のＶｒｅｆをＶＢＴＢに相
応させた分だけレベルシフトさせたものを表す）。その
ため、メモリ部３０等の正常の動作に支障を生じさせる
という不都合がある。
示す上記従来の電圧制御回路２０は、上述したように、
その出力端Ａの被検電圧ＶＢＴＡを分圧した被検電圧Ｖ
ＢＴＡＤが基準電圧Ｖｒ ｅｆ未満へ降下したときに昇圧
動作を開始するから（図１１の（ａ））、電圧制御回路
２０の出力端Ａに近い給電路３１に接続されるメモリ部
３０のメモリアクセス給電部３０Ｎ（図１０）での給電
電圧は、昇圧回路の回路動作の遅れから短い時間降下を
続けた後に、所望の給電電圧へ上昇するので、昇圧の開
始に遅れはないが（図１１の（ａ））、電圧制御回路２
０から遠い給電路３１に接続され、かつ電荷を消費する
メモリアクセス給電部３０Ｒ（図１０）での給電電圧Ｖ
ＢＴ Ｂは、上記昇圧動作が開始されるよりも前の時刻
（図１１の（ｂ））の時間Ｔ１だけ前の時刻）に降下し
始め、したがって、昇圧動作が開始された時刻には既に
かなり低い電圧まで降下してしまっており、その低い電
圧からさらに降下した後に、上昇に転ずることとなるか
ら、昇圧の遅れが生じ、所望の給電電圧に至らず、目標
の給電電圧への昇圧（給電電圧の回復）が遅れてしまう
（図１１の（ｂ）参照。図１１の（ｂ）のＶ
ｒｅｆｓは、図１２の（ａ）のＶｒｅｆをＶＢＴＢに相
応させた分だけレベルシフトさせたものを表す）。その
ため、メモリ部３０等の正常の動作に支障を生じさせる
という不都合がある。
【０００８】また、電圧制御回路２０の昇圧動作を開始
させるのに用いられる被検電圧として、電圧制御回路２
０から遠い給電路３１の給電末端Ｂ（図１０）の給電電
圧を被検電圧として用いて昇圧回路を構成する例もあ
る。しかし、この単なる被検電電圧出力端を変更した電
圧制御回路では、依然として、次のような不具合が生ず
る。それは、被検電圧出力端を電圧制御回路２０の出力
端Ａとした場合と長所短所が入れ替わるだけであり、被
検電圧出力端を入れ替えたとしても、技術的に解決すべ
き事項が新たに生ずるということにある。すなわち、被
検電圧出力端を給電末端Ｂとすることにより、図１２に
示すように、昇圧開始の遅れは生じなくなるが、被検電
圧出力端Ｂの給電電圧ＶＢＴＢを分圧した給電電圧Ｖ
ＢＴＢＤが略所望の給電電圧に昇圧したときには（図１
２の（ｂ））、既に、出力端Ａでの給電電圧Ｖ
ＢＴＡは、所望の給電電圧を超えて上昇してしまってお
り（図１２の（ａ）参照。図１２の（ａ）のＶｒｅｆｓ
は、図１２の（ｂ）のＶｒｅｆをＶＢＴＡに相応させた
分だけレベルシフトさせたものを表す）、したがって、
昇圧回路の昇圧動作の遅れから被検電圧出力端Ｂの給電
電圧ＶＢＴＢはさらに上昇して過昇圧となってしまい、
メモリ部３０等のトランジスタの破壊を生じさせてしま
うという意に反した結果が新たに生ずる。
させるのに用いられる被検電圧として、電圧制御回路２
０から遠い給電路３１の給電末端Ｂ（図１０）の給電電
圧を被検電圧として用いて昇圧回路を構成する例もあ
る。しかし、この単なる被検電電圧出力端を変更した電
圧制御回路では、依然として、次のような不具合が生ず
る。それは、被検電圧出力端を電圧制御回路２０の出力
端Ａとした場合と長所短所が入れ替わるだけであり、被
検電圧出力端を入れ替えたとしても、技術的に解決すべ
き事項が新たに生ずるということにある。すなわち、被
検電圧出力端を給電末端Ｂとすることにより、図１２に
示すように、昇圧開始の遅れは生じなくなるが、被検電
圧出力端Ｂの給電電圧ＶＢＴＢを分圧した給電電圧Ｖ
ＢＴＢＤが略所望の給電電圧に昇圧したときには（図１
２の（ｂ））、既に、出力端Ａでの給電電圧Ｖ
ＢＴＡは、所望の給電電圧を超えて上昇してしまってお
り（図１２の（ａ）参照。図１２の（ａ）のＶｒｅｆｓ
は、図１２の（ｂ）のＶｒｅｆをＶＢＴＡに相応させた
分だけレベルシフトさせたものを表す）、したがって、
昇圧回路の昇圧動作の遅れから被検電圧出力端Ｂの給電
電圧ＶＢＴＢはさらに上昇して過昇圧となってしまい、
メモリ部３０等のトランジスタの破壊を生じさせてしま
うという意に反した結果が新たに生ずる。
【０００９】この発明は、上述の事情に鑑みてなされた
もので、昇圧開始の遅れがなく、しかも過昇圧の発生を
防止し得る電圧制御装置及び電圧制御方法を提供するこ
とを目的としている。
もので、昇圧開始の遅れがなく、しかも過昇圧の発生を
防止し得る電圧制御装置及び電圧制御方法を提供するこ
とを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、電圧制御装置に係り、昇圧
回路と、該昇圧回路と負荷回路とを結ぶ給電路上の第１
の位置から得られる第１被検電圧が第１基準電圧まで降
下したことを検出する第１電位検出手段と、前記第１の
位置よりも前記昇圧回路に近い前記給電路上の第２の位
置から得られる第２被検電圧が第２基準電圧まで上昇し
たことを検出する第２電位検出手段とを有し、前記第１
電位検出手段からの検出出力によって前記昇圧回路を昇
圧動作状態とし、前記第２電位検出手段からの検出出力
によって前記昇圧回路を前記昇圧停止状態とすることを
特徴としている。
に、請求項１記載の発明は、電圧制御装置に係り、昇圧
回路と、該昇圧回路と負荷回路とを結ぶ給電路上の第１
の位置から得られる第１被検電圧が第１基準電圧まで降
下したことを検出する第１電位検出手段と、前記第１の
位置よりも前記昇圧回路に近い前記給電路上の第２の位
置から得られる第２被検電圧が第２基準電圧まで上昇し
たことを検出する第２電位検出手段とを有し、前記第１
電位検出手段からの検出出力によって前記昇圧回路を昇
圧動作状態とし、前記第２電位検出手段からの検出出力
によって前記昇圧回路を前記昇圧停止状態とすることを
特徴としている。
【００１１】請求項２記載の発明は、請求項１記載の電
圧制御装置に係り、前記第１電位検出手段は、複数の位
置から得られる複数の第１被検電圧の内、いずれか１つ
でも第１基準電圧まで降下したことを検出するものであ
ることを特徴としている。
圧制御装置に係り、前記第１電位検出手段は、複数の位
置から得られる複数の第１被検電圧の内、いずれか１つ
でも第１基準電圧まで降下したことを検出するものであ
ることを特徴としている。
【００１２】請求項３記載の発明は、請求項１記載の電
圧制御装置に係り、方法複数の第１基準電圧の中の１つ
を選択する選択手段を有し、前記第１電位検出手段は、
第１被検電圧が前記選択した基準電圧まで降下したこと
を検出するものであることを特徴としている。
圧制御装置に係り、方法複数の第１基準電圧の中の１つ
を選択する選択手段を有し、前記第１電位検出手段は、
第１被検電圧が前記選択した基準電圧まで降下したこと
を検出するものであることを特徴としている。
【００１３】請求項４記載の発明は、請求項１記載の電
圧制御装置に係り、複数の第２基準電圧の中の１つを選
択する選択手段を有し、前記第２電位検出手段は、第２
被検電圧が前記選択した基準電圧まで上昇したことを検
出するものであることを特徴としている。
圧制御装置に係り、複数の第２基準電圧の中の１つを選
択する選択手段を有し、前記第２電位検出手段は、第２
被検電圧が前記選択した基準電圧まで上昇したことを検
出するものであることを特徴としている。
【００１４】請求項５記載の発明は、電圧制御装置に係
り、昇圧回路と、該昇圧回路と負荷回路とを結ぶ給電路
上から得られる被検電圧が第１基準電圧まで降下したこ
とを検出する第１電位検出手段と、前記被検電圧が第２
基準電圧まで上昇したことを検出する第２電位検出手段
とを有し、前記第１電位検出手段からの検出出力によっ
て前記昇圧回路を昇圧動作状態とし、前記第２電位検出
手段からの検出出力によって前記昇圧回路を前記昇圧停
止状態とすることを特徴としている。
り、昇圧回路と、該昇圧回路と負荷回路とを結ぶ給電路
上から得られる被検電圧が第１基準電圧まで降下したこ
とを検出する第１電位検出手段と、前記被検電圧が第２
基準電圧まで上昇したことを検出する第２電位検出手段
とを有し、前記第１電位検出手段からの検出出力によっ
て前記昇圧回路を昇圧動作状態とし、前記第２電位検出
手段からの検出出力によって前記昇圧回路を前記昇圧停
止状態とすることを特徴としている。
【００１５】請求項６記載の発明は、電圧制御方法係
り、昇圧回路と負荷回路とを結ぶ給電路上の第１の位置
から得られる第１被検電圧が第１基準電圧まで降下した
とき、前記昇圧回路を昇圧動作状態にし、前記第１の位
置よりも前記昇圧回路に近い前記給電路上の第２の位置
から得られる第２被検電圧が第２基準電圧まで上昇した
とき、前記昇圧回路を前記昇圧停止状態にすることを特
徴としている。
り、昇圧回路と負荷回路とを結ぶ給電路上の第１の位置
から得られる第１被検電圧が第１基準電圧まで降下した
とき、前記昇圧回路を昇圧動作状態にし、前記第１の位
置よりも前記昇圧回路に近い前記給電路上の第２の位置
から得られる第２被検電圧が第２基準電圧まで上昇した
とき、前記昇圧回路を前記昇圧停止状態にすることを特
徴としている。
【００１６】請求項７記載の発明は、電圧制御方法に係
り、昇圧回路と負荷回路とを結ぶ給電路上から得られる
被検電圧が第１基準電圧まで降下したとき、前記昇圧回
路を昇圧動作状態にし、前記被検電圧が第２基準電圧ま
で上昇したとき、前記昇圧回路を前記昇圧停止状態にす
ることを特徴としている。
り、昇圧回路と負荷回路とを結ぶ給電路上から得られる
被検電圧が第１基準電圧まで降下したとき、前記昇圧回
路を昇圧動作状態にし、前記被検電圧が第２基準電圧ま
で上昇したとき、前記昇圧回路を前記昇圧停止状態にす
ることを特徴としている。
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である電圧制御回路の電
気的構成を示すブロック図、また、図２は、同昇圧回路
の動作を説明する波形図である。この例の電圧制御回路
２０Ａは、半導体集積回路、例えば、メモリへの給電に
おける昇圧開始の遅れを除くと共に、昇圧が過昇圧とな
らない回路に係り、検知回路２３と、Ｓ−Ｒフリップフ
ロップ回路（発振制御回路）２４と、発振回路２５と、
昇圧回路２６とから構成されている。この電圧制御回路
２０Ａは、従来と同様、図１０に示すように、メモリ部
３０及び周辺回路３２へ給電路３１を経て接続されてい
る。また、検知回路２３は、第１の比較回路２３Ａと、
第２の比較回路２３Ｂと、第１のパルス発生回路２３Ｃ
と、第２のパルス発生回路２３Ｄとから構成されてい
る。第１の比較回路２３Ａは、給電路３１の給電末端Ｂ
（図１０）の被検電圧（ブースト電圧）ＶＢＴＢが第１
の比較入力端に入力されると共に、基準電圧Ｖｒｅ ｆが
第２の比較入力端に入力される。第２の比較回路２３Ｂ
は、電圧制御回路２０Ａの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢＴＡが第１の比較入力端に入力さ
れると共に、基準電圧Ｖｒｅｆが第２の比較入力端に入
力される。そして、第１の比較回路２３Ａは、被検電圧
（ブースト電圧）ＶＢＴＢが高い電圧から低い電圧の方
へ降下するときのみ動作するように構成され、また、第
２の比較回路３３Ｂは、被検電圧（ブースト電圧）Ｖ
ＢＴＡが高い電圧から低い電圧の方へ降下するときのみ
動作するように構成されている。第１のパルス発生回路
２３Ｃは、第１の比較回路２３Ａから出力された信号
（比較結果の信号）のハイレベルへの信号遷移に応答し
て短いワンショットパルスを発生する。また、第２のパ
ルス発生回路２３Ｄは、第２の比較回路２３Ｂから出力
された信号（比較結果の信号）のハイレベルへの信号遷
移に応答して短いワンショットパルスを発生する。Ｓ−
Ｒフリップフロップ回路２４は、第１のパルス発生回路
２３Ｃから出力されたワンショットパルスの前縁に応答
してその出力端Ｑにハイレベルの昇圧開始電圧（検知信
号）ＶＢＵＰを出力し、第２のパルス発生回路２３Ｄか
ら出力されたワンショットパルスの前縁に応答してその
出力端Ｑに発生していたハイレベルの信号をローレベル
の昇圧停止電圧（検知信号）Ｖ ＢＳＴへ遷移させる。な
お、発振回路及び昇圧回路の各々は、図９の構成と同一
構成であるので、図１においても、図９の発振回路及び
昇圧回路に付したと同一の符号を付してその説明を省略
する。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である電圧制御回路の電
気的構成を示すブロック図、また、図２は、同昇圧回路
の動作を説明する波形図である。この例の電圧制御回路
２０Ａは、半導体集積回路、例えば、メモリへの給電に
おける昇圧開始の遅れを除くと共に、昇圧が過昇圧とな
らない回路に係り、検知回路２３と、Ｓ−Ｒフリップフ
ロップ回路（発振制御回路）２４と、発振回路２５と、
昇圧回路２６とから構成されている。この電圧制御回路
２０Ａは、従来と同様、図１０に示すように、メモリ部
３０及び周辺回路３２へ給電路３１を経て接続されてい
る。また、検知回路２３は、第１の比較回路２３Ａと、
第２の比較回路２３Ｂと、第１のパルス発生回路２３Ｃ
と、第２のパルス発生回路２３Ｄとから構成されてい
る。第１の比較回路２３Ａは、給電路３１の給電末端Ｂ
（図１０）の被検電圧（ブースト電圧）ＶＢＴＢが第１
の比較入力端に入力されると共に、基準電圧Ｖｒｅ ｆが
第２の比較入力端に入力される。第２の比較回路２３Ｂ
は、電圧制御回路２０Ａの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢＴＡが第１の比較入力端に入力さ
れると共に、基準電圧Ｖｒｅｆが第２の比較入力端に入
力される。そして、第１の比較回路２３Ａは、被検電圧
（ブースト電圧）ＶＢＴＢが高い電圧から低い電圧の方
へ降下するときのみ動作するように構成され、また、第
２の比較回路３３Ｂは、被検電圧（ブースト電圧）Ｖ
ＢＴＡが高い電圧から低い電圧の方へ降下するときのみ
動作するように構成されている。第１のパルス発生回路
２３Ｃは、第１の比較回路２３Ａから出力された信号
（比較結果の信号）のハイレベルへの信号遷移に応答し
て短いワンショットパルスを発生する。また、第２のパ
ルス発生回路２３Ｄは、第２の比較回路２３Ｂから出力
された信号（比較結果の信号）のハイレベルへの信号遷
移に応答して短いワンショットパルスを発生する。Ｓ−
Ｒフリップフロップ回路２４は、第１のパルス発生回路
２３Ｃから出力されたワンショットパルスの前縁に応答
してその出力端Ｑにハイレベルの昇圧開始電圧（検知信
号）ＶＢＵＰを出力し、第２のパルス発生回路２３Ｄか
ら出力されたワンショットパルスの前縁に応答してその
出力端Ｑに発生していたハイレベルの信号をローレベル
の昇圧停止電圧（検知信号）Ｖ ＢＳＴへ遷移させる。な
お、発振回路及び昇圧回路の各々は、図９の構成と同一
構成であるので、図１においても、図９の発振回路及び
昇圧回路に付したと同一の符号を付してその説明を省略
する。
【００１８】次に、図１、図２及び図１０を参照して、
この例の動作について説明する。この例の電圧制御回路
２０Ａは、充電及び放電（従来の昇圧回路と同様）を交
互に繰り返す間欠的な昇圧動作を行いつつ、給電路３１
（図１０）を経て負荷回路、例えば、メモリ部３０及び
周辺回路３２に給電する。電圧制御回路２０Ａの間欠的
な昇圧動作の充電期間中に、従来の昇圧回路と同様の充
電方式で、補償キャパシタＣＣ並びにメモリ部３０及び
周辺回路を構成する各ＭＯＳＦＥＴの拡散層静電容量に
電荷が蓄積される。そして、上記間欠的な昇圧動作の放
電期間中に、メモリ部３０及び周辺回路３２の動作によ
り、補償キャパシタＣＣ並びにメモリ部３０及び周辺回
路を構成する各ＭＯＳＦＥＴの拡散層静電容量に蓄積さ
れていた電荷は給電路３１を経てメモリ部３０及び周辺
回路３２へ供給され、給電路３１上の給電末端の給電電
圧（被検電圧）ＶＢＴＢは、抵抗Ｒで示される給電路３
１に入る分布抵抗及び分布される拡散層静電容量で決ま
る時定数で漸次降下して行く。その被検電圧ＶＢＴＢが
基準電圧Ｖｒｅｆ以下になろうとするとき（図２の
（ａ））、それまでローレベルの信号を出力していた第
１の比較回路２３Ａからハイレベルの信号（比較結果の
信号）が出力される。このローレベルからハイレベルへ
の信号遷移に応答して第１のパルス発生回路２３Ｃから
ワンショットパルス（図２の（ｃ））が発生される。ま
た、この時点では、給電始端Ａの電圧は、給電末端Ｂの
電圧よりも高い電圧にあるから第２の比較回路からはハ
イレベルの信号は出力されない。したがって、第１のパ
ルス発生回路２３Ｃから出力されたパルスの前縁に応答
するＳ−Ｒフリップフロップ回路２４の出力端Ｑからハ
イレベルの昇圧開始電圧（検知信号）ＶＢＵＰ（図２の
（ｅ））が出力される。Ｓ−Ｒフリップフロップ回路２
４から出力されたハイレベルの昇圧開始電圧Ｖ
ＢＵＰは、発振回路２５に供給され、発振回路２５から
一定周期の矩形波信号が発生される。この矩形波信号
は、昇圧回路２６に供給されて昇圧回路２６での昇圧動
作が開始される。
この例の動作について説明する。この例の電圧制御回路
２０Ａは、充電及び放電（従来の昇圧回路と同様）を交
互に繰り返す間欠的な昇圧動作を行いつつ、給電路３１
（図１０）を経て負荷回路、例えば、メモリ部３０及び
周辺回路３２に給電する。電圧制御回路２０Ａの間欠的
な昇圧動作の充電期間中に、従来の昇圧回路と同様の充
電方式で、補償キャパシタＣＣ並びにメモリ部３０及び
周辺回路を構成する各ＭＯＳＦＥＴの拡散層静電容量に
電荷が蓄積される。そして、上記間欠的な昇圧動作の放
電期間中に、メモリ部３０及び周辺回路３２の動作によ
り、補償キャパシタＣＣ並びにメモリ部３０及び周辺回
路を構成する各ＭＯＳＦＥＴの拡散層静電容量に蓄積さ
れていた電荷は給電路３１を経てメモリ部３０及び周辺
回路３２へ供給され、給電路３１上の給電末端の給電電
圧（被検電圧）ＶＢＴＢは、抵抗Ｒで示される給電路３
１に入る分布抵抗及び分布される拡散層静電容量で決ま
る時定数で漸次降下して行く。その被検電圧ＶＢＴＢが
基準電圧Ｖｒｅｆ以下になろうとするとき（図２の
（ａ））、それまでローレベルの信号を出力していた第
１の比較回路２３Ａからハイレベルの信号（比較結果の
信号）が出力される。このローレベルからハイレベルへ
の信号遷移に応答して第１のパルス発生回路２３Ｃから
ワンショットパルス（図２の（ｃ））が発生される。ま
た、この時点では、給電始端Ａの電圧は、給電末端Ｂの
電圧よりも高い電圧にあるから第２の比較回路からはハ
イレベルの信号は出力されない。したがって、第１のパ
ルス発生回路２３Ｃから出力されたパルスの前縁に応答
するＳ−Ｒフリップフロップ回路２４の出力端Ｑからハ
イレベルの昇圧開始電圧（検知信号）ＶＢＵＰ（図２の
（ｅ））が出力される。Ｓ−Ｒフリップフロップ回路２
４から出力されたハイレベルの昇圧開始電圧Ｖ
ＢＵＰは、発振回路２５に供給され、発振回路２５から
一定周期の矩形波信号が発生される。この矩形波信号
は、昇圧回路２６に供給されて昇圧回路２６での昇圧動
作が開始される。
【００１９】昇圧回路２６の昇圧動作により、出力端Ａ
から得られる被検電圧ＶＢＴＡは、回路動作の遅れで暫
く電圧降下した後に上昇して行き、基準電圧Ｖｒｅｆを
超えると（図２の（ｂ））、それまでローレベルの信号
を出力していた第２の比較回路２３Ｄからハイレベルの
信号（比較結果の信号）が出力される。このローレベル
からハイレベルへの信号遷移に応答して第２のパルス発
生回路２３Ｄからワンショットパルス（図２の（ｄ））
が発生されてＳ−Ｒフリップフロップ回路２４へ供給さ
れる。したがって、Ｓ−Ｒフリップフロップ回路２４は
リセットされ、ローレベルの昇圧停止電圧（検知信号）
ＶＢＳＴ（図２の（ｅ））がＳ−Ｒフリップフロップ回
路２４から出力されて発振回路２５の発振動作は停止
し、昇圧回路２６での昇圧動作は停止する。図２の
（ｆ）は、昇圧回路２６から出力される昇圧開始から昇
圧停止までの出力電圧ＶＢＴＡを示す。なお、電圧制御
回路２０Ａの昇圧動作は、電圧制御回路２０Ａの回路動
作の遅れから昇圧停止となってから時間Ｔ３後に被検電
位ＶＢＴＢが基準電圧Ｖrefに到達する。
から得られる被検電圧ＶＢＴＡは、回路動作の遅れで暫
く電圧降下した後に上昇して行き、基準電圧Ｖｒｅｆを
超えると（図２の（ｂ））、それまでローレベルの信号
を出力していた第２の比較回路２３Ｄからハイレベルの
信号（比較結果の信号）が出力される。このローレベル
からハイレベルへの信号遷移に応答して第２のパルス発
生回路２３Ｄからワンショットパルス（図２の（ｄ））
が発生されてＳ−Ｒフリップフロップ回路２４へ供給さ
れる。したがって、Ｓ−Ｒフリップフロップ回路２４は
リセットされ、ローレベルの昇圧停止電圧（検知信号）
ＶＢＳＴ（図２の（ｅ））がＳ−Ｒフリップフロップ回
路２４から出力されて発振回路２５の発振動作は停止
し、昇圧回路２６での昇圧動作は停止する。図２の
（ｆ）は、昇圧回路２６から出力される昇圧開始から昇
圧停止までの出力電圧ＶＢＴＡを示す。なお、電圧制御
回路２０Ａの昇圧動作は、電圧制御回路２０Ａの回路動
作の遅れから昇圧停止となってから時間Ｔ３後に被検電
位ＶＢＴＢが基準電圧Ｖrefに到達する。
【００２０】このように、この例の構成によれば、負荷
回路側の給電末端Ｂから得られる被検電圧ＶＢＴＢと基
準電圧Ｖｒｅｆとを比較して得られる比較結果の信号に
より昇圧動作を開始させ、電圧制御回路２０Ａの出力端
Ａから得られる被検電圧ＶＢ ＴＡと基準電圧Ｖｒｅｆと
を比較して得られる比較結果の信号により昇圧動作を停
止させるように構成したので、給電末端における昇圧動
作の遅れは無くなるし、また、過昇圧も無くなる。した
がって、昇圧動作の遅れによるメモリ部３０及び周辺回
路３２の正常な動作は維持し得るし、また、過昇圧によ
るメモリ部３０及び周辺回路３２を構成するトランジス
タの破壊の虞も除き得る。
回路側の給電末端Ｂから得られる被検電圧ＶＢＴＢと基
準電圧Ｖｒｅｆとを比較して得られる比較結果の信号に
より昇圧動作を開始させ、電圧制御回路２０Ａの出力端
Ａから得られる被検電圧ＶＢ ＴＡと基準電圧Ｖｒｅｆと
を比較して得られる比較結果の信号により昇圧動作を停
止させるように構成したので、給電末端における昇圧動
作の遅れは無くなるし、また、過昇圧も無くなる。した
がって、昇圧動作の遅れによるメモリ部３０及び周辺回
路３２の正常な動作は維持し得るし、また、過昇圧によ
るメモリ部３０及び周辺回路３２を構成するトランジス
タの破壊の虞も除き得る。
【００２１】◇第２実施例 図３は、この発明の第２実施例である電圧制御回路の電
気的構成を示すブロック図、また、図４は、同昇圧回路
の動作を説明する波形図である。この実施例の構成が、
上述の第１実施例のそれと大きく異なるところは、被検
電圧を１つにし、かつ、昇圧開始の基準電圧及び昇圧開
始の基準電圧よりも低い昇圧停止の基準電圧を用いて検
知回路３３を構成した点にある。すなわち、検知回路３
３は、第１の比較回路３３Ａと、第２の比較回路３３Ｂ
と、第１のパルス発生回路３３Ｃと、第２のパルス発生
回路３３Ｄとから構成されている。第１の比較回路３３
Ａは、電圧制御回路２０Ｂの被検電圧出力端Ａ（図１
０）の被検電圧（ブースト電圧）ＶＢＴＡが第１の比較
入力端に入力されると共に、昇圧開始の基準電圧ＶＡが
第２の比較入力端に入力される。第２の比較回路３３Ｂ
は、電圧制御回路２０Ｂの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢ ＴＡが第１の比較入力端に入力さ
れると共に、昇圧停止の基準電圧ＶＢが第２の比較入力
端に入力される。基準電圧ＶＡは、基準電圧ＶＢよりも
高く設定されている。そして、第１の比較回路３３Ａ
は、被検電圧（ブースト電圧）ＶＢＴＡが高い電圧から
低い電圧の方へ降下するときのみ動作するように構成さ
れ、また、第２の比較回路３３Ｂは、被検電圧（ブース
ト電圧）ＶＢＴＡが高い電圧から低い電圧の方へ降下す
るときのみ動作するように構成されている。第１のパル
ス発生回路３３Ｃは、第１の比較回路３３Ａから出力さ
れた信号（比較結果の信号）のハイレベルへの信号遷移
に応答して短いワンショットパルスを発生する。第２の
パルス発生回路３３Ｄは、第２の比較回路３３Ｂから出
力された信号（比較結果の信号）のハイレベルへの信号
遷移に応答して短いワンショットパルスを発生する。Ｓ
−Ｒフリップフロップ回路２４は、第１のパルス発生回
路３３Ｃから出力されたパルスの前縁に応答してその出
力端Ｑにハイレベルの昇圧開始電圧（検知信号）を出力
し、第２のパルス発生回路３３Ｄから出力されたパルス
の前縁に応答してその出力端Ｑに発生していたハイレベ
ルの電圧をローレベルの昇圧停止電圧へ遷移させる。
気的構成を示すブロック図、また、図４は、同昇圧回路
の動作を説明する波形図である。この実施例の構成が、
上述の第１実施例のそれと大きく異なるところは、被検
電圧を１つにし、かつ、昇圧開始の基準電圧及び昇圧開
始の基準電圧よりも低い昇圧停止の基準電圧を用いて検
知回路３３を構成した点にある。すなわち、検知回路３
３は、第１の比較回路３３Ａと、第２の比較回路３３Ｂ
と、第１のパルス発生回路３３Ｃと、第２のパルス発生
回路３３Ｄとから構成されている。第１の比較回路３３
Ａは、電圧制御回路２０Ｂの被検電圧出力端Ａ（図１
０）の被検電圧（ブースト電圧）ＶＢＴＡが第１の比較
入力端に入力されると共に、昇圧開始の基準電圧ＶＡが
第２の比較入力端に入力される。第２の比較回路３３Ｂ
は、電圧制御回路２０Ｂの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢ ＴＡが第１の比較入力端に入力さ
れると共に、昇圧停止の基準電圧ＶＢが第２の比較入力
端に入力される。基準電圧ＶＡは、基準電圧ＶＢよりも
高く設定されている。そして、第１の比較回路３３Ａ
は、被検電圧（ブースト電圧）ＶＢＴＡが高い電圧から
低い電圧の方へ降下するときのみ動作するように構成さ
れ、また、第２の比較回路３３Ｂは、被検電圧（ブース
ト電圧）ＶＢＴＡが高い電圧から低い電圧の方へ降下す
るときのみ動作するように構成されている。第１のパル
ス発生回路３３Ｃは、第１の比較回路３３Ａから出力さ
れた信号（比較結果の信号）のハイレベルへの信号遷移
に応答して短いワンショットパルスを発生する。第２の
パルス発生回路３３Ｄは、第２の比較回路３３Ｂから出
力された信号（比較結果の信号）のハイレベルへの信号
遷移に応答して短いワンショットパルスを発生する。Ｓ
−Ｒフリップフロップ回路２４は、第１のパルス発生回
路３３Ｃから出力されたパルスの前縁に応答してその出
力端Ｑにハイレベルの昇圧開始電圧（検知信号）を出力
し、第２のパルス発生回路３３Ｄから出力されたパルス
の前縁に応答してその出力端Ｑに発生していたハイレベ
ルの電圧をローレベルの昇圧停止電圧へ遷移させる。
【００２２】次に、図３、図４及び図１０を参照して、
この例の動作について説明する。この例の電圧制御回路
２０Ｂは、電圧制御回路２０Ｂの出力電圧が昇圧開始の
基準電圧へ降下したとき電圧制御回路２０Ｂの昇圧動作
を開始させ、電圧制御回路２０Ｂの出力電圧が昇圧開始
の基準電圧よりも高い昇圧停止の基準電圧まで昇圧され
たとき電圧制御回路２０Ｂの昇圧動作を停止させるよう
に動作する。電圧制御回路２０Ｂの間欠的な昇圧動作の
充電期間中に、第１実施例と同様の充電方式で、補償キ
ャパシタＣＣ並びにメモリ部３０及び周辺回路を構成す
る各ＭＯＳＦＥＴの拡散層静電容量に電荷が蓄積され
る。そして、上記間欠的な昇圧動作の放電期間中に、メ
モリ部３０及び周辺回路３２の動作により、補償キャパ
シタＣＣ並びにメモリ部３０及び周辺回路３２を構成す
る各ＭＯＳＦＥＴの拡散層静電容量に蓄積されていた電
荷が給電路３１を経てメモリ部３０及び周辺回路３２へ
供給され、給電路３１上の給電始端Ａの被検電圧Ｖ
ＢＴＡは、抵抗Ｒで示される給電路３１に入る分布抵抗
及び分布される拡散層静電容量で決まる時定数で漸次降
下して行く。
この例の動作について説明する。この例の電圧制御回路
２０Ｂは、電圧制御回路２０Ｂの出力電圧が昇圧開始の
基準電圧へ降下したとき電圧制御回路２０Ｂの昇圧動作
を開始させ、電圧制御回路２０Ｂの出力電圧が昇圧開始
の基準電圧よりも高い昇圧停止の基準電圧まで昇圧され
たとき電圧制御回路２０Ｂの昇圧動作を停止させるよう
に動作する。電圧制御回路２０Ｂの間欠的な昇圧動作の
充電期間中に、第１実施例と同様の充電方式で、補償キ
ャパシタＣＣ並びにメモリ部３０及び周辺回路を構成す
る各ＭＯＳＦＥＴの拡散層静電容量に電荷が蓄積され
る。そして、上記間欠的な昇圧動作の放電期間中に、メ
モリ部３０及び周辺回路３２の動作により、補償キャパ
シタＣＣ並びにメモリ部３０及び周辺回路３２を構成す
る各ＭＯＳＦＥＴの拡散層静電容量に蓄積されていた電
荷が給電路３１を経てメモリ部３０及び周辺回路３２へ
供給され、給電路３１上の給電始端Ａの被検電圧Ｖ
ＢＴＡは、抵抗Ｒで示される給電路３１に入る分布抵抗
及び分布される拡散層静電容量で決まる時定数で漸次降
下して行く。
【００２３】この被検電圧ＶＢＴＡが昇圧開始の基準電
圧ＶＡ以下になろうとするとき（図４の（ａ））、それ
までローレベルの信号を出力していた第１の比較回路３
３Ａからハイレベルの信号（比較結果の信号）が出力さ
れる。このローレベルからハイレベルへの信号遷移に応
答して第１のパルス発生回路３３Ｃからワンショットパ
ルス（図４の（ｂ））が出力される。このパルスの前縁
に応答してＳ−Ｒフリップフロップ回路２４の出力端Ｑ
からハイレベルの昇圧開始電圧ＶＢＵＰが出力される
（図４の（ｄ））。フリップフロップ回路２４からのハ
イレベルの昇圧開始電圧ＶＢＵＰは、発振回路２５に供
給され、発振回路２５から一定周期の矩形波信号が発生
される。その矩形波信号は、昇圧回路２６に供給されて
昇圧回路２６での昇圧動作が開始される。
圧ＶＡ以下になろうとするとき（図４の（ａ））、それ
までローレベルの信号を出力していた第１の比較回路３
３Ａからハイレベルの信号（比較結果の信号）が出力さ
れる。このローレベルからハイレベルへの信号遷移に応
答して第１のパルス発生回路３３Ｃからワンショットパ
ルス（図４の（ｂ））が出力される。このパルスの前縁
に応答してＳ−Ｒフリップフロップ回路２４の出力端Ｑ
からハイレベルの昇圧開始電圧ＶＢＵＰが出力される
（図４の（ｄ））。フリップフロップ回路２４からのハ
イレベルの昇圧開始電圧ＶＢＵＰは、発振回路２５に供
給され、発振回路２５から一定周期の矩形波信号が発生
される。その矩形波信号は、昇圧回路２６に供給されて
昇圧回路２６での昇圧動作が開始される。
【００２４】この昇圧回路２６の昇圧動作が続行され、
出力端（給電始端）Ａの被検電圧Ｖ ＢＴＡは、上記第１
実施例と同様、回路動作の遅れで暫く電圧降下した後に
上昇して行く。この被検電圧ＶＢＴＡが、昇圧停止の基
準電圧ＶＢを超えると（図４の（ａ））、それまでロー
レベルの信号を出力していた第２の比較回路３３Ｂから
ハイレベルの信号（比較結果の信号）が出力される。こ
のローレベルからハイレベルへの信号遷移に応答して第
２のパルス発生回路３３Ｄからワンショットパルス（図
４の（ｄ））が出力される。このパルスの前縁に応答し
てＳ−Ｒフリップフロップ回路２４の出力端Ｑからロー
レベルの昇圧停止電圧ＶＢＳＴが出力される（図４の
（ｄ））。したがって、フリップフロップ回路２４から
出力されたローレベルの昇圧停止電圧に応答して発振回
路２５の発振動作は停止し、昇圧回路２６での昇圧動作
は停止する。図４の（ｅ）は、昇圧回路２６から出力さ
れる昇圧開始から昇圧停止までの出力電圧ＶＢＴＡを示
す。なお、電圧制御回路２０Ｂの昇圧動作は、電圧制御
回路２０Ｂの回路動作の遅れから昇圧停止となってから
第１実施例と同趣旨の時間後に被検電位ＶＢＴＡが基準
電圧ＶＡに到達する。
出力端（給電始端）Ａの被検電圧Ｖ ＢＴＡは、上記第１
実施例と同様、回路動作の遅れで暫く電圧降下した後に
上昇して行く。この被検電圧ＶＢＴＡが、昇圧停止の基
準電圧ＶＢを超えると（図４の（ａ））、それまでロー
レベルの信号を出力していた第２の比較回路３３Ｂから
ハイレベルの信号（比較結果の信号）が出力される。こ
のローレベルからハイレベルへの信号遷移に応答して第
２のパルス発生回路３３Ｄからワンショットパルス（図
４の（ｄ））が出力される。このパルスの前縁に応答し
てＳ−Ｒフリップフロップ回路２４の出力端Ｑからロー
レベルの昇圧停止電圧ＶＢＳＴが出力される（図４の
（ｄ））。したがって、フリップフロップ回路２４から
出力されたローレベルの昇圧停止電圧に応答して発振回
路２５の発振動作は停止し、昇圧回路２６での昇圧動作
は停止する。図４の（ｅ）は、昇圧回路２６から出力さ
れる昇圧開始から昇圧停止までの出力電圧ＶＢＴＡを示
す。なお、電圧制御回路２０Ｂの昇圧動作は、電圧制御
回路２０Ｂの回路動作の遅れから昇圧停止となってから
第１実施例と同趣旨の時間後に被検電位ＶＢＴＡが基準
電圧ＶＡに到達する。
【００２５】このように、この例の構成によれば、電圧
制御回路２０Ｂの給電始端Ａから得られる被検電圧Ｖ
ＢＴＡと昇圧開始の基準電圧ＶＡとを比較して得られる
比較結果の信号により昇圧動作を開始させ、電圧制御回
路２０Ａの出力端Ａから得られる被検電圧ＶＢＴＡと昇
圧停止の基準電圧ＶＢとを比較して得られる比較結果の
信号により昇圧動作を停止させるように構成したので、
給電末端における昇圧動作の遅れは無くなり、また、過
昇圧となることも無くなる。したがって、回路量の低減
の下で、昇圧動作の遅れによるメモリ部３０及び周辺回
路３２の正常な動作は維持し得るし、また、過昇圧によ
るメモリ部３０及び周辺回路３２を構成するトランジス
タの破壊の虞も除き得る。
制御回路２０Ｂの給電始端Ａから得られる被検電圧Ｖ
ＢＴＡと昇圧開始の基準電圧ＶＡとを比較して得られる
比較結果の信号により昇圧動作を開始させ、電圧制御回
路２０Ａの出力端Ａから得られる被検電圧ＶＢＴＡと昇
圧停止の基準電圧ＶＢとを比較して得られる比較結果の
信号により昇圧動作を停止させるように構成したので、
給電末端における昇圧動作の遅れは無くなり、また、過
昇圧となることも無くなる。したがって、回路量の低減
の下で、昇圧動作の遅れによるメモリ部３０及び周辺回
路３２の正常な動作は維持し得るし、また、過昇圧によ
るメモリ部３０及び周辺回路３２を構成するトランジス
タの破壊の虞も除き得る。
【００２６】◇第３実施例 図５は、この発明の第３実施例である電圧制御回路の電
気的構成を示すブロック図、図６は、同昇圧回路が適用
される半導体メモリ装置における負荷側の複数の被検電
圧出力端の位置を図解する図である。この実施例の構成
が、上述の第１実施例のそれと大きく異なる点は、降下
して行く負荷回路側の複数の被検電圧と１つの基準電圧
とを比較して最先に基準電圧に降下した被検電圧と基準
電圧との比較結果の信号で昇圧動作を開始させるように
構成した点である。すなわち、検知回路４３は、電圧制
御回路２０Ｃから負荷回路、例えば、メモリ部３０を構
成する複数のメモリアクセス給電部（デコーダ、セレク
タ）３０Ａｉ（ｉ＝１，２，…，Ｎ）及び周辺回路３２
に給電する給電路３１上であって、負荷（メモリ部）側
の複数の被検電圧出力端Ｂi毎に当該被検電圧出力端Ｂi
に接続される第１〜第Ｎの比較回路４３Ｂｉと、給電路
の給電始端Ａに設けた１つの比較回路４３Ａと、比較回
路４３Ｂｉ毎にその出力に接続されるパルス発生回路４
３Ｃｉと、比較回路４３Ａの出力に接続されたパルス発
生回路４３Ｄと、各比較回路４３Ｃｉの出力に接続され
たノア回路４３Ｅと、ノア回路４３Ｅの出力に接続され
たインバータ４３Ｆとから構成される。Ｓ−Ｒフリップ
フロップ回路２４のセツト入力端Ｓは、インバータ４３
Ｆの出力に接続され、リセット入力端Ｒはパルス発生回
路４３Ｄの出力に接続されている。比較回路４３Ｂｉ
は、昇圧開始の基準電圧ＶＢと被検電圧出力端Ｂiから
の被検電圧ＶＢＴＢｉとを比較して比較結果の信号を出
力する。比較回路４３Ａは、昇圧停止の基準電圧ＶＡと
給電始端Ａからの被検電圧ＶＢ ＴＡとを比較して比較結
果の信号を出力する。
気的構成を示すブロック図、図６は、同昇圧回路が適用
される半導体メモリ装置における負荷側の複数の被検電
圧出力端の位置を図解する図である。この実施例の構成
が、上述の第１実施例のそれと大きく異なる点は、降下
して行く負荷回路側の複数の被検電圧と１つの基準電圧
とを比較して最先に基準電圧に降下した被検電圧と基準
電圧との比較結果の信号で昇圧動作を開始させるように
構成した点である。すなわち、検知回路４３は、電圧制
御回路２０Ｃから負荷回路、例えば、メモリ部３０を構
成する複数のメモリアクセス給電部（デコーダ、セレク
タ）３０Ａｉ（ｉ＝１，２，…，Ｎ）及び周辺回路３２
に給電する給電路３１上であって、負荷（メモリ部）側
の複数の被検電圧出力端Ｂi毎に当該被検電圧出力端Ｂi
に接続される第１〜第Ｎの比較回路４３Ｂｉと、給電路
の給電始端Ａに設けた１つの比較回路４３Ａと、比較回
路４３Ｂｉ毎にその出力に接続されるパルス発生回路４
３Ｃｉと、比較回路４３Ａの出力に接続されたパルス発
生回路４３Ｄと、各比較回路４３Ｃｉの出力に接続され
たノア回路４３Ｅと、ノア回路４３Ｅの出力に接続され
たインバータ４３Ｆとから構成される。Ｓ−Ｒフリップ
フロップ回路２４のセツト入力端Ｓは、インバータ４３
Ｆの出力に接続され、リセット入力端Ｒはパルス発生回
路４３Ｄの出力に接続されている。比較回路４３Ｂｉ
は、昇圧開始の基準電圧ＶＢと被検電圧出力端Ｂiから
の被検電圧ＶＢＴＢｉとを比較して比較結果の信号を出
力する。比較回路４３Ａは、昇圧停止の基準電圧ＶＡと
給電始端Ａからの被検電圧ＶＢ ＴＡとを比較して比較結
果の信号を出力する。
【００２７】次に、図５及び図６を参照して、この実施
例の動作について説明する。この実施例の電圧制御回路
２０Ｃは、メモリ部３０及び周辺回路３２側での昇圧動
作の遅れをより確実に無くし、しかもメモリ部３０及び
周辺回路３２側での電圧が過昇圧にならないように動作
する。電圧制御回路２０Ｃの間欠的な昇圧動作の充電期
間中に、上記各実施例と同様の充電方式で、補償キャパ
シタＣＣ並びにメモリ部３０及び周辺回路を構成する各
ＭＯＳＦＥＴの拡散層静電容量に電荷が蓄積される。そ
して、上記間欠的な昇圧動作の放電期間中に、メモリ部
３０及び周辺回路３２の動作により、補償キャパシタＣ
Ｃ並びにメモリ部３０の複数のメモリアクセス給電部３
０Ａｉ及び周辺回路３２を構成する各ＭＯＳＦＥＴの拡
散層静電容量に蓄積されていた電荷が給電路３１を経て
その時刻に電荷の被供給対象となるメモリ部３０及び周
辺回路３２へ供給され、給電路３１上の複数の被検電圧
出力端Ｂｉの被検電圧ＶＢＴＢｉは、抵抗Ｒで示される
給電路３１に入る分布抵抗及び分布される拡散層静電容
量で決まる時定数で漸次上昇して行く。
例の動作について説明する。この実施例の電圧制御回路
２０Ｃは、メモリ部３０及び周辺回路３２側での昇圧動
作の遅れをより確実に無くし、しかもメモリ部３０及び
周辺回路３２側での電圧が過昇圧にならないように動作
する。電圧制御回路２０Ｃの間欠的な昇圧動作の充電期
間中に、上記各実施例と同様の充電方式で、補償キャパ
シタＣＣ並びにメモリ部３０及び周辺回路を構成する各
ＭＯＳＦＥＴの拡散層静電容量に電荷が蓄積される。そ
して、上記間欠的な昇圧動作の放電期間中に、メモリ部
３０及び周辺回路３２の動作により、補償キャパシタＣ
Ｃ並びにメモリ部３０の複数のメモリアクセス給電部３
０Ａｉ及び周辺回路３２を構成する各ＭＯＳＦＥＴの拡
散層静電容量に蓄積されていた電荷が給電路３１を経て
その時刻に電荷の被供給対象となるメモリ部３０及び周
辺回路３２へ供給され、給電路３１上の複数の被検電圧
出力端Ｂｉの被検電圧ＶＢＴＢｉは、抵抗Ｒで示される
給電路３１に入る分布抵抗及び分布される拡散層静電容
量で決まる時定数で漸次上昇して行く。
【００２８】これら複数の被検電圧ＶＢＴＢｉのうちの
最先に基準電圧ＶＢ以下へ降下しようとする電圧Ｖ
ＢＴＢｉに応答した比較回路４３Ｂiが、それまで発生
していたローレベルの信号をハイレベルの信号（比較結
果の信号）にして出力する。このローレベルからハイレ
ベルへの信号遷移に応答してパルス発生回路４３Ｃｉか
らワンショットパルスが出力される。このパルスは、ノ
ア回路４３Ｅ、インバータ４３Ｆを経てＳ−Ｒフリップ
フロップ回路２４のセツト入力端Ｓに供給される。パル
スの供給を受けたＳ−Ｒフリップフロップ回路２４は、
入力されたパルスの前縁に応答してセツトされ、その出
力端Ｑからハイレベルの昇圧開始電圧（検知信号）が出
力される。また、Ｓ−Ｒフリップフロップ回路２４から
出力されたハイレベルの昇圧開始電圧は、発振回路２５
に供給され、発振回路２５から一定周期の矩形波信号が
発生される。その矩形波信号は、昇圧回路２６に供給さ
れて昇圧回路２６において昇圧動作が開始される。
最先に基準電圧ＶＢ以下へ降下しようとする電圧Ｖ
ＢＴＢｉに応答した比較回路４３Ｂiが、それまで発生
していたローレベルの信号をハイレベルの信号（比較結
果の信号）にして出力する。このローレベルからハイレ
ベルへの信号遷移に応答してパルス発生回路４３Ｃｉか
らワンショットパルスが出力される。このパルスは、ノ
ア回路４３Ｅ、インバータ４３Ｆを経てＳ−Ｒフリップ
フロップ回路２４のセツト入力端Ｓに供給される。パル
スの供給を受けたＳ−Ｒフリップフロップ回路２４は、
入力されたパルスの前縁に応答してセツトされ、その出
力端Ｑからハイレベルの昇圧開始電圧（検知信号）が出
力される。また、Ｓ−Ｒフリップフロップ回路２４から
出力されたハイレベルの昇圧開始電圧は、発振回路２５
に供給され、発振回路２５から一定周期の矩形波信号が
発生される。その矩形波信号は、昇圧回路２６に供給さ
れて昇圧回路２６において昇圧動作が開始される。
【００２９】この昇圧回路２６の昇圧動作により、給電
始端Ａの被検電圧ＶＢＴＡは、上記各実施例と同様、回
路動作の遅れで暫く電圧降下した後に上昇して行く。そ
の被検電圧ＶＢＴＡが、昇圧停止の基準電圧ＶＡを超え
ると、それまでローレベルの信号を出力していた比較回
路４３Ａからハイレベルの信号（比較結果の信号）が出
力される。このローレベルからハイレベルへの信号遷移
に応答してパルス発生回路４３Ｄからワンショットパル
スが出力される。このパルスの前縁に応答してＳ−Ｒフ
リップフロップ回路２４の出力端Ｑからローレベルの昇
圧停止電圧（検知信号）が出力される。したがって、Ｓ
−Ｒフリップフロップ回路２４から出力されたローレベ
ルの昇圧停止電圧に応答して発振回路２５の発振動作は
停止し、昇圧回路２６での昇圧動作は停止する。なお、
電圧制御回路２０Ｃの昇圧動作は、電圧制御回路２０Ｃ
の回路動作の遅れから昇圧停止となってから上記各実施
例と同趣旨の時間後に被検電位ＶＢＴＡが基準電圧ＶＡ
に到達する。
始端Ａの被検電圧ＶＢＴＡは、上記各実施例と同様、回
路動作の遅れで暫く電圧降下した後に上昇して行く。そ
の被検電圧ＶＢＴＡが、昇圧停止の基準電圧ＶＡを超え
ると、それまでローレベルの信号を出力していた比較回
路４３Ａからハイレベルの信号（比較結果の信号）が出
力される。このローレベルからハイレベルへの信号遷移
に応答してパルス発生回路４３Ｄからワンショットパル
スが出力される。このパルスの前縁に応答してＳ−Ｒフ
リップフロップ回路２４の出力端Ｑからローレベルの昇
圧停止電圧（検知信号）が出力される。したがって、Ｓ
−Ｒフリップフロップ回路２４から出力されたローレベ
ルの昇圧停止電圧に応答して発振回路２５の発振動作は
停止し、昇圧回路２６での昇圧動作は停止する。なお、
電圧制御回路２０Ｃの昇圧動作は、電圧制御回路２０Ｃ
の回路動作の遅れから昇圧停止となってから上記各実施
例と同趣旨の時間後に被検電位ＶＢＴＡが基準電圧ＶＡ
に到達する。
【００３０】このように、この例の構成によれば、降下
して行く複数の被検電圧ＶＢＴＢｉと１つの基準電圧Ｖ
Ｂとを比較してその比較により最先に基準電圧ＶＢに降
下したことの比較結果の信号に応答して昇圧動作を開始
させ、被検電圧ＶＢＴＡが昇圧停止の基準電圧ＶＡに達
したことに応答して昇圧動作を停止させるように構成し
たので、昇圧動作の遅れが大きくなる被検電圧に合わせ
て昇圧動作を生じさせることが可能になり、また、過昇
圧となることも無くなる。したがって、昇圧動作の遅れ
によるメモリ部３０及び周辺回路３２に異常な動作の発
生防止をより確実に達成し得るし、また、過昇圧による
メモリ部３０及び周辺回路３２を構成するトランジスタ
の破壊を生じさせてしまう虞も除き得る。
して行く複数の被検電圧ＶＢＴＢｉと１つの基準電圧Ｖ
Ｂとを比較してその比較により最先に基準電圧ＶＢに降
下したことの比較結果の信号に応答して昇圧動作を開始
させ、被検電圧ＶＢＴＡが昇圧停止の基準電圧ＶＡに達
したことに応答して昇圧動作を停止させるように構成し
たので、昇圧動作の遅れが大きくなる被検電圧に合わせ
て昇圧動作を生じさせることが可能になり、また、過昇
圧となることも無くなる。したがって、昇圧動作の遅れ
によるメモリ部３０及び周辺回路３２に異常な動作の発
生防止をより確実に達成し得るし、また、過昇圧による
メモリ部３０及び周辺回路３２を構成するトランジスタ
の破壊を生じさせてしまう虞も除き得る。
【００３１】◇第４実施例 図７は、この発明の第４実施例である電圧制御回路の電
気的構成を示すブロック図である。この実施例の構成
が、上述の第１実施例のそれと大きく異なる点は、複数
の昇圧開始の基準電圧のうちの選択された１つと負荷側
の１つの被検電圧とを比較して得られた比較結果の信号
に応答して昇圧動作を開始させるように構成した点であ
る。すなわち、検知回路５３は、複数の基準電圧ＶＢｉ
（ｉ＝１、２、…、Ｎ）のうちの選択信号で選択される
１つを出力する選択回路５３Ａと、電圧制御回路２０Ｄ
から負荷回路、例えば、メモリ部３０及び周辺回路３２
に給電する給電路３１上の給電末端Ｂ（図１０）に接続
され選択回路５３Ａの出力端に接続された第１の比較回
路５３Ｂと、給電路３１の給電始端Ａ（図１０）に接続
される第２の比較回路５３Ｃと、第１の比較回路５３Ｂ
の出力端に接続された第１のパルス発生回路５３Ｄと、
第２の比較回路５３Ｃの出力端に接続された第２のパル
ス発生回路５３Ｅとから構成される。第１のパルス発生
回路５３Ｄの出力端は、Ｓ−Ｒフリップフロップ回路２
４のセツト入力端Ｓに接続され、第２のパルス発生回路
５３Ｄの出力端は、Ｓ−Ｒフリップフロップ回路２４の
リセット入力端Ｒに接続されている。第１の比較回路５
３Ｂは、選択回路５３Ａで選択された昇圧開始の基準電
圧Ｖ Ｂｉと被検電圧出力端Ｂからの被検電圧ＶＢＴＢと
を比較して比較結果の信号を出力する。第２の比較回路
５３Ｃは、昇圧停止の基準電圧ＶＡと給電始端Ａからの
被検電ＶＢＴＡとを比較して比較結果の信号を出力す
る。
気的構成を示すブロック図である。この実施例の構成
が、上述の第１実施例のそれと大きく異なる点は、複数
の昇圧開始の基準電圧のうちの選択された１つと負荷側
の１つの被検電圧とを比較して得られた比較結果の信号
に応答して昇圧動作を開始させるように構成した点であ
る。すなわち、検知回路５３は、複数の基準電圧ＶＢｉ
（ｉ＝１、２、…、Ｎ）のうちの選択信号で選択される
１つを出力する選択回路５３Ａと、電圧制御回路２０Ｄ
から負荷回路、例えば、メモリ部３０及び周辺回路３２
に給電する給電路３１上の給電末端Ｂ（図１０）に接続
され選択回路５３Ａの出力端に接続された第１の比較回
路５３Ｂと、給電路３１の給電始端Ａ（図１０）に接続
される第２の比較回路５３Ｃと、第１の比較回路５３Ｂ
の出力端に接続された第１のパルス発生回路５３Ｄと、
第２の比較回路５３Ｃの出力端に接続された第２のパル
ス発生回路５３Ｅとから構成される。第１のパルス発生
回路５３Ｄの出力端は、Ｓ−Ｒフリップフロップ回路２
４のセツト入力端Ｓに接続され、第２のパルス発生回路
５３Ｄの出力端は、Ｓ−Ｒフリップフロップ回路２４の
リセット入力端Ｒに接続されている。第１の比較回路５
３Ｂは、選択回路５３Ａで選択された昇圧開始の基準電
圧Ｖ Ｂｉと被検電圧出力端Ｂからの被検電圧ＶＢＴＢと
を比較して比較結果の信号を出力する。第２の比較回路
５３Ｃは、昇圧停止の基準電圧ＶＡと給電始端Ａからの
被検電ＶＢＴＡとを比較して比較結果の信号を出力す
る。
【００３２】次に、図７及び図１０を参照して、この実
施例の動作について説明する。この実施例の電圧制御回
路２０Ｄは、メモリ部３０及び周辺回路３２側での昇圧
動作の遅延時間を選択可能にし、しかもメモリ部３０及
び周辺回路３２側での電圧が過昇圧にならないように動
作する。電圧制御回路２０Ｄの間欠的な昇圧動作の充電
期間中に、上記各実施例と同様の充電方式で、補償キャ
パシタＣＣ並びにメモリ部３０及び周辺回路を構成する
各ＭＯＳＦＥＴの拡散層静電容量に電荷が蓄積される。
そして、上記間欠的な昇圧動作の放電期間中に、メモリ
部３０及び周辺回路３２の動作により、補償キャパシタ
ＣＣ並びにメモリ部３０及び周辺回路３２（図１０）を
構成する各ＭＯＳＦＥＴの拡散層静電容量に蓄積されて
いた電荷が給電路３１を経てその時刻に電荷の被供給対
象となるメモリ部３０及び周辺回路３２へ供給され、給
電路３１上の被検電圧出力端Ｂの被検電圧ＶＢＴＢは、
抵抗Ｒで示される給電路３１に入る分布抵抗及び分布さ
れる拡散層静電容量で決まる時定数で漸次上昇して行
く。
施例の動作について説明する。この実施例の電圧制御回
路２０Ｄは、メモリ部３０及び周辺回路３２側での昇圧
動作の遅延時間を選択可能にし、しかもメモリ部３０及
び周辺回路３２側での電圧が過昇圧にならないように動
作する。電圧制御回路２０Ｄの間欠的な昇圧動作の充電
期間中に、上記各実施例と同様の充電方式で、補償キャ
パシタＣＣ並びにメモリ部３０及び周辺回路を構成する
各ＭＯＳＦＥＴの拡散層静電容量に電荷が蓄積される。
そして、上記間欠的な昇圧動作の放電期間中に、メモリ
部３０及び周辺回路３２の動作により、補償キャパシタ
ＣＣ並びにメモリ部３０及び周辺回路３２（図１０）を
構成する各ＭＯＳＦＥＴの拡散層静電容量に蓄積されて
いた電荷が給電路３１を経てその時刻に電荷の被供給対
象となるメモリ部３０及び周辺回路３２へ供給され、給
電路３１上の被検電圧出力端Ｂの被検電圧ＶＢＴＢは、
抵抗Ｒで示される給電路３１に入る分布抵抗及び分布さ
れる拡散層静電容量で決まる時定数で漸次上昇して行
く。
【００３３】この被検電圧ＶＢＴＢは、第１の比較回路
５３Ｂで選択回路５３Ａから入力されている昇圧開始の
基準電圧ＶＢｉと比較される。被検電圧ＶＢＴＢが、昇
圧開始の基準電圧ＶＢｉ以下に降下しようとするとき、
それまでローレベルの信号を出力していた第１の比較回
路５３Ｂからハイレベルの信号（比較結果の信号）が出
力される。このローレベルからハイレベルへの信号遷移
に応答して第１のパルス発生回路５３Ｄからワンショッ
トパルスが出力される。第１のパルス発生回路５３Ｄか
ら出力されたパルスは、Ｓ−Ｒフリップフロップ回路２
４のセツト入力端Ｓに供給され、そのＳ−Ｒフリップフ
ロップ回路２４の出力端Ｑからハイレベルの昇圧開始電
圧（検知信号）が出力される。フリップフロップ回路２
４から出力されたハイレベルの昇圧開始電圧は、発振回
路２５に供給され、その発振回路２５から一定周期の矩
形波信号が出力される。その矩形波信号に応答した昇圧
回路２６において、昇圧動作が開始される。
５３Ｂで選択回路５３Ａから入力されている昇圧開始の
基準電圧ＶＢｉと比較される。被検電圧ＶＢＴＢが、昇
圧開始の基準電圧ＶＢｉ以下に降下しようとするとき、
それまでローレベルの信号を出力していた第１の比較回
路５３Ｂからハイレベルの信号（比較結果の信号）が出
力される。このローレベルからハイレベルへの信号遷移
に応答して第１のパルス発生回路５３Ｄからワンショッ
トパルスが出力される。第１のパルス発生回路５３Ｄか
ら出力されたパルスは、Ｓ−Ｒフリップフロップ回路２
４のセツト入力端Ｓに供給され、そのＳ−Ｒフリップフ
ロップ回路２４の出力端Ｑからハイレベルの昇圧開始電
圧（検知信号）が出力される。フリップフロップ回路２
４から出力されたハイレベルの昇圧開始電圧は、発振回
路２５に供給され、その発振回路２５から一定周期の矩
形波信号が出力される。その矩形波信号に応答した昇圧
回路２６において、昇圧動作が開始される。
【００３４】この昇圧回路２６の昇圧動作により、給電
始端Ａの被検電圧ＶＢＴＡは、上記各実施例と同様、回
路動作の遅れで暫く電圧降下した後に上昇して行く。そ
の被検電圧ＶＢＴＡが、昇圧停止の基準電圧ＶＡを超え
ると、それまでローレベルの信号を出力していた第２の
比較回路５３Ｃからハイレベルの信号（比較結果の信
号）が出力される。このローレベルからハイレベルへの
信号遷移に応答して第２のパルス発生回路５３Ｅからワ
ンショットパルスが出力され、Ｓ−Ｒフリップフロップ
回路２４の出力端Ｑからローレベルの昇圧停止電圧（検
知信号）が出力される。したがって、Ｓ−Ｒフリップフ
ロップ回路２４から出力されたローレベルの昇圧停止電
圧に応答して発振回路２５の発振動作は停止し、昇圧回
路２６での昇圧動作は停止する。なお、電圧制御回路２
０Ｄの昇圧動作は、電圧制御回路２０Ｄの回路動作の遅
れから昇圧停止となってから上記各実施例と同趣旨の時
間後に被検電位ＶＢＴＡが基準電圧ＶＡに到達する。
始端Ａの被検電圧ＶＢＴＡは、上記各実施例と同様、回
路動作の遅れで暫く電圧降下した後に上昇して行く。そ
の被検電圧ＶＢＴＡが、昇圧停止の基準電圧ＶＡを超え
ると、それまでローレベルの信号を出力していた第２の
比較回路５３Ｃからハイレベルの信号（比較結果の信
号）が出力される。このローレベルからハイレベルへの
信号遷移に応答して第２のパルス発生回路５３Ｅからワ
ンショットパルスが出力され、Ｓ−Ｒフリップフロップ
回路２４の出力端Ｑからローレベルの昇圧停止電圧（検
知信号）が出力される。したがって、Ｓ−Ｒフリップフ
ロップ回路２４から出力されたローレベルの昇圧停止電
圧に応答して発振回路２５の発振動作は停止し、昇圧回
路２６での昇圧動作は停止する。なお、電圧制御回路２
０Ｄの昇圧動作は、電圧制御回路２０Ｄの回路動作の遅
れから昇圧停止となってから上記各実施例と同趣旨の時
間後に被検電位ＶＢＴＡが基準電圧ＶＡに到達する。
【００３５】このように、この例の構成によれば、被検
電圧ＶＢＴＢを複数の昇圧開始の基準電圧ＶＢｉのうち
の選択された１つと比較し、その結果として発生される
パルスで昇圧動作を開始させた後、被検電圧ＶＢＴＡが
昇圧停止の基準電圧ＶＡに達したとき昇圧動作を停止さ
せる構成となっているので、昇圧動作の遅延時間の選択
的な変更が可能になり、また、過昇圧となることも無く
なる。したがって、昇圧動作の遅れによるメモリ部３０
及び周辺回路３２に異常な動作の発生防止に可変的乃至
最適な対応が可能になり、また、過昇圧によるメモリ部
３０及び周辺回路３２を構成するトランジスタの破壊を
生じさせてしまう虞も除き得る。
電圧ＶＢＴＢを複数の昇圧開始の基準電圧ＶＢｉのうち
の選択された１つと比較し、その結果として発生される
パルスで昇圧動作を開始させた後、被検電圧ＶＢＴＡが
昇圧停止の基準電圧ＶＡに達したとき昇圧動作を停止さ
せる構成となっているので、昇圧動作の遅延時間の選択
的な変更が可能になり、また、過昇圧となることも無く
なる。したがって、昇圧動作の遅れによるメモリ部３０
及び周辺回路３２に異常な動作の発生防止に可変的乃至
最適な対応が可能になり、また、過昇圧によるメモリ部
３０及び周辺回路３２を構成するトランジスタの破壊を
生じさせてしまう虞も除き得る。
【００３６】◇第５実施例 図８は、この発明の第５実施例である電圧制御回路の電
気的構成を示すブロック図である。この実施例の構成
が、上述の第１実施例のそれと大きく異なる点は、複数
の昇圧停止の基準電圧のうちの選択された１つと昇圧回
路側の１つの被検電圧とを比較して得られた比較結果の
信号に応答して昇圧動作を停止させるように構成した点
である。すなわち、検知回路６３は、電圧制御回路２０
Ｅから負荷回路、例えば、メモリ部３０及び周辺回路３
２に接続される給電路３１上の給電末端Ｂ（図１０）に
接続される第１の比較回路６３Ａと、第１の比較回路６
３Ａの出力端に接続された第１のパルス発生回路６３Ｂ
と、複数の基準電圧ＶＡｉ（ｉ＝１、２、…、Ｎ）のう
ちの選択信号で選択される１つを出力する選択回路６３
Ｃと、給電路３１上の給電始端Ａ（図１０）に接続され
選択回路６３Ｃの出力端に接続された第２の比較回路６
３Ｄと、第２の比較回路６３Ｄの出力端に接続された第
２のパルス発生回路６３Ｅとから構成される。第１のパ
ルス発生回路６３Ｂの出力端は、Ｓ−Ｒフリップフロッ
プ回路２４のセツト入力端Ｓに接続され、第２のパルス
発生回路６３Ｅの出力端は、Ｓ−Ｒフリップフロップ回
路２４のリセット入力端Ｒに接続されている。第１の比
較回路６３Ａは、昇圧開始の基準電圧ＶＢと給電末端Ｂ
からの被検電圧ＶＢＴＢとを比較して比較結果の信号を
出力する。第２の比較回路６３Ｄは、選択回路６３Ｃで
選択された昇圧停止の基準電圧Ｖ Ａｉと被検電圧出力端
Ａからの被検電圧ＶＢＴＡとを比較して比較結果の信号
を出力する。
気的構成を示すブロック図である。この実施例の構成
が、上述の第１実施例のそれと大きく異なる点は、複数
の昇圧停止の基準電圧のうちの選択された１つと昇圧回
路側の１つの被検電圧とを比較して得られた比較結果の
信号に応答して昇圧動作を停止させるように構成した点
である。すなわち、検知回路６３は、電圧制御回路２０
Ｅから負荷回路、例えば、メモリ部３０及び周辺回路３
２に接続される給電路３１上の給電末端Ｂ（図１０）に
接続される第１の比較回路６３Ａと、第１の比較回路６
３Ａの出力端に接続された第１のパルス発生回路６３Ｂ
と、複数の基準電圧ＶＡｉ（ｉ＝１、２、…、Ｎ）のう
ちの選択信号で選択される１つを出力する選択回路６３
Ｃと、給電路３１上の給電始端Ａ（図１０）に接続され
選択回路６３Ｃの出力端に接続された第２の比較回路６
３Ｄと、第２の比較回路６３Ｄの出力端に接続された第
２のパルス発生回路６３Ｅとから構成される。第１のパ
ルス発生回路６３Ｂの出力端は、Ｓ−Ｒフリップフロッ
プ回路２４のセツト入力端Ｓに接続され、第２のパルス
発生回路６３Ｅの出力端は、Ｓ−Ｒフリップフロップ回
路２４のリセット入力端Ｒに接続されている。第１の比
較回路６３Ａは、昇圧開始の基準電圧ＶＢと給電末端Ｂ
からの被検電圧ＶＢＴＢとを比較して比較結果の信号を
出力する。第２の比較回路６３Ｄは、選択回路６３Ｃで
選択された昇圧停止の基準電圧Ｖ Ａｉと被検電圧出力端
Ａからの被検電圧ＶＢＴＡとを比較して比較結果の信号
を出力する。
【００３７】次に、図８及び図１０を参照して、この実
施例の動作について説明する。この実施例の電圧制御回
路２０Ｅは、メモリ部３０及び周辺回路３２側での昇圧
動作の遅れが生ぜず、しかもメモリ部３０及び周辺回路
３２側での電圧が過昇圧とならない範囲で可変的に昇圧
動作を停止させるように動作する。電圧制御回路２０Ｅ
の間欠的な昇圧動作の充電期間中に、上記各実施例と同
様の充電方式で、補償キャパシタＣＣ並びにメモリ部３
０及び周辺回路を構成する各ＭＯＳＦＥＴの拡散層静電
容量に電荷が蓄積される。そして、上記間欠的な昇圧動
作の放電期間中に、補償キャパシタＣＣ並びにメモリ部
３０のメモリアクセス給電部３０ｉ及び周辺回路３２０
を構成する各ＭＯＳＦＥＴの拡散層静電容量に蓄積され
ていた電荷が給電路３１を経てその時刻に電荷の被供給
対象となるメモリ部３０及び周辺回路３２へ供給され、
漸次給電路３１上の被検電圧出力端Ｂの被検電圧Ｖ
ＢＴＢは、抵抗Ｒで示される給電路３１に入る分布抵抗
及び分布されている拡散層静電容量で決まる時定数で漸
次上昇して行く。そのとき、被検電圧ＶＢＴＢは、第１
の比較回路６３Ａで昇圧開始の基準電圧ＶＢと比較され
る。被検電圧ＶＢＴＢが昇圧開始の基準電圧ＶＢ以下に
降下しようとするとき、それまでローレベルの信号を出
力していた第１の比較回路６３Ａからハイレベルの信号
（比較結果の信号）が出力される。このローレベルから
ハイレベルへの信号遷移に応答して第１のパルス発生回
路６３Ｂからワンショットパルスが出力され、Ｓ−Ｒフ
リップフロップ回路２４のセツト入力端Ｓに供給されて
その出力端Ｑからハイレベルの昇圧開始電圧（検知信
号）が出力される。また、Ｓ−Ｒフリップフロップ回路
２４から出力されたハイレベルの昇圧開始電圧は、発振
回路２５に供給され、その発振回路２５から一定周期の
矩形波信号が出力される。その矩形波信号に応答した昇
圧回路２６において、昇圧動作が開始される。
施例の動作について説明する。この実施例の電圧制御回
路２０Ｅは、メモリ部３０及び周辺回路３２側での昇圧
動作の遅れが生ぜず、しかもメモリ部３０及び周辺回路
３２側での電圧が過昇圧とならない範囲で可変的に昇圧
動作を停止させるように動作する。電圧制御回路２０Ｅ
の間欠的な昇圧動作の充電期間中に、上記各実施例と同
様の充電方式で、補償キャパシタＣＣ並びにメモリ部３
０及び周辺回路を構成する各ＭＯＳＦＥＴの拡散層静電
容量に電荷が蓄積される。そして、上記間欠的な昇圧動
作の放電期間中に、補償キャパシタＣＣ並びにメモリ部
３０のメモリアクセス給電部３０ｉ及び周辺回路３２０
を構成する各ＭＯＳＦＥＴの拡散層静電容量に蓄積され
ていた電荷が給電路３１を経てその時刻に電荷の被供給
対象となるメモリ部３０及び周辺回路３２へ供給され、
漸次給電路３１上の被検電圧出力端Ｂの被検電圧Ｖ
ＢＴＢは、抵抗Ｒで示される給電路３１に入る分布抵抗
及び分布されている拡散層静電容量で決まる時定数で漸
次上昇して行く。そのとき、被検電圧ＶＢＴＢは、第１
の比較回路６３Ａで昇圧開始の基準電圧ＶＢと比較され
る。被検電圧ＶＢＴＢが昇圧開始の基準電圧ＶＢ以下に
降下しようとするとき、それまでローレベルの信号を出
力していた第１の比較回路６３Ａからハイレベルの信号
（比較結果の信号）が出力される。このローレベルから
ハイレベルへの信号遷移に応答して第１のパルス発生回
路６３Ｂからワンショットパルスが出力され、Ｓ−Ｒフ
リップフロップ回路２４のセツト入力端Ｓに供給されて
その出力端Ｑからハイレベルの昇圧開始電圧（検知信
号）が出力される。また、Ｓ−Ｒフリップフロップ回路
２４から出力されたハイレベルの昇圧開始電圧は、発振
回路２５に供給され、その発振回路２５から一定周期の
矩形波信号が出力される。その矩形波信号に応答した昇
圧回路２６において、昇圧動作が開始される。
【００３８】この昇圧回路２６の昇圧動作により、給電
始端Ａの被検電圧ＶＢＴＡは、上記各実施例と同様、回
路動作の遅れで暫く電圧降下した後に上昇して行く。そ
の被検電圧ＶＢＴＡは、第２の比較回路６３Ｄで選択回
路６３Ｃで選択された昇圧停止の基準電圧ＶＡｉと比較
される。被検電圧ＶＢＴＡは、昇圧停止の基準電圧Ｖ
Ａｉを超えると、それまでローレベルの信号を出力して
いた第２の比較回路６３Ｄからハイレベルの信号（比較
結果の信号）が出力される。このローレベルからハイレ
ベルへの信号遷移に応答して第２のパルス発生回路６３
Ｅからワンショットパルスが出力されてＳ−Ｒフリップ
フロップ回路２４へ供給され、その出力端Ｑからローレ
ベルの昇圧停止電圧（検知信号）が出力される。したが
って、Ｓ−Ｒフリップフロップ回路２４から出力された
ローレベルの昇圧停止電圧に応答して発振回路２５の発
振動作は停止し、昇圧回路２６での昇圧動作は停止す
る。なお、電圧制御回路２０Ｅの昇圧動作は、電圧制御
回路２０Ｅの回路動作の遅れから昇圧停止となってから
上記各実施例と同趣旨の時間後に被検電位ＶＢＴＡが基
準電圧ＶＡｉに到達する。
始端Ａの被検電圧ＶＢＴＡは、上記各実施例と同様、回
路動作の遅れで暫く電圧降下した後に上昇して行く。そ
の被検電圧ＶＢＴＡは、第２の比較回路６３Ｄで選択回
路６３Ｃで選択された昇圧停止の基準電圧ＶＡｉと比較
される。被検電圧ＶＢＴＡは、昇圧停止の基準電圧Ｖ
Ａｉを超えると、それまでローレベルの信号を出力して
いた第２の比較回路６３Ｄからハイレベルの信号（比較
結果の信号）が出力される。このローレベルからハイレ
ベルへの信号遷移に応答して第２のパルス発生回路６３
Ｅからワンショットパルスが出力されてＳ−Ｒフリップ
フロップ回路２４へ供給され、その出力端Ｑからローレ
ベルの昇圧停止電圧（検知信号）が出力される。したが
って、Ｓ−Ｒフリップフロップ回路２４から出力された
ローレベルの昇圧停止電圧に応答して発振回路２５の発
振動作は停止し、昇圧回路２６での昇圧動作は停止す
る。なお、電圧制御回路２０Ｅの昇圧動作は、電圧制御
回路２０Ｅの回路動作の遅れから昇圧停止となってから
上記各実施例と同趣旨の時間後に被検電位ＶＢＴＡが基
準電圧ＶＡｉに到達する。
【００３９】このように、この例の構成によれば、被検
電圧ＶＢＴＢが昇圧開始の基準電圧ＶＢに達したとき昇
圧動作を開始させた後、被検電圧ＶＢＴＡを複数の昇圧
停止の基準電圧ＶＡｉのうちの１つと比較し、その結果
として発生されるパルスで昇圧動作を停止させるように
構成したので、昇圧動作の遅れは生ぜず、また、過昇圧
とならない範囲で昇圧動作を可変的に停止させ得る。し
たがって、昇圧動作の遅れによるメモリ部３０及び周辺
回路３２に異常な動作の発生防止が可能になり、また、
過昇圧によるメモリ部３０及び周辺回路３２を構成する
トランジスタの破壊を生じさせない範囲で昇圧動作を可
変的乃至最適に停止させることができる。
電圧ＶＢＴＢが昇圧開始の基準電圧ＶＢに達したとき昇
圧動作を開始させた後、被検電圧ＶＢＴＡを複数の昇圧
停止の基準電圧ＶＡｉのうちの１つと比較し、その結果
として発生されるパルスで昇圧動作を停止させるように
構成したので、昇圧動作の遅れは生ぜず、また、過昇圧
とならない範囲で昇圧動作を可変的に停止させ得る。し
たがって、昇圧動作の遅れによるメモリ部３０及び周辺
回路３２に異常な動作の発生防止が可能になり、また、
過昇圧によるメモリ部３０及び周辺回路３２を構成する
トランジスタの破壊を生じさせない範囲で昇圧動作を可
変的乃至最適に停止させることができる。
【００４０】以上、この発明の実施例を図面を参照して
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもそれらはこの発明
に含まれる。例えば、各実施例における被検電圧並びに
昇圧開始の基準電圧及び昇圧停止の基準電圧を被検電位
並びに昇圧開始の基準電位及び昇圧停止電位としてもよ
い。図５に示す実施例において、その被検電圧Ｖ
ＢＴＢｉ毎の昇圧開始の基準電圧を、図９に示す実施例
のように複数としもよい。
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもそれらはこの発明
に含まれる。例えば、各実施例における被検電圧並びに
昇圧開始の基準電圧及び昇圧停止の基準電圧を被検電位
並びに昇圧開始の基準電位及び昇圧停止電位としてもよ
い。図５に示す実施例において、その被検電圧Ｖ
ＢＴＢｉ毎の昇圧開始の基準電圧を、図９に示す実施例
のように複数としもよい。
【００４１】
【発明の効果】以上説明したように、この発明の構成に
よれば、負荷回路側の給電路から得られる第１の被検電
圧が昇圧開始の基準電圧以下に降下したとき、昇圧動作
を開始させ、電圧制御回路側の給電路から得られる上記
第１の被検電圧よりも高い第２の被検電圧が昇圧停止の
基準電圧を超えるとき、昇圧動作を停止させるように構
成したので、昇圧動作の遅れは無くなり、過昇圧となる
ことも無くなる。したがって、昇圧動作の遅れによる回
路装置の正常な動作は維持し得るし、また、過昇圧によ
る回路装置を構成するトランジスタの破壊の虞も除き得
る。また、第１又は第２の被検電圧が、上記昇圧開始の
基準電圧以下に降下したとき、電圧制御回路の昇圧動作
を開始させ、昇圧停止の基準電圧を超えて上昇したと
き、電圧制御回路の昇圧動作を停止させることにより、
回路量の削減の下に、回路装置の正常な動作を維持し、
かつ、トランジスタが、破壊する虞も回避できる。そし
て、第１の被検電圧を複数にすることにより、昇圧動作
の遅れによる回路装置の正常な動作の維持をより確実に
達成し得る。また、昇圧開始の基準電圧を複数にするこ
とにより、回路装置の正常な動作の発生防止に可変的乃
至最適な対応が可能になり、昇圧停止の基準電圧を複数
にすることにより、昇圧動作の可変的な停止が可能にな
り、回路装置を構成するトランジスタの破壊防止に可変
的乃至最適な対応が可能になる。
よれば、負荷回路側の給電路から得られる第１の被検電
圧が昇圧開始の基準電圧以下に降下したとき、昇圧動作
を開始させ、電圧制御回路側の給電路から得られる上記
第１の被検電圧よりも高い第２の被検電圧が昇圧停止の
基準電圧を超えるとき、昇圧動作を停止させるように構
成したので、昇圧動作の遅れは無くなり、過昇圧となる
ことも無くなる。したがって、昇圧動作の遅れによる回
路装置の正常な動作は維持し得るし、また、過昇圧によ
る回路装置を構成するトランジスタの破壊の虞も除き得
る。また、第１又は第２の被検電圧が、上記昇圧開始の
基準電圧以下に降下したとき、電圧制御回路の昇圧動作
を開始させ、昇圧停止の基準電圧を超えて上昇したと
き、電圧制御回路の昇圧動作を停止させることにより、
回路量の削減の下に、回路装置の正常な動作を維持し、
かつ、トランジスタが、破壊する虞も回避できる。そし
て、第１の被検電圧を複数にすることにより、昇圧動作
の遅れによる回路装置の正常な動作の維持をより確実に
達成し得る。また、昇圧開始の基準電圧を複数にするこ
とにより、回路装置の正常な動作の発生防止に可変的乃
至最適な対応が可能になり、昇圧停止の基準電圧を複数
にすることにより、昇圧動作の可変的な停止が可能にな
り、回路装置を構成するトランジスタの破壊防止に可変
的乃至最適な対応が可能になる。
【図１】この発明の第１実施例である電圧制御回路の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図２】同電圧制御回路の動作を説明する波形図であ
る。
る。
【図３】この発明の第２実施例である電圧制御回路の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図４】同電圧制御回路の動作を説明する波形図であ
る。
る。
【図５】この発明の第３実施例である電圧制御回路の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図６】同電圧制御回路が適用される半導体メモリ装置
における負荷側の複数の被検電圧出力端の位置を図解す
る図である。
における負荷側の複数の被検電圧出力端の位置を図解す
る図である。
【図７】この発明の第４実施例である電圧制御回路の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図８】この発明の第５実施例である電圧制御回路の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図９】従来の電圧制御回路の電気的構成を示すブロッ
ク図である。
ク図である。
【図１０】同電圧制御回路を半導体メモリ装置に適用し
た場合の構成を示す図である。
た場合の構成を示す図である。
【図１１】同電圧制御回路の動作を説明する波形図であ
る。
る。
【図１２】従来の他の電圧制御回路の動作を説明する波
形図である。
形図である。
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ 電圧制
御回路（電圧制御装置） ２３，３３，４３，５３，６３ 検知回路 ２３Ａ，３３Ａ 第１の比較回路（第１電位検出手
段の一部） ２３Ｂ，３３Ｂ 第２の比較回路（第２電位検出手
段の一部） ２３Ｃ，３３Ｃ 第１のパルス発生回路（第１電位
検出手段の一部） ２３Ｄ，３３Ｄ 第２のパルス発生回路（第２電位
検出手段の一部） ２４ Ｓ−Ｒフリップフロップ回路（第１電位検出
手段及び第２電位検出手段の残部） ４３Ａ 比較回路（第２電位検出手段の一部） ４３Ｂｉ 第ｉの比較回路（第１電位検出手段の一
部） ４３Ｃｉ 第ｉのパルス発生回路（第１電位検出手
段の一部） ４３Ｄ パルス発生回路（第２電位検出手段の一
部） ４３Ｅ ノア回路（第１電位検出手段の一部） ４３Ｆ インバータ（第１電位検出手段の一部） ５３Ａ 選択回路（第１電位検出手段の一部） ５３Ｂ 第１の比較回路（第１電位検出手段の一
部） ５３Ｃ 第２の比較回路（第２電位検出手段の一
部） ５３Ｄ 第１のパルス発生回路（第１電位検出手
段の一部） ５３Ｅ 第２のパルス発明回路（第２電位検出手
段の一部） ６３Ａ 第１の比較回路（第１電位検出手段の一
部） ６３Ｂ 第１のパルス発生回路（第１電位検出手
段の一部） ６３Ｃ 選択回路（第２電位検出手段の一部） ６３Ｄ 第２の比較回路（第２電位検出手段の一
部） ６３Ｅ 第２のパルス発生回路（第２電位検出手
段の一部）
御回路（電圧制御装置） ２３，３３，４３，５３，６３ 検知回路 ２３Ａ，３３Ａ 第１の比較回路（第１電位検出手
段の一部） ２３Ｂ，３３Ｂ 第２の比較回路（第２電位検出手
段の一部） ２３Ｃ，３３Ｃ 第１のパルス発生回路（第１電位
検出手段の一部） ２３Ｄ，３３Ｄ 第２のパルス発生回路（第２電位
検出手段の一部） ２４ Ｓ−Ｒフリップフロップ回路（第１電位検出
手段及び第２電位検出手段の残部） ４３Ａ 比較回路（第２電位検出手段の一部） ４３Ｂｉ 第ｉの比較回路（第１電位検出手段の一
部） ４３Ｃｉ 第ｉのパルス発生回路（第１電位検出手
段の一部） ４３Ｄ パルス発生回路（第２電位検出手段の一
部） ４３Ｅ ノア回路（第１電位検出手段の一部） ４３Ｆ インバータ（第１電位検出手段の一部） ５３Ａ 選択回路（第１電位検出手段の一部） ５３Ｂ 第１の比較回路（第１電位検出手段の一
部） ５３Ｃ 第２の比較回路（第２電位検出手段の一
部） ５３Ｄ 第１のパルス発生回路（第１電位検出手
段の一部） ５３Ｅ 第２のパルス発明回路（第２電位検出手
段の一部） ６３Ａ 第１の比較回路（第１電位検出手段の一
部） ６３Ｂ 第１のパルス発生回路（第１電位検出手
段の一部） ６３Ｃ 選択回路（第２電位検出手段の一部） ６３Ｄ 第２の比較回路（第２電位検出手段の一
部） ６３Ｅ 第２のパルス発生回路（第２電位検出手
段の一部）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年７月２１日（２０００．７．２
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、電圧制御装置に係り、昇圧
回路と、該昇圧回路と負荷回路とを結ぶ給電路上の負荷
回路に近い第１の位置から得られる第１被検電圧が第１
基準電圧まで下降したことを検出する第１電位検出手段
と、上記第１の位置よりも上記昇圧回路に近い上記給電
路上の第２の位置から得られる第２被検電圧が第２基準
電圧まで上昇したことを検出する第２電位検出手段とを
有し、上記第１電位検出手段からの検出出力によって上
記昇圧回路を昇圧動作状態とし、上記第２電位検出手段
からの検出出力によって上記昇圧回路を昇圧停止状態と
することを特徴としている。
に、請求項１記載の発明は、電圧制御装置に係り、昇圧
回路と、該昇圧回路と負荷回路とを結ぶ給電路上の負荷
回路に近い第１の位置から得られる第１被検電圧が第１
基準電圧まで下降したことを検出する第１電位検出手段
と、上記第１の位置よりも上記昇圧回路に近い上記給電
路上の第２の位置から得られる第２被検電圧が第２基準
電圧まで上昇したことを検出する第２電位検出手段とを
有し、上記第１電位検出手段からの検出出力によって上
記昇圧回路を昇圧動作状態とし、上記第２電位検出手段
からの検出出力によって上記昇圧回路を昇圧停止状態と
することを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】請求項５記載の発明は、電圧制御方法に係
り、昇圧回路と負荷回路とを結ぶ給電路上の負荷回路に
近い第１の位置から得られる第１被検電圧が第１基準電
圧まで下降したとき、上記昇圧回路を昇圧動作状態に
し、上記第１の位置よりも上記昇圧回路に近い上記給電
路上の第２の位置から得られる第２被検電圧が第２基準
電圧まで上昇したとき、上記昇圧回路を昇圧停止状態に
することを特徴としている。
り、昇圧回路と負荷回路とを結ぶ給電路上の負荷回路に
近い第１の位置から得られる第１被検電圧が第１基準電
圧まで下降したとき、上記昇圧回路を昇圧動作状態に
し、上記第１の位置よりも上記昇圧回路に近い上記給電
路上の第２の位置から得られる第２被検電圧が第２基準
電圧まで上昇したとき、上記昇圧回路を昇圧停止状態に
することを特徴としている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である電圧制御回路の電
気的構成を示すブロック図、また、図２は、同昇圧回路
の動作を説明する波形図である。この例の電圧制御回路
２０Ａは、半導体集積回路、例えば、メモリへの給電に
おける昇圧開始の遅れを除くと共に、昇圧が過昇圧とな
らない回路に係り、検知回路２３と、Ｓ−Ｒフリップフ
ロップ回路（発振制御回路）２４と、発振回路２５と、
昇圧回路２６とから構成されている。この電圧制御回路
２０Ａは、従来と同様、図１０に示すように、メモリ部
３０及び周辺回路３２へ給電路３１を経て接続されてい
る。また、検知回路２３は、第１の比較回路２３Ａと、
第２の比較回路２３Ｂと、第１のパルス発生回路２３Ｃ
と、第２のパルス発生回路２３Ｄとから構成されてい
る。第１の比較回路２３Ａは、給電路３１の給電末端Ｂ
（図１０）の被検電圧（ブースト電圧）ＶＢＴＢが第１
の比較入力端に入力されると共に、基準電圧Ｖｒｅｆが
第２の比較入力端に入力される。第２の比較回路２３Ｂ
は、電圧制御回路２０Ａの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢＴＡが第１の比較入力端に入力さ
れると共に、基準電圧Ｖｒｅｆが第２の比較入力端に入
力される。そして、第１の比較回路２３Ａは、被検電圧
（ブースト電圧）ＶＢＴＢが高い電圧から低い電圧の方
へ降下するときのみ動作するように構成され、また、第
２の比較回路３３Ｂは、被検電圧（ブースト電圧）ＶＢ
ＴＡが低い電圧から高い電圧の方へ上昇するときのみ動
作するように構成されている。第１のパルス発生回路２
３Ｃは、第１の比較回路２３Ａから出力された信号（比
較結果の信号）のハイレベルへの信号遷移に応答して短
いワンショットパルスを発生する。また、第２のパルス
発生回路２３Ｄは、第２の比較回路２３Ｂから出力され
た信号（比較結果の信号）のハイレベルへの信号遷移に
応答して短いワンショットパルスを発生する。Ｓ−Ｒフ
リップフロップ回路２４は、第１のパルス発生回路２３
Ｃから出力されたワンショットパルスの前縁に応答して
その出力端Ｑにハイレベルの昇圧開始電圧（検知信号）
ＶＢＵＰを出力し、第２のパルス発生回路２３Ｄから出
力されたワンショットパルスの前縁に応答してその出力
端Ｑに発生していたハイレベルの信号をローレベルの昇
圧停止電圧（検知信号）ＶＢＳＴへ遷移させる。なお、
発振回路及び昇圧回路の各々は、図９の構成と同一構成
であるので、図１においても、図９の発振回路及び昇圧
回路に付したと同一の符号を付してその説明を省略す
る。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である電圧制御回路の電
気的構成を示すブロック図、また、図２は、同昇圧回路
の動作を説明する波形図である。この例の電圧制御回路
２０Ａは、半導体集積回路、例えば、メモリへの給電に
おける昇圧開始の遅れを除くと共に、昇圧が過昇圧とな
らない回路に係り、検知回路２３と、Ｓ−Ｒフリップフ
ロップ回路（発振制御回路）２４と、発振回路２５と、
昇圧回路２６とから構成されている。この電圧制御回路
２０Ａは、従来と同様、図１０に示すように、メモリ部
３０及び周辺回路３２へ給電路３１を経て接続されてい
る。また、検知回路２３は、第１の比較回路２３Ａと、
第２の比較回路２３Ｂと、第１のパルス発生回路２３Ｃ
と、第２のパルス発生回路２３Ｄとから構成されてい
る。第１の比較回路２３Ａは、給電路３１の給電末端Ｂ
（図１０）の被検電圧（ブースト電圧）ＶＢＴＢが第１
の比較入力端に入力されると共に、基準電圧Ｖｒｅｆが
第２の比較入力端に入力される。第２の比較回路２３Ｂ
は、電圧制御回路２０Ａの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢＴＡが第１の比較入力端に入力さ
れると共に、基準電圧Ｖｒｅｆが第２の比較入力端に入
力される。そして、第１の比較回路２３Ａは、被検電圧
（ブースト電圧）ＶＢＴＢが高い電圧から低い電圧の方
へ降下するときのみ動作するように構成され、また、第
２の比較回路３３Ｂは、被検電圧（ブースト電圧）ＶＢ
ＴＡが低い電圧から高い電圧の方へ上昇するときのみ動
作するように構成されている。第１のパルス発生回路２
３Ｃは、第１の比較回路２３Ａから出力された信号（比
較結果の信号）のハイレベルへの信号遷移に応答して短
いワンショットパルスを発生する。また、第２のパルス
発生回路２３Ｄは、第２の比較回路２３Ｂから出力され
た信号（比較結果の信号）のハイレベルへの信号遷移に
応答して短いワンショットパルスを発生する。Ｓ−Ｒフ
リップフロップ回路２４は、第１のパルス発生回路２３
Ｃから出力されたワンショットパルスの前縁に応答して
その出力端Ｑにハイレベルの昇圧開始電圧（検知信号）
ＶＢＵＰを出力し、第２のパルス発生回路２３Ｄから出
力されたワンショットパルスの前縁に応答してその出力
端Ｑに発生していたハイレベルの信号をローレベルの昇
圧停止電圧（検知信号）ＶＢＳＴへ遷移させる。なお、
発振回路及び昇圧回路の各々は、図９の構成と同一構成
であるので、図１においても、図９の発振回路及び昇圧
回路に付したと同一の符号を付してその説明を省略す
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】◇第２実施例 図３は、この発明の第２実施例である電圧制御回路の電
気的構成を示すブロック図、また、図４は、同昇圧回路
の動作を説明する波形図である。この実施例の構成が、
上述の第１実施例のそれと大きく異なるところは、被検
電圧を１つにし、かつ、昇圧開始の基準電圧及び昇圧開
始の基準電圧よりも低い昇圧停止の基準電圧を用いて検
知回路３３を構成した点にある。すなわち、検知回路３
３は、第１の比較回路３３Ａと、第２の比較回路３３Ｂ
と、第１のパルス発生回路３３Ｃと、第２のパルス発生
回路３３Ｄとから構成されている。第１の比較回路３３
Ａは、電圧制御回路２０Ｂの被検電圧出力端Ａ（図１
０）の被検電圧（ブースト電圧）ＶＢＴＡが第１の比較
入力端に入力されると共に、昇圧開始の基準電圧ＶＡが
第２の比較入力端に入力される。第２の比較回路３３Ｂ
は、電圧制御回路２０Ｂの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢＴＡが第１の比較入力端に入力さ
れると共に、昇圧停止の基準電圧ＶＢが第２の比較入力
端に入力される。基準電圧ＶＡは、基準電圧ＶＢよりも
高く設定されている。そして、第１の比較回路３３Ａ
は、被検電圧（ブースト電圧）ＶＢＴＡが高い電圧から
低い電圧の方へ降下するときのみ動作するように構成さ
れ、また、第２の比較回路３３Ｂは、被検電圧（ブース
ト電圧）ＶＢＴＡが低い電圧から高い電圧の方へ上昇す
るときのみ動作するように構成されている。第１のパル
ス発生回路３３Ｃは、第１の比較回路３３Ａから出力さ
れた信号（比較結果の信号）のハイレベルへの信号遷移
に応答して短いワンショットパルスを発生する。第２の
パルス発生回路３３Ｄは、第２の比較回路３３Ｂから出
力された信号（比較結果の信号）のハイレベルへの信号
遷移に応答して短いワンショットパルスを発生する。Ｓ
−Ｒフリップフロップ回路２４は、第１のパルス発生回
路３３Ｃから出力されたパルスの前縁に応答してその出
力端Ｑにハイレベルの昇圧開始電圧（検知信号）を出力
し、第２のパルス発生回路３３Ｄから出力されたパルス
の前縁に応答してその出力端Ｑに発生していたハイレベ
ルの電圧をローレベルの昇圧停止電圧へ遷移させる。
気的構成を示すブロック図、また、図４は、同昇圧回路
の動作を説明する波形図である。この実施例の構成が、
上述の第１実施例のそれと大きく異なるところは、被検
電圧を１つにし、かつ、昇圧開始の基準電圧及び昇圧開
始の基準電圧よりも低い昇圧停止の基準電圧を用いて検
知回路３３を構成した点にある。すなわち、検知回路３
３は、第１の比較回路３３Ａと、第２の比較回路３３Ｂ
と、第１のパルス発生回路３３Ｃと、第２のパルス発生
回路３３Ｄとから構成されている。第１の比較回路３３
Ａは、電圧制御回路２０Ｂの被検電圧出力端Ａ（図１
０）の被検電圧（ブースト電圧）ＶＢＴＡが第１の比較
入力端に入力されると共に、昇圧開始の基準電圧ＶＡが
第２の比較入力端に入力される。第２の比較回路３３Ｂ
は、電圧制御回路２０Ｂの被検電圧出力端Ａの被検電圧
（ブースト電圧）ＶＢＴＡが第１の比較入力端に入力さ
れると共に、昇圧停止の基準電圧ＶＢが第２の比較入力
端に入力される。基準電圧ＶＡは、基準電圧ＶＢよりも
高く設定されている。そして、第１の比較回路３３Ａ
は、被検電圧（ブースト電圧）ＶＢＴＡが高い電圧から
低い電圧の方へ降下するときのみ動作するように構成さ
れ、また、第２の比較回路３３Ｂは、被検電圧（ブース
ト電圧）ＶＢＴＡが低い電圧から高い電圧の方へ上昇す
るときのみ動作するように構成されている。第１のパル
ス発生回路３３Ｃは、第１の比較回路３３Ａから出力さ
れた信号（比較結果の信号）のハイレベルへの信号遷移
に応答して短いワンショットパルスを発生する。第２の
パルス発生回路３３Ｄは、第２の比較回路３３Ｂから出
力された信号（比較結果の信号）のハイレベルへの信号
遷移に応答して短いワンショットパルスを発生する。Ｓ
−Ｒフリップフロップ回路２４は、第１のパルス発生回
路３３Ｃから出力されたパルスの前縁に応答してその出
力端Ｑにハイレベルの昇圧開始電圧（検知信号）を出力
し、第２のパルス発生回路３３Ｄから出力されたパルス
の前縁に応答してその出力端Ｑに発生していたハイレベ
ルの電圧をローレベルの昇圧停止電圧へ遷移させる。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (7)
- 【請求項１】 昇圧回路と、 該昇圧回路と負荷回路とを結ぶ給電路上の第１の位置か
ら得られる第１被検電圧が第１基準電圧まで降下したこ
とを検出する第１電位検出手段と、 前記第１の位置よりも前記昇圧回路に近い前記給電路上
の第２の位置から得られる第２被検電圧が第２基準電圧
まで上昇したことを検出する第２電位検出手段とを有
し、 前記第１電位検出手段からの検出出力によって前記昇圧
回路を昇圧動作状態とし、前記第２電位検出手段からの
検出出力によって前記昇圧回路を前記昇圧停止状態とす
ることを特徴とする電圧制御装置。 - 【請求項２】 前記第１電位検出手段は、複数の位置か
ら得られる複数の第１被検電圧の内、いずれか１つでも
第１基準電圧まで降下したことを検出するものであるこ
とを特徴とする請求項１記載の電圧制御装置。 - 【請求項３】 複数の第１基準電圧の中の１つを選択す
る選択手段を有し、前記第１電位検出手段は、第１被検
電圧が前記選択した基準電圧まで降下したことを検出す
るものであることを特徴とする請求項１記載の電圧制御
装置。 - 【請求項４】 複数の第２基準電圧の中の１つを選択す
る選択手段を有し、前記第２電位検出手段は、第２被検
電圧が前記選択した基準電圧まで上昇したことを検出す
るものであることを特徴とする請求項１記載の電圧制御
装置。 - 【請求項５】 昇圧回路と、 該昇圧回路と負荷回路とを結ぶ給電路上から得られる被
検電圧が第１基準電圧まで降下したことを検出する第１
電位検出手段と、 前記被検電圧が第２基準電圧まで上昇したことを検出す
る第２電位検出手段とを有し、 前記第１電位検出手段からの検出出力によって前記昇圧
回路を昇圧動作状態とし、前記第２電位検出手段からの
検出出力によって前記昇圧回路を前記昇圧停止状態とす
ることを特徴とする電圧制御装置。 - 【請求項６】 昇圧回路と負荷回路とを結ぶ給電路上の
第１の位置から得られる第１被検電圧が第１基準電圧ま
で降下したとき、前記昇圧回路を昇圧動作状態にし、 前記第１の位置よりも前記昇圧回路に近い前記給電路上
の第２の位置から得られる第２被検電圧が第２基準電圧
まで上昇したとき、前記昇圧回路を前記昇圧停止状態に
することを特徴とする電圧制御方法。 - 【請求項７】 昇圧回路と負荷回路とを結ぶ給電路上か
ら得られる被検電圧が第１基準電圧まで降下したとき、
前記昇圧回路を昇圧動作状態にし、 前記被検電圧が第２基準電圧まで上昇したとき、前記昇
圧回路を前記昇圧停止状態にすることを特徴とする電圧
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09419299A JP3180799B2 (ja) | 1999-03-31 | 1999-03-31 | 電圧制御装置及び電圧制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09419299A JP3180799B2 (ja) | 1999-03-31 | 1999-03-31 | 電圧制御装置及び電圧制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000284840A true JP2000284840A (ja) | 2000-10-13 |
| JP3180799B2 JP3180799B2 (ja) | 2001-06-25 |
Family
ID=14103448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09419299A Expired - Fee Related JP3180799B2 (ja) | 1999-03-31 | 1999-03-31 | 電圧制御装置及び電圧制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180799B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208275A (ja) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
| KR100469153B1 (ko) * | 2002-08-30 | 2005-02-02 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 |
| KR100525099B1 (ko) * | 2003-07-24 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 장치용 고전압 발생기 |
| JP2006127727A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
| KR100772546B1 (ko) * | 2005-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 고전압 생성장치 및 그를 사용한 메모리 장치의 워드라인구동 고전압 생성장치 |
| JP2008197723A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | 電圧発生回路 |
-
1999
- 1999-03-31 JP JP09419299A patent/JP3180799B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208275A (ja) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
| KR100469153B1 (ko) * | 2002-08-30 | 2005-02-02 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 |
| US6930905B2 (en) | 2002-08-30 | 2005-08-16 | Hynix Semiconductor Inc. | Voltage boosting device for a ferroelectric memory device |
| KR100525099B1 (ko) * | 2003-07-24 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 장치용 고전압 발생기 |
| JP2006127727A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
| JP4578287B2 (ja) * | 2004-10-29 | 2010-11-10 | 株式会社ハイニックスセミコンダクター | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
| KR100772546B1 (ko) * | 2005-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 고전압 생성장치 및 그를 사용한 메모리 장치의 워드라인구동 고전압 생성장치 |
| JP2008197723A (ja) * | 2007-02-08 | 2008-08-28 | Toshiba Corp | 電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3180799B2 (ja) | 2001-06-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |