JP5426357B2 - 昇圧回路、昇圧方法、半導体装置 - Google Patents

Description

本発明は、昇圧回路、昇圧方法に関し、特に半導体装置に内蔵される昇圧回路、昇圧方法に関する。

近年、不揮発性半導体メモリ分野においては、書き換え動作（書き込み、消去）に必要とされる電流が増大してきている。これに伴い、半導体装置に搭載される昇圧回路の出力電流供給能力を増大させる要求が高まってきている。

更に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）等のメモリ分野において、低電圧電源化が加速され、製品特性上の書き換えおよび読み出し時の動作スピードは高速化されている。高速化技術の１つとして、ワード線を昇圧回路にて昇圧したレベルの電圧で充電し、メモリセルの電流を増加するという技術がある。昇圧回路からメモリセルのゲートを充電するときの充電電流が高速化のために次第に大きくなり、より電流供給能力を向上させた昇圧回路が求められている。

昇圧回路の電流供給能力を高める方法として、一つは、昇圧回路の昇圧容量を大きくする方法がある。一度の昇圧を多量の電荷で行うことにより電流供給能力が向上する。または、昇圧に使用される昇圧クロックの周波数を高くする方法がある。一定時間当たりの電荷量を増加することにより電流供給能力が向上する。このように、昇圧回路の電流供給能力を高めることは可能となる。

通常、昇圧回路の出力レベルが所定値に達すると、昇圧動作は停止される。しかし、昇圧動作を停止するための回路に遅延があり、すぐに昇圧を止めることはできない。この間に昇圧動作が続行され、昇圧回路の出力に大きなリップルが現れることがある。

不揮発性半導体メモリ、ＤＲＡＭ、ＳＲＡＭ等の集積回路は、微細化が進みトランジスタの耐圧が低くなってきている。このため、昇圧回路の出力に大きなリップルがある場合、トランジスタが破壊される可能性がある。あるいは、大きなリップルに耐えるようにトランジスタの耐圧を上げなければならない。耐圧が高くなると、セルサイズが大きくなり集積度が下がる。したがって、昇圧回路の出力のリップルは小さく抑えられることが望まれている。

しかし、前述のように、電流供給能力を高めた昇圧回路は、負荷電流が少ない場合（または、負荷電流が流れない場合）でも規定の電流を供給するように動作するため、昇圧回路の出力に大きなリップルが発生することがある。また、ポンプ回路での消費電流も大きくなる。そこで、例えば、特開２００２−１４２４４８号公報に記載の昇圧回路のように、負荷電流が少ない場合、または、負荷電流が流れない場合、昇圧回路の電流供給能力を低く抑える方法が知られている。

図１に、特開２００２−１４２４４８号公報に開示される昇圧回路の構成図を示す。この昇圧回路は、昇圧部１７０、リミッター部１８０、ポンプ回路制御部１９０、電流検知部１１０、昇圧クロック発生部１２０を備える。昇圧部１７０は、並列に接続され、昇圧クロックにより駆動される複数のポンプ回路１７１〜１７３を有し、入力電圧Ｖｃｃを昇圧して出力電圧ＶＰＰを生成する。リミッター部１８０は、ツェナーダイオード１８１を含み、出力電圧ＶＰＰを所定の電圧に制御する。ポンプ回路制御部１９０は、昇圧クロックを各ポンプ回路１７１〜１７３に接続する複数のスイッチ１９１、１９２を有する。複数のスイッチ１９１、１９２は、制御信号に応じて段階的に導通、非導通を切り替え、各ポンプ回路１７１〜１７３を制御する。電流検知部１１０は、リミッター部１８０に流れる電流を検知して、所定の制御信号を生成する。昇圧クロック発生部１２０は、活性化信号の入力により昇圧クロックを生成する。なお、活性化信号は、各種動作モードによる信号である。

この昇圧回路は、図２に示されるように、複数の動作モードを有する。動作モードＳｔａｎｄｂｙ状態の場合のポンプ回路の電流供給能力は、２０μＡに設定される。書込みモードＡｃｔｉｖｅ状態の場合のポンプ回路の電流供給能力は、１１０μＡに設定される。消去モードＡｃｔｉｖｅ状態の場合のポンプ回路の電流供給能力は、８０μＡに設定される。このとき、各ポンプ回路１７１〜１７３の電流供給能力は、順に２０μＡ、６０μＡ、３０μＡである。電流検知部１１０において、電流比較部１０１〜１０２は、電流転写部１００から転写された電流Ｉｚと基準電流Ｉｒｅｆ１＝２μＡ、Ｉｒｅｆ２＝１０μＡとを比較し、大小関係に基づいてイネーブル信号ＥＮ１〜ＥＮ２を出力する。そして、スイッチ１９１〜１９２の導通及び非導通を切り替え、ポンプ回路１７１〜１７３を制御する。

このように、昇圧回路は、負荷電流が大きいとき、ポンプ回路の並列動作数を増加し、負荷電流が小さいとき、ポンプ回路の並列動作数を減少させる動作を行う。負荷電流に応じてポンプ回路の動作数を変えて、昇圧回路の出力電圧変動（リップル）の増大、消費電流の増加を抑制する。

特開２００２−１４２４４８号公報

本発明は、負荷電流の変動に応じて出力のリップルを小さく抑える昇圧回路を提供する。

以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、昇圧回路は、昇圧部（５０、５８）と、クロック生成部（１０、３８）と、電流検知部（２１）と、クロック制御部（４０、１６／２６）とを具備する。昇圧部（５０、５８）は、供給される昇圧クロックに基づいて、入力電圧を昇圧して出力する。クロック生成部（１０、３８）は、昇圧部（５０、５８）に昇圧クロックを供給する。電流検知部（２１）は、昇圧部に供給される電流を検知する。クロック制御部（４０、１６／２６）は、電流検知部（２１）が検知した電流量に基づいて、昇圧クロックを制御する。

本発明の他の観点では、昇圧方法は、昇圧クロックを生成するステップと、供給される昇圧クロックに基づいて、入力電圧を昇圧して出力するステップと、昇圧するときに供給される電流を検知するステップと、検知される電流量に基づいて、前記昇圧クロックを制御するステップとを具備する。

本発明によれば、出力負荷電流の変動に応じて出力電圧のリップルを小さく抑える昇圧回路を提供することができる。

特開２００２−１４２４４８号公報に開示される昇圧回路の構成図である。 その昇圧回路の動作を説明するための図である。 本発明の第１の実施の形態に係る昇圧回路の構成を示す図である。 その昇圧回路の動作を説明するための図である。 本発明の第２の実施の形態に係る昇圧回路の構成を示す図である。 リング発振回路の発振周波数と、制御電流との関係を示す図である。 その昇圧回路の動作を説明するための図である。

図面を参照して、本発明の実施の形態を説明する。

（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る昇圧回路の構成を示す図である。この昇圧回路は、フラッシュメモリ等の動作に必要となる電源を供給する。フラッシュメモリは、データの書き込み時、消去時に多くの電流を必要とするが、データ読み出し時にはそれほどの電流を必要とせず、動作状態によって消費電流が大きく変動する。

本発明の第１の実施の形態に係る昇圧回路は、昇圧クロック生成部１０と、昇圧部５０と、出力電圧制御部６０と、電源電圧ＶＤＤから昇圧部５０に供給される充電電流を検知するＰチャネルトランジスタ２１とを具備する。昇圧部５０は、並列に接続された３つのポンプ回路５１、５２、５３を備え、昇圧クロック生成部１０から出力される昇圧クロックに基づいて、Ｐチャネルトランジスタ２１を介して供給される電源電圧を昇圧する。

出力電圧制御部６０は、基準電圧生成部３５と、抵抗Ｒ１、Ｒ２と、コンパレータ３４とを備え、出力電圧Ｖｏｕｔが所定の電圧を保つように昇圧クロック生成部１０を制御する信号を生成する。基準電圧生成部３５は、基準電圧Ｖｒｅｆを生成する。抵抗Ｒ１、Ｒ２は、昇圧部５０の出力ノードと電源電圧ＧＮＤとの間に直列に接続され、出力電圧Ｖｏｕｔを分圧する。コンパレータ３４は、抵抗Ｒ１と抵抗Ｒ２との接続ノードＡの電圧と基準電圧Ｖｒｅｆとを比較し、昇圧クロック生成部１０から出力されるクロック信号をオン／オフ制御する信号を出力する。

昇圧クロック生成部１０は、定電流源２０と、Ｎチャネルトランジスタ１１、１２、１３と、Ｐチャネルトランジスタ２２、２３と、バッファ回路３２、３３と、発振回路３０と、クロック制御部４０とを備える。発振回路３０は、昇圧クロックの源となるクロック信号を生成する。クロック制御部４０は、ＡＮＤ回路４１、４２、４３を含み、発振回路３０から出力されるクロック信号をポンプ回路５１、５２、５３へ伝える制御を行う。

Ｐチャネルトランジスタ２１は、ソースが電源電圧ＶＤＤに、ドレインが昇圧部５８に接続され、さらに、ドレインとゲートとが接続される。Ｐチャネルトランジスタ２１は、昇圧部５８に供給される電流をモニタする。Ｐチャネルトランジスタ２１のゲートは、Ｐチャネルトランジスタ２２、２３のゲートに接続され、カレントミラー回路を形成する。したがって、Ｐチャネルトランジスタ２１に流れる電流に基づいて、Ｐチャネルトランジスタ２２、２３に流れる電流が制御される。

定電流源２０は、電流値Ｉｒｅｆの電流を流す。Ｎチャネルトランジスタ１１とＮチャネルトランジスタ１２、１３とは、ゲート同士が接続されてカレントミラー回路を形成する。定電流源２０の電流値と同じ電流値の電流を流すようにＮチャネルトランジスタ１２、１３は駆動される。

Ｐチャネルトランジスタ２２およびＮチャネルトランジスタ１２のドレインはノードＢで接続され、Ｐチャネルトランジスタ２３およびＮチャネルトランジスタ１３のドレインはノードＣで接続される。ノードＢはバッファ回路３２の入力に接続され、バッファ回路３２の出力はＡＮＤ回路４２の入力に接続される。ノードＣはバッファ回路３３の入力に接続され、バッファ回路３３の出力は、ＡＮＤ回路４３の入力に接続される。ＡＮＤ回路４１、４２、４３の出力は、ポンプ回路５１、５２、５３に接続され、ポンプ回路５１、５２、５３の昇圧動作が制御される。

本実施の形態に係る昇圧回路の動作を、図４に示される動作モード毎に説明する。図４には、各動作モードにおける負荷電流、各ノードの電圧、出力電流等がまとめられている。

まず、バッファ回路３２、３３の出力がＨｉレベルであるときの出力電圧の制御動作を説明する。昇圧部５０の出力電圧Ｖｏｕｔは、出力電圧制御部６０において、直列に接続される抵抗Ｒ１、Ｒ２により電圧分割される。抵抗Ｒ１、Ｒ２の接続ノードＡの電圧Ｖａは、コンパレータ３４に入力される。コンパレータ３４は、電圧Ｖａと、基準電圧生成部３５から出力される基準電圧Ｖｒｅｆとを比較する。Ｖａ＞Ｖｒｅｆである場合、コンパレータ３４の出力は、Ｌｏｗレベルとなる。コンパレータ３４の出力が接続されるＡＮＤ回路４１、４２、４３の出力は、Ｌｏｗレベルになり、ポンプ回路５１、５２、５３には昇圧クロックが供給されない。したがって、ポンプ回路５１、５２、５３は昇圧動作を停止する。Ｖａ＜Ｖｒｅｆである場合、コンパレータ３４の出力は、Ｈｉレベルとなる。ＡＮＤ回路４１、４２、４３の出力は、発振回路３０から出力されるクロック信号と同じ波形になり、ポンプ回路５１、５２、５３には昇圧クロックが供給される。したがって、ポンプ回路５１、５２、５３は昇圧動作を行う。

ここで、基準電圧生成部３５から出力される基準電圧Ｖｒｅｆは、１Ｖに設定されているとする。また、抵抗Ｒ１の抵抗値ｒ１を８００ｋΩ、抵抗Ｒ２の抵抗値ｒ２を１００ｋΩ、すなわち、ｒ１：ｒ２＝８：１とする。このとき、定常状態における昇圧部５０の出力電圧Ｖｏｕｔは、次式で求められる。
Ｖｏｕｔ＝Ｖｒｅｆ×（ｒ１＋ｒ２）／ｒ２
＝１×（８００ｋ＋１００ｋ）／１００ｋ＝９（Ｖ）
また、ポンプ回路５１、５２、５３の電流供給能力をそれぞれ２０μＡ、６５μＡ、３５μＡとする。

また、Ｐチャネルトランジスタ２１とＰチャネルトランジスタ２２およびＰチャネルトランジスタ２３のトランジスタ幅およびトランジスタ長は、全て同じサイズとし、定電流源２０の電流値Ｉｒｅｆは１０μＡとする。Ｎチャネルトランジスタ１１とＮチャネルトランジスタ１２及びＮチャネルトランジスタ１３のトランジスタ幅は、全て同じサイズとする。Ｎチャネルトランジスタ１１、Ｎチャネルトランジスタ１２のトランジスタ長の比は、１：７．５とする。また、Ｎチャネルトランジスタ１１、Ｎチャネルトランジスタ１３のトランジスタ長の比は、１：１１とする。したがって、Ｐチャネルトランジスタ２１、２２、２３は同じ電流値の電流を流す能力を有し、Ｎチャネルトランジスタ１１、１２、１３は、それぞれを流れる電流値が１：７．５：１１となるように動作する能力を有する。Ｎチャネルトランジスタ１１のドレインには、電流Ｉｒｅｆ＝１０μＡの電流を流す定電流源２０が接続されているため、Ｎチャネルトランジスタ１１には１０μＡの電流が流れる。したがって、Ｎチャネルトランジスタ１２は７５μＡの電流を流す能力を有し、Ｎチャネルトランジスタ１３は１１０μＡの電流を流す能力を有することになる。

１．セットアップ状態（ＩＬ＝０μＡ）
電源投入直後は、昇圧部５０に内蔵されるキャパシタを充電するために一時的に大きな電流が流れる。Ｐチャネルトランジスタ２１と同じ電流値の電流を流すことができるＰチャネルトランジスタ２２、２３は、十分な量の電流を流すため、ノードＢ、Ｃの電圧は、Ｈｉレベルになる。ＡＮＤ回路４２、４３は、発振回路３０から出力されるクロック信号と同じ波形の信号を出力し、昇圧部５０に内蔵されるキャパシタを充電する。負荷電流ＩＬは０μＡであるから、内蔵キャパシタの充電はすぐに終了する。その後は、負荷電流ＩＬが０μＡであるから、昇圧部５０の出力電流Ｉｃは、出力電圧制御部６０に流れる電流Ｉｒと等しくなる。電流Ｉｒは、直列に接続される抵抗Ｒ１、Ｒ２に流れる電流であり、昇圧部５０を充電する電流を検知するＰチャネルトランジスタ２１に流れる電流Ｉは、昇圧回路の出力電圧Ｖｏｕｔに応じて、抵抗Ｒ１、Ｒ２に流れる電流と同じ量の電流が流れる。したがって、Ｐチャネルトランジスタ２１に流れる電流Ｉ＝Ｉｒは、Ｉｒ＝Ｖｏｕｔ／（ｒ１＋ｒ２）で示される。例えば、出力電圧Ｖｏｕｔ＝８Ｖのとき、電流Ｉｒは、Ｉｒ＝８Ｖ／（８００ｋΩ＋１００ｋΩ）＝８．８９μＡとなる。すなわち、Ｐチャネルトランジスタ２１に８．８９μＡの電流が流れ、Ｐチャネルトランジスタ２２、２３は、８．８９μＡの電流を流すことができる能力を有することになる。

一方、Ｎチャネルトランジスタ１２は、Ｎチャネルトランジスタ１１に流れる電流の７．５倍、すなわち、１０μＡ×７．５＝７５μＡを流せる能力を有するようになる。また、Ｎチャネルトランジスタ１３は、Ｎチャネルトランジスタ１１に流れる電流の１１倍、すなわち、１０μＡ×１１＝１１０μＡを流せる能力を有するようになる。

Ｐチャネルトランジスタ２２は８．８９μＡの電流を流せる能力を有し、Ｎチャネルトランジスタ１２は７５μＡの電流を流せる能力を有するため、ノードＢの電圧はＬｏｗレベルになる。また、Ｐチャネルトランジスタ２３は８．８９μＡの電流を流せる能力を有し、Ｎチャネルトランジスタ１３は１１０μＡの電流を流せる能力を有するため、ノードＣの電圧はＬｏｗレベルになる。ノードＢ、Ｃにバッファ３２、３３を介して接続されているＡＮＤ回路４２、４３の出力は、Ｌｏｗレベル固定となる。すなわち、ポンプ回路５１には昇圧クロックが供給されるが、ポンプ回路５２、５３には昇圧クロックが供給されない。したがって、ポンプ回路５２、５３は、昇圧動作を行わず、ポンプ回路５１だけが昇圧動作を行う。

２．待機状態（昇圧が完了。Ｖｏｕｔ＝９Ｖ、ＩＬ＝０μＡ）
待機状態は、昇圧回路の出力電圧Ｖｏｕｔが９Ｖとなり、昇圧が完了した状態であり、負荷電流ＩＬが流れていない状態（ＩＬ＝０μＡ）である。負荷電流ＩＬが０μＡであるから、昇圧部５０から出力される電流Ｉｃは、抵抗Ｒ１、Ｒ２に流れる電流Ｉｒに等しくなる。また、充電が完了しているので、充電電流を検知するＰチャネルトランジスタ２１に流れる電流Ｉは、出力電流Ｉｃに等しくなり、Ｉ＝Ｉｃ＝Ｉｒ＝Ｖｏｕｔ／（ｒ１＋ｒ２）である。すなわち、電流Ｉは、Ｉ＝Ｉｒ＝９Ｖ／（８００ｋΩ＋１００ｋΩ）＝１０μＡとなる。

したがって、Ｐチャネルトランジスタ２２、２３は、Ｐチャネルトランジスタ２１と同じ電流値の電流を流すことのできる能力を有するため、それぞれ１０μＡの電流を流せる能力を有する。一方、Ｎチャネルトランジスタ１２は、７５μＡを流せる能力を有し、Ｎチャネルトランジスタ１３は、１１０μＡを流せる能力を有する。したがって、Ｐチャネルトランジスタ２２とＮチャネルトランジスタ１２との接続ノードＢの電圧、および、Ｐチャネルトランジスタ２３とＮチャネルトランジスタ１３との接続ノードＣの電圧は、Ｌｏｗレベルとなる。ノードＢ、Ｃにバッファ回路３２、３３を介して接続されるＡＮＤ回路４２およびＡＮＤ回路４３の出力は、Ｌｏｗレベルとなる。すなわち、ポンプ回路５１には昇圧クロックが供給されるが、ポンプ回路５２、５３には昇圧クロックが供給されない。したがって、ポンプ回路５２、５３は、昇圧動作を行わず、ポンプ回路５１だけが昇圧動作を行う。ポンプ回路５１の電流供給能力は２０μＡであるから、このときの昇圧部５０の電流供給能力は、２０μＡとなる。

３．待機状態から書き込み動作状態に移行した場合（Ｖｏｕｔ＝９Ｖ）
負荷電流ＩＬ＝０μＡである待機状態から負荷電流ＩＬ＝１１０μＡが流れる書き込み動作状態に移行する場合について説明する。

待機状態では、ポンプ回路５１が昇圧動作を行い、ポンプ回路５２、５３は停止状態である。昇圧部５０の電流供給能力は２０μＡである。負荷電流ＩＬが１１０μＡに変化すると、出力電圧制御部６０に流れる電流Ｉｒは約１０μＡであるから、昇圧部５０の出力電流Ｉｃは、Ｉｃ＝Ｉｒ＋ＩＬ＝１２０μＡとなる。この出力電流を補充するように、Ｐチャネルトランジスタ２１には電流Ｉ＝Ｉｃ＝１２０μＡが流れる。したがって、Ｐチャネルトランジスタ２２、２３は、１２０μＡの電流を流せる能力を有するようになる。Ｎチャネルトランジスタ１２の電流出力能力は７５μＡ、Ｎチャネルトランジスタ１３の電流出力能力は１１０μＡであるから、ノードＢおよびノードＣの電圧は、Ｈｉレベルとなる。バッファ回路３２、３３を介して接続されるＡＮＤ回路４２、４３は、発振回路３０から出力されるクロック信号と同じ波形の信号を出力する。すなわち、ポンプ回路５１、５２、５３には昇圧クロックが供給される。したがって、昇圧部５０に含まれるポンプ回路５１、５２、５３は昇圧動作を行い、昇圧部５０の電流供給能力は、２０＋６５＋３５＝１２０μＡとなる。

４．待機状態から消去動作状態に移行した場合（Ｖｏｕｔ＝９Ｖ）
負荷電流ＩＬ＝０μＡである待機状態から負荷電流ＩＬ＝７５μＡが流れる消去動作状態に移行する場合について説明する。

待機状態では、ポンプ回路５１が昇圧動作を行い、ポンプ回路５２、５３は停止状態である。昇圧部５０の電流供給能力は２０μＡである。したがって、負荷電流ＩＬが７５μＡに変化すると、出力電圧制御部６０に流れる電流Ｉｒは約１０μＡであるから、昇圧部５０の出力電流Ｉｃは、Ｉｃ＝Ｉｒ＋ＩＬ＝８５μＡとなる。この出力電流を補充するようにＰチャネルトランジスタ２１には電流Ｉ＝Ｉｃ＝８５μＡの電流が流れる。したがって、Ｐチャネルトランジスタ２２、２３は、８５μＡの電流を流すことのできる能力を有するようになる。Ｎチャネルトランジスタ１２の電流出力能力は７５μＡ、Ｎチャネルトランジスタ１３の電流出力能力は１１０μＡであるから、Ｐチャネルトランジスタ２２が接続されるノードＢの電圧はＨｉレベル、Ｐチャネルトランジスタ２３が接続されるノードＣの電圧はＬｏｗレベルとなる。

ノードＢは、バッファ回路３２を介してＡＮＤ回路４２に接続されているため、ＡＮＤ回路４２は、発振回路３０から出力されるクロック信号と同じ信号を出力する。したがって、ポンプ回路５２に昇圧クロックが供給され、ポンプ回路５２は昇圧動作を行う。ノードＣは、バッファ回路３３を介してＡＮＤ回路４３に接続されているため、ＡＮＤ回路４３の出力は、Ｌｏｗレベルとなり、ポンプ回路５３には昇圧クロックが供給されず、ポンプ回路５３は昇圧動作をしない。ポンプ回路５１は昇圧動作を継続しているため、昇圧部５０の最大電流供給能力は、２０＋６５＝８５μＡとなる。

このように、本発明の昇圧回路は、出力負荷電流の大きさに応じて昇圧動作を行うポンプ回路５１、５２、５３の数を変えることができる。すなわち、本実施の形態に係る昇圧回路は、昇圧部５０に供給される電流をモニタする供給電流モニタ部（トランジスタ２１）を備え、負荷電流が大きいときはポンプ回路の並列動作数を増加することにより電流供給能力を増加することができる。負荷電流が小さいときはポンプ回路の並列動作数を削減することにより電流供給能力を低く抑える。並列に設けられるポンプ回路の動作数を負荷電流に応じて変えることにより、出力のリップルを小さく抑えることができる。また、出力負荷電流の大きさに応じて、昇圧回路の並列動作数を選択するため、昇圧回路が消費する電流は必要以上に大きくならない。ここでは、発振回路３０を内蔵しているが、外部からクロック信号を取り込んでもよい。

（第２の実施の形態）
図面を参照して、本発明の第２の実施の形態に係る昇圧回路を説明する。

図５に、本発明の第２の実施の形態に係る昇圧回路の構成が示される。昇圧回路は、昇圧クロック生成部３８と、昇圧部５８、供給電流モニタ部であるＰチャネルトランジスタ２１と、出力電圧制御部６０とを具備する。昇圧クロック生成部３８は、Ｐチャネルトランジスタ２４、２５、２６、２７、２８とＮチャネルトランジスタ１４、１５、１６、１７、１８とキャパシタＣ１とを含むリング発振回路と、ＡＮＤ回路４４を含むクロック制御部４８とを備える。昇圧部５８は、ポンプ回路５４を備える。出力電圧制御部６０は、コンパレータ３４と、基準電圧生成部３５と、抵抗Ｒ１、Ｒ２とを備える。

昇圧部５８に供給される電流をモニタするＰチャネルトランジスタ２１は、ソースが電源電圧ＶＤＤに接続され、ゲートがドレインに接続され、ドレインが昇圧部５８に接続される。さらに、Ｐチャネルトランジスタ２１のゲートは、Ｐチャネルトランジスタ２４、２６のゲートに接続され、Ｐチャネルトランジスタ２１と、Ｐチャネルトランジスタ２４、２６とはカレントミラー回路を形成する。

Ｐチャネルトランジスタ２４とＮチャネルトランジスタ１４とは、電源電圧ＶＤＤと電源電圧ＧＮＤとの間に直列に接続される。Ｎチャネルトランジスタ１４のゲートは、ドレインに接続され、さらにＮチャネルトランジスタ１６のゲートに接続される。Ｎチャネルトランジスタ１４とＮチャネルトランジスタ１６とはカレントミラー回路を形成する。したがって、Ｐチャネルトランジスタ２１、２６、２４、Ｎチャネルトランジスタ１４、１６は、流れる電流が等しくなるように動作する。

Ｐチャネルトランジスタ２６、２５と、Ｎチャネルトランジスタ１５、１６とは、電源電圧ＶＤＤと電源電圧ＧＮＤとの間に直列接続され、Ｐトランジスタ２６、Ｎチャネルトランジスタ１６によって電流値が制御されるインバータ回路を形成する。このインバータ回路の出力に相当するＰチャネルトランジスタ２５のドレインとＮチャネルトランジスタ１５のドレインとの接続ノードは、Ｐチャネルトランジスタ２７とＮチャネルトランジスタ１７とのゲートに接続され、さらに電源電圧ＧＮＤとの間にキャパシタＣ１が接続される。

Ｐチャネルトランジスタ２７とＮチャネルトランジスタ１７とは、電源電圧ＶＤＤと電源電圧ＧＮＤとの間に直列接続され、インバータ回路を形成する。Ｐチャネルトランジスタ２７のドレインとＮチャネルトランジスタ１７のドレインとの接続ノードは、Ｐチャネルトランジスタ２８とＮチャネルトランジスタ１８とのゲートに接続される。

Ｐチャネルトランジスタ２８とＮチャネルトランジスタ１８とは、電源電圧ＶＤＤと電源電圧ＧＮＤとの間に直列接続され、インバータ回路を形成する。Ｐチャネルトランジスタ２８のドレインとＮチャネルトランジスタ１８のドレインとの接続ノードは、Ｐチャネルトランジスタ２５とＮチャネルトランジスタ１５とのゲートに接続される。

Ｐチャネルトランジスタ２５とＮチャネルトランジスタ１５とにより形成されるインバータ回路、キャパシタＣ１、Ｐチャネルトランジスタ２７とＮチャネルトランジスタ１７とにより形成されるインバータ回路、Ｐチャネルトランジスタ２８とＮチャネルトランジスタ１８とにより形成されるインバータ回路は、リング発振回路を形成する。このリング発振回路の発振周波数は、Ｐチャネルトランジスタ２６、Ｎチャネルトランジスタ１６により制御される。Ｐチャネルトランジスタ２６、Ｎチャネルトランジスタ１６に流れる電流は、Ｐチャネルトランジスタ２１に流れる電流に等しくなるように制御されるため、昇圧部５８に供給される電流によって発振周波数が変化する。

出力電圧制御部６０は、昇圧部５８の出力電圧Ｖｏｕｔを抵抗Ｒ１、Ｒ２により電圧分割した電圧と、基準電圧生成部３５から出力される基準電圧Ｖｒｅｆとをコンパレータ３４で比較する。したがって、出力電圧制御部６０は、出力電圧Ｖｏｕｔが所定の電圧より高くなるとＬｏｗレベルの信号を、出力電圧Ｖｏｕｔが所定の電圧より低くなるとＨｉレベルの信号を昇圧クロック生成部３８に出力する。

クロック制御部４８に含まれるＡＮＤ回路４４は、リング発振回路の出力と出力電圧制御部６０の出力とを入力し、昇圧クロックの昇圧部５８への供給を制御する。すなわち、クロック制御部４８は、ポンプ回路５４に供給される電流量に応じて発振周波数を変化させるリング発振回路が出力するクロック信号を、出力電圧制御部６０から出力される比較結果を示す信号に基づいて昇圧部５８に供給したり停止したり制御する。

昇圧部５８は、ポンプ回路５４を備え、Ｐチャネルトランジスタ２１を介して供給される電源電圧ＶＤＤを昇圧クロックに基づいて昇圧し、出力電圧Ｖｏｕｔを出力する。

昇圧部５８の出力電圧Ｖｏｕｔは、出力電圧制御部６０において、直列に接続される抵抗Ｒ１とＲ２により電圧分割される。抵抗Ｒ１、Ｒ２の接続ノードＡの電圧Ｖａは、コンパレータ３４に入力される。コンパレータ３４は、電圧Ｖａと、基準電圧生成部３５から出力される基準電圧Ｖｒｅｆとを比較する。Ｖａ＞Ｖｒｅｆである場合、コンパレータ３４の出力はＬｏｗレベルとなる。ＡＮＤ回路４４の出力はＬｏｗレベルとなり、ポンプ回路５４は昇圧動作を停止する。Ｖａ＜Ｖｒｅｆである場合、コンパレータ３４の出力は、Ｈｉレベルとなる。ＡＮＤ回路４４の出力は、リング発振回路の発振出力信号と同じ波形になり、ポンプ回路５４は昇圧動作を行う。

ここで、基準電圧生成部３５から出力される基準電圧Ｖｒｅｆは１Ｖに設定されているとする。また、抵抗Ｒ１の抵抗値ｒ１を８００ｋΩ、抵抗Ｒ２の抵抗値ｒ２を１００ｋΩ、すなわちｒ１：ｒ２＝８：１とする。このとき、定常状態における昇圧部５８の出力電圧Ｖｏｕｔは、次式で求められる。
Ｖｏｕｔ＝Ｖｒｅｆ×（ｒ１＋ｒ２）／ｒ２
＝１×（８００ｋ＋１００ｋ）／１００ｋ＝９（Ｖ）
また、リング発振回路のキャパシタＣ１の充放電電流を制御するＰチャネルトランジスタ２６およびＮチャネルトランジスタ１６に１０μＡの電流が流れるとき、リング発振回路の発振周波数が１ＭＨｚであるように、キャパシタＣ１の容量値が設定される。さらに、Ｐチャネルトランジスタ２１、２４、２６のトランジスタサイズは、すべて同じに設定し、Ｎチャネルトランジスタ１４、１６のトランジスタサイズは、すべて同じに設定する。

図６は、基準電圧生成部３８のリング発振回路の発振周波数と、制御電流との関係を示す図である。図６に示されるように、Ｐチャネルトランジスタ２６およびＮチャネルトランジスタ１６を流れる電流が１０μＡのときのリング発振回路の発振周波数は、１ＭＨｚであり、８５μＡのときの発振周波数は、８．５ＭＨｚ、１２０μＡのときの発振周波数は、１２ＭＨｚである。すなわち、昇圧回路は、負荷電流の増減に応答して昇圧クロックの周波数が変化する。ここでは、１０μＡの負荷電流のときに昇圧クロックの周波数は１ＭＨｚ、８５μＡの負荷電流のときに昇圧クロックの周波数は８．５ＭＨｚ、１２０μＡの負荷電流のときに昇圧クロックの周波数は１２ＭＨｚとなる。

次に本実施の形態に係る昇圧回路の動作を、図７に示される動作モード毎に説明する。

１．セットアップ状態（ＩＬ＝０μＡ）
電源投入直後は、昇圧部５０に内蔵されるキャパシタを充電するために一時的に大きな電流が流れる。Ｐチャネルトランジスタ２１に流れる電流値と同じ量の電流を流すことができるＰチャネルトランジスタ２４、２６およびＮチャネルトランジスタ１４、１６は、十分な量の電流を流す能力を有するようになり、リング発信回路の発振周波数は最大となり、昇圧部５０に内蔵されるキャパシタを充電する。負荷電流ＩＬは０μＡであるから、内蔵キャパシタの充電はすぐに終了する。その後は、負荷電流ＩＬが０μＡであるから、昇圧部５８の出力電流Ｉｃは、出力電圧制御部６０に流れる電流Ｉｒと等しくなる。電流Ｉｒは、直列に接続される抵抗Ｒ１、Ｒ２に流れる電流である。すなわち、昇圧部５８を充電する電流を検知するＰチャネルトランジスタ２１に流れる電流Ｉは、昇圧回路の出力電圧Ｖｏｕｔに応じて、抵抗Ｒ１、Ｒ２に流れる電流と同じ量の電流が流れる。したがって、Ｐチャネルトランジスタ２１に流れる電流Ｉ＝Ｉｒは、Ｉｒ＝Ｖｏｕｔ／（ｒ１＋ｒ２）で示される。例えば、出力電圧Ｖｏｕｔ＝８Ｖのとき、電流Ｉｒは、Ｉｒ＝８Ｖ／（８００ｋΩ＋１００ｋΩ）＝８．８９μＡとなる。すなわち、Ｐチャネルトランジスタ２４、２６およびＮチャネルトランジスタ１４、１６は、それぞれ８．８９μＡの電流を流せる能力となる。このとき、リング発振回路は、１ＭＨｚ弱の発振周波数で発振を行い、ポンプ回路５４は、１ＭＨｚ弱の昇圧クロックに基づいて昇圧動作を行うことになる。

２．待機状態（昇圧が完了。Ｖｏｕｔ＝９Ｖ、ＩＬ＝０μＡ）
待機状態は、昇圧回路の出力電圧Ｖｏｕｔが９Ｖとなり、昇圧が完了した状態であり、負荷電流ＩＬが流れていない状態（ＩＬ＝０μＡ）である。負荷電流ＩＬが０μＡであるから、昇圧部５８から出力される電流Ｉｃは、抵抗Ｒ１、Ｒ２に流れる電流Ｉｒに等しくなる。また、充電が完了しているので、充電電流を検知するＰチャネルトランジスタ２１に流れる電流Ｉは、出力電流Ｉｃに等しくなり、Ｉ＝Ｉｃ＝Ｉｒ＝Ｖｏｕｔ／（ｒ１＋ｒ２）である。すなわち、電流Ｉは、Ｉ＝Ｉｒ＝９Ｖ／（８００ｋΩ＋１００ｋΩ）＝１０μＡとなる。

したがって、Ｐチャネルトランジスタ２４，２６およびＮチャネルトランジスタ１４、１６は、１０μＡの電流を流せる能力を有するようになる。このとき、リング発振回路の発振周波数は、１ＭＨｚとなり、ポンプ回路５４は、１ＭＨｚの昇圧クロックに基づいて昇圧動作を行うことになる。

３．待機状態から書き込み動作状態に移行した場合（Ｖｏｕｔ＝９Ｖ）
負荷電流ＩＬ＝０μＡである待機状態から負荷電流ＩＬ＝１１０μＡが流れる書き込み動作状態に移行する場合について説明する。

待機状態では、リング発振回路は１ＭＨｚで発振し、ポンプ回路５４は１ＭＨｚの昇圧クロックに基づいて昇圧動作をしている。このとき、昇圧部５８の出力電流Ｉｃは１０μＡである。この状態から負荷電流が１１０μＡに変化すると、昇圧部５８の出力電流Ｉｃは、Ｉｃ＝Ｉｒ＋ＩＬ＝１２０μＡとなる。この出力電流を補充するように、Ｐチャネルトランジスタ２１には電流Ｉ＝Ｉｃ＝１２０μＡの電流が流れる。したがって、Ｐチャネルトランジスタ２４、２６およびＮチャネルトランジスタ１４、１６は、１２０μＡの電流を流せる能力を有するようになる。したがって、リング発振回路の発振周波数は、図６に示されるように、約１２ＭＨｚとなり、ポンプ回路５４の昇圧動作は、１２ＭＨｚの昇圧クロックに基づいて行われることになる。

４．待機状態から消去動作状態に移行した場合（Ｖｏｕｔ＝９Ｖ）
負荷電流ＩＬ＝０μＡである待機状態から負荷電流ＩＬ＝７５μＡが流れる消去動作状態に移行する場合について説明する。

待機状態では、リング発振回路は１ＭＨｚで発振し、ポンプ回路５４は１ＭＨｚの昇圧クロックに基づいて昇圧動作をしている。このとき、昇圧部５８の出力電流Ｉｃは１０μＡである。この状態から負荷電流が７５μＡに変化すると、昇圧部５８の出力電流Ｉｃは、Ｉｃ＝Ｉｒ＋ＩＬ＝８５μＡとなる。この出力電流を補充するように、Ｐチャネルトランジスタ２１には電流Ｉ＝Ｉｃ＝８５μＡの電流が流れる。したがって、Ｐチャネルトランジスタ２４、２６およびＮチャネルトランジスタ１４、１６は、８５μＡの電流を流せる能力を有するようになる。したがって、リング発振回路の発振周波数は、図６に示されるように、約８．５ＭＨｚとなる。ポンプ回路５４の昇圧動作は、８．５ＭＨｚの昇圧クロックに基づいて行われることになる。

上述のように、出力負荷電流の大きさに応じてポンプ回路の昇圧動作周波数が変更され、電流供給能力は、出力負荷電流に応じて変わることになる。すなわち、本実施の形態の昇圧回路は、負荷電流に対応して変化する昇圧部５８に供給される電流を検知して、ポンプ回路を駆動する昇圧クロックの周波数を変更する。昇圧クロックが負荷電流に応じて変わり、負荷電流が大きいときは昇圧回路のリング発振回路の発振周波数が高くなることにより負荷電流に応じた電流供給能力を得ることができる。負荷電流が小さいときは、リング発振回路の発振周波数が低くなることにより負荷電流に応じた電流供給能力に抑えことができる。したがって、負荷電流の大きさに応じて、昇圧回路の動作数周波数が変化して、昇圧回路の出力のリップルを小さく抑えることができる。さらに、負荷電流の大きさに応じて、昇圧回路の動作数周波数が変化するため、昇圧回路が消費する電流が必要以上に大きくならない。

本発明の昇圧回路は、出力負荷電流に応じて並列に設けられたポンプ回路の台数を可変することにより、出力負荷電流が小さい場合は、動作するポンプ台数を減らし、昇圧回路の出力のリップルを小さく抑えることができる。出力負荷電流の大きさに応じて、昇圧回路のポンプ回路の並列動作数を最適に選択する。したがって本発明の昇圧回路は、出力負荷電流が少ないときには昇圧回路の電流供給能力が小さくし、出力負荷電流が増えるに従い昇圧回路の電流供給能力が大きくなり、余分なポンプ回路を動作させないため、出力端子のリップルは小さくなり、消費電流を少なくすることができる。また、本発明の昇圧回路は、出力負荷電流に応じて昇圧クロックの周波数を変更し、出力負荷電流が大きい場合は周波数を上げて昇圧回路の出力のリップルを小さく抑えることができる。負荷電流の大きさに応じて、昇圧回路の動作数周波数が変化するため、昇圧回路が消費する電流が必要以上に大きくならない。

以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施の可能であり、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１０、３８ 昇圧クロック生成部
１１〜１８ Ｎチャネルトランジスタ
２０ 定電流源
２１〜２８ Ｐチャネルトランジスタ
３０ 発振回路
３２、３３ バッファ回路
３４ コンパレータ
３５ 基準電圧生成部
４０、４８ クロック制御部
４１〜４４ ＡＮＤ回路
５０、５８ 昇圧部
５１〜５４ ポンプ回路
６０ 出力電圧制御部
Ｒ１、Ｒ２ 抵抗
Ｃ１ キャパシタ
１００ 電流転写部
１０１〜１０２ 電流比較部
１１０ 電流検知部
１２０ 昇圧クロック発生部
１７０ 昇圧部
１７１〜１７３ ポンプ回路
１８０ リミッター部
１８１ ツェナーダイオード
１９０ ポンプ回路制御部
１９１〜１９２ スイッチ

Claims (10)

1. 供給される昇圧クロックに基づいて、入力電圧を昇圧して出力する昇圧部と、
   前記昇圧部に前記昇圧クロックを供給するクロック生成部と、
   前記昇圧部に供給される電流を検知する電流検知部と、
   前記電流検知部が検知した電流量に基づいて、前記昇圧クロックを制御するクロック制御部と
   を具備し、
   前記昇圧部は、前記入力電圧を前記昇圧クロックに基づいて昇圧する複数のポンプ回路を備え、
   前記クロック制御部は、前記複数のポンプ回路のうちの所定のポンプ回路に供給する前記昇圧クロックを断続して昇圧動作するポンプ回路の数を制御し、
   前記電流検知部は、ソースが前記入力電圧に接続され、ドレインとゲートが接続される第１Ｐチャネルトランジスタを備え、
   前記クロック生成部は、
   前記Ｐチャネルトランジスタとカレントミラー回路を形成する第２Ｐチャネルトランジスタと、
   基準電流を生成する定電流源と、
   前記定電流源にドレインが接続され、ゲートとドレインが接続される第１Ｎチャネルトランジスタと、
   前記第１Ｎチャネルトランジスタとゲート同士が接続され、前記第２Ｐチャネルトランジスタとドレイン同士が接続されて前記第１Ｎチャネルトランジスタの所定の倍率の電流を流すことのできる能力を備える第２Ｎチャネルトランジスタと
   を含む電流比較部を備え、
   前記第１Ｐチャネルトランジスタに流れる電流が前記所定の倍率倍の前記基準電流を超えたことを前記電流比較部が検知すると、前記複数のポンプ回路のうちの所定のポンプ回路に前記昇圧クロックを供給する
   昇圧回路。
2. 前記クロック制御部は、前記第２Ｐチャネルトランジスタのドレインと前記第２Ｎチャネルトランジスタのドレインとの接続ノードの電圧と、所定の周波数のクロック信号とを入力し、前記複数のポンプ回路のうちの所定のポンプ回路に前記昇圧クロックを出力する論理積回路を備える
   請求項１に記載の昇圧回路。
3. 前記クロック生成部は、発振回路をさらに備え、
   前記発振回路の出力を前記所定の周波数のクロック信号として前記論理積回路に供給する
   請求項２に記載の昇圧回路。
4. 前記昇圧部の出力電圧を分圧して比較電圧を生成する第１および第２抵抗と、
   基準電圧を生成する基準電圧生成部と、
   前記基準電圧と、前記比較電圧とを比較するコンパレータと
   を備える出力電圧制御部を
   さらに具備し、
   前記昇圧部の出力電圧が所定の値より高くなったときに、前記昇圧部への前記昇圧クロックの供給を停止する
   請求項１から請求項３のいずれかに記載の昇圧回路。
5. 前記クロック生成部は、前記電流検知部が検知した電流量に基づいて、発振周波数を変える可変周波数発振回路を備える
   請求項１に記載の昇圧回路。
6. 前記可変周波数発振回路は、
   前記電流検知部が検知した電流量に応じて出力電流が制御される第１インバータ回路と、
   前記第１インバータ回路の出力を論理反転して出力する第２インバータ回路と、
   前記第２インバータ回路の出力を論理反転して前記第１インバータ回路に出力する第３インバータ回路と、
   前記第１インバータ回路の出力ノードと前記第２インバータ回路の入力ノードとの接続ノードと、電源電圧との間に接続されるキャパシタと
   を備える
   請求項５に記載の昇圧回路。
7. 前記電流検知部は、ソースが前記入力電圧に接続され、ドレインとゲートが接続される第１Ｐチャネルトランジスタを備え、
   前記第１インバータ回路は、
   第１の電源電圧と第２の電源電圧との間に直列に接続される第２Ｐチャネルトランジスタと、第３Ｐチャネルトランジスタと、第１Ｎチャネルトランジスタと、第２Ｎチャネルトランジスタと
   を備え、
   前記クロック生成部は、
   前記第１Ｐチャネルトランジスタとゲート同士が接続される第４Ｐチャネルトランジスタと、
   前記第４Ｐチャネルトランジスタとドレイン同士が接続され、ドレインとゲートが接続される第３Ｎチャネルトランジスタと
   をさらに備え、
   前記第２Ｐチャネルトランジスタのゲートは、前記第１Ｐチャネルトランジスタのゲートに接続され、
   前記第３Ｐチャネルトランジスタのゲートと前記第１Ｎチャネルトランジスタのゲートとは前記第３インバータ回路の出力に接続され、
   前記第２Ｎチャネルトランジスタのゲートは、前記第３Ｎチャネルトランジスタのゲートに接続される
   請求項６に記載の昇圧回路。
8. 第１電源電圧を昇圧して出力するポンプ回路を複数備える昇圧部と、
   前記第１電源電圧から前記昇圧部に流れる電流をモニタする第１のＰチャネルトランジスタと
   第１のＰチャネルトランジスタとカレントミラー回路を形成する第２のＰチャネルトランジスタと、
   所定の定電流を生成する定電流源と、
   前記定電流源と第２電源電圧との間に接続される第１のＮチャネルトランジスタと、
   前記第１のＮチャネルトランジスタとカレントミラー回路を形成し、前記第２のＰチャネルトランジスタとドレイン同士が接続される第２のＮチャネルトランジスタと、
   前記第２のＰチャネルトランジスタおよび前記第２のＮチャネルトランジスタのドレイン同士が接続されるノードの電圧に基づいて、前記ポンプ回路に供給するクロック信号を断続する論理積回路と
   を具備し、
   前記モニタされる電流に基づいて、前記ポンプ回路のうちの昇圧動作するポンプ回路の数を変更する
   昇圧回路。
9. 昇圧クロックを生成するリング発振回路と、
   チャージポンプ回路に供給される電流をモニタする第１のＰチャネルトランジスタと、
   前記第１のＰチャネルトランジスタとカレントミラー回路を形成する第２のＰチャネルトランジスタと、
   前記第１のＰチャネルトランジスタとカレントミラー回路を形成し、前記リング発振回路の電源電流を制御する第３のＰチャネルトランジスタと、
   前記第２のＰチャネルトランジスタのドレインに接続される第１のＮチャネルトランジスタと、
   前記第１のＮチャネルトランジスタとカレントミラー回路を形成し、前記リング発振回路の電源電流を制御する第２のＮチャネルトランジスタと
   を具備する
   昇圧回路。
10. 請求項１から請求項９のいずれかに記載の昇圧回路と、
    前記昇圧回路から出力される昇圧された電圧が供給されて動作する回路と
    を具備する
    半導体装置。

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