JP5426357B2 - 昇圧回路、昇圧方法、半導体装置 - Google Patents
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Description
図3は、本発明の第1の実施の形態に係る昇圧回路の構成を示す図である。この昇圧回路は、フラッシュメモリ等の動作に必要となる電源を供給する。フラッシュメモリは、データの書き込み時、消去時に多くの電流を必要とするが、データ読み出し時にはそれほどの電流を必要とせず、動作状態によって消費電流が大きく変動する。
Vout=Vref×(r1+r2)/r2
=1×(800k+100k)/100k=9(V)
また、ポンプ回路51、52、53の電流供給能力をそれぞれ20μA、65μA、35μAとする。
電源投入直後は、昇圧部50に内蔵されるキャパシタを充電するために一時的に大きな電流が流れる。Pチャネルトランジスタ21と同じ電流値の電流を流すことができるPチャネルトランジスタ22、23は、十分な量の電流を流すため、ノードB、Cの電圧は、Hiレベルになる。AND回路42、43は、発振回路30から出力されるクロック信号と同じ波形の信号を出力し、昇圧部50に内蔵されるキャパシタを充電する。負荷電流ILは0μAであるから、内蔵キャパシタの充電はすぐに終了する。その後は、負荷電流ILが0μAであるから、昇圧部50の出力電流Icは、出力電圧制御部60に流れる電流Irと等しくなる。電流Irは、直列に接続される抵抗R1、R2に流れる電流であり、昇圧部50を充電する電流を検知するPチャネルトランジスタ21に流れる電流Iは、昇圧回路の出力電圧Voutに応じて、抵抗R1、R2に流れる電流と同じ量の電流が流れる。したがって、Pチャネルトランジスタ21に流れる電流I=Irは、Ir=Vout/(r1+r2)で示される。例えば、出力電圧Vout=8Vのとき、電流Irは、Ir=8V/(800kΩ+100kΩ)=8.89μAとなる。すなわち、Pチャネルトランジスタ21に8.89μAの電流が流れ、Pチャネルトランジスタ22、23は、8.89μAの電流を流すことができる能力を有することになる。
待機状態は、昇圧回路の出力電圧Voutが9Vとなり、昇圧が完了した状態であり、負荷電流ILが流れていない状態(IL=0μA)である。負荷電流ILが0μAであるから、昇圧部50から出力される電流Icは、抵抗R1、R2に流れる電流Irに等しくなる。また、充電が完了しているので、充電電流を検知するPチャネルトランジスタ21に流れる電流Iは、出力電流Icに等しくなり、I=Ic=Ir=Vout/(r1+r2)である。すなわち、電流Iは、I=Ir=9V/(800kΩ+100kΩ)=10μAとなる。
負荷電流IL=0μAである待機状態から負荷電流IL=110μAが流れる書き込み動作状態に移行する場合について説明する。
負荷電流IL=0μAである待機状態から負荷電流IL=75μAが流れる消去動作状態に移行する場合について説明する。
図面を参照して、本発明の第2の実施の形態に係る昇圧回路を説明する。
Vout=Vref×(r1+r2)/r2
=1×(800k+100k)/100k=9(V)
また、リング発振回路のキャパシタC1の充放電電流を制御するPチャネルトランジスタ26およびNチャネルトランジスタ16に10μAの電流が流れるとき、リング発振回路の発振周波数が1MHzであるように、キャパシタC1の容量値が設定される。さらに、Pチャネルトランジスタ21、24、26のトランジスタサイズは、すべて同じに設定し、Nチャネルトランジスタ14、16のトランジスタサイズは、すべて同じに設定する。
電源投入直後は、昇圧部50に内蔵されるキャパシタを充電するために一時的に大きな電流が流れる。Pチャネルトランジスタ21に流れる電流値と同じ量の電流を流すことができるPチャネルトランジスタ24、26およびNチャネルトランジスタ14、16は、十分な量の電流を流す能力を有するようになり、リング発信回路の発振周波数は最大となり、昇圧部50に内蔵されるキャパシタを充電する。負荷電流ILは0μAであるから、内蔵キャパシタの充電はすぐに終了する。その後は、負荷電流ILが0μAであるから、昇圧部58の出力電流Icは、出力電圧制御部60に流れる電流Irと等しくなる。電流Irは、直列に接続される抵抗R1、R2に流れる電流である。すなわち、昇圧部58を充電する電流を検知するPチャネルトランジスタ21に流れる電流Iは、昇圧回路の出力電圧Voutに応じて、抵抗R1、R2に流れる電流と同じ量の電流が流れる。したがって、Pチャネルトランジスタ21に流れる電流I=Irは、Ir=Vout/(r1+r2)で示される。例えば、出力電圧Vout=8Vのとき、電流Irは、Ir=8V/(800kΩ+100kΩ)=8.89μAとなる。すなわち、Pチャネルトランジスタ24、26およびNチャネルトランジスタ14、16は、それぞれ8.89μAの電流を流せる能力となる。このとき、リング発振回路は、1MHz弱の発振周波数で発振を行い、ポンプ回路54は、1MHz弱の昇圧クロックに基づいて昇圧動作を行うことになる。
待機状態は、昇圧回路の出力電圧Voutが9Vとなり、昇圧が完了した状態であり、負荷電流ILが流れていない状態(IL=0μA)である。負荷電流ILが0μAであるから、昇圧部58から出力される電流Icは、抵抗R1、R2に流れる電流Irに等しくなる。また、充電が完了しているので、充電電流を検知するPチャネルトランジスタ21に流れる電流Iは、出力電流Icに等しくなり、I=Ic=Ir=Vout/(r1+r2)である。すなわち、電流Iは、I=Ir=9V/(800kΩ+100kΩ)=10μAとなる。
負荷電流IL=0μAである待機状態から負荷電流IL=110μAが流れる書き込み動作状態に移行する場合について説明する。
負荷電流IL=0μAである待機状態から負荷電流IL=75μAが流れる消去動作状態に移行する場合について説明する。
11〜18 Nチャネルトランジスタ
20 定電流源
21〜28 Pチャネルトランジスタ
30 発振回路
32、33 バッファ回路
34 コンパレータ
35 基準電圧生成部
40、48 クロック制御部
41〜44 AND回路
50、58 昇圧部
51〜54 ポンプ回路
60 出力電圧制御部
R1、R2 抵抗
C1 キャパシタ
100 電流転写部
101〜102 電流比較部
110 電流検知部
120 昇圧クロック発生部
170 昇圧部
171〜173 ポンプ回路
180 リミッター部
181 ツェナーダイオード
190 ポンプ回路制御部
191〜192 スイッチ
Claims (10)
- 供給される昇圧クロックに基づいて、入力電圧を昇圧して出力する昇圧部と、
前記昇圧部に前記昇圧クロックを供給するクロック生成部と、
前記昇圧部に供給される電流を検知する電流検知部と、
前記電流検知部が検知した電流量に基づいて、前記昇圧クロックを制御するクロック制御部と
を具備し、
前記昇圧部は、前記入力電圧を前記昇圧クロックに基づいて昇圧する複数のポンプ回路を備え、
前記クロック制御部は、前記複数のポンプ回路のうちの所定のポンプ回路に供給する前記昇圧クロックを断続して昇圧動作するポンプ回路の数を制御し、
前記電流検知部は、ソースが前記入力電圧に接続され、ドレインとゲートが接続される第1Pチャネルトランジスタを備え、
前記クロック生成部は、
前記Pチャネルトランジスタとカレントミラー回路を形成する第2Pチャネルトランジスタと、
基準電流を生成する定電流源と、
前記定電流源にドレインが接続され、ゲートとドレインが接続される第1Nチャネルトランジスタと、
前記第1Nチャネルトランジスタとゲート同士が接続され、前記第2Pチャネルトランジスタとドレイン同士が接続されて前記第1Nチャネルトランジスタの所定の倍率の電流を流すことのできる能力を備える第2Nチャネルトランジスタと
を含む電流比較部を備え、
前記第1Pチャネルトランジスタに流れる電流が前記所定の倍率倍の前記基準電流を超えたことを前記電流比較部が検知すると、前記複数のポンプ回路のうちの所定のポンプ回路に前記昇圧クロックを供給する
昇圧回路。 - 前記クロック制御部は、前記第2Pチャネルトランジスタのドレインと前記第2Nチャネルトランジスタのドレインとの接続ノードの電圧と、所定の周波数のクロック信号とを入力し、前記複数のポンプ回路のうちの所定のポンプ回路に前記昇圧クロックを出力する論理積回路を備える
請求項1に記載の昇圧回路。 - 前記クロック生成部は、発振回路をさらに備え、
前記発振回路の出力を前記所定の周波数のクロック信号として前記論理積回路に供給する
請求項2に記載の昇圧回路。 - 前記昇圧部の出力電圧を分圧して比較電圧を生成する第1および第2抵抗と、
基準電圧を生成する基準電圧生成部と、
前記基準電圧と、前記比較電圧とを比較するコンパレータと
を備える出力電圧制御部を
さらに具備し、
前記昇圧部の出力電圧が所定の値より高くなったときに、前記昇圧部への前記昇圧クロックの供給を停止する
請求項1から請求項3のいずれかに記載の昇圧回路。 - 前記クロック生成部は、前記電流検知部が検知した電流量に基づいて、発振周波数を変える可変周波数発振回路を備える
請求項1に記載の昇圧回路。 - 前記可変周波数発振回路は、
前記電流検知部が検知した電流量に応じて出力電流が制御される第1インバータ回路と、
前記第1インバータ回路の出力を論理反転して出力する第2インバータ回路と、
前記第2インバータ回路の出力を論理反転して前記第1インバータ回路に出力する第3インバータ回路と、
前記第1インバータ回路の出力ノードと前記第2インバータ回路の入力ノードとの接続ノードと、電源電圧との間に接続されるキャパシタと
を備える
請求項5に記載の昇圧回路。 - 前記電流検知部は、ソースが前記入力電圧に接続され、ドレインとゲートが接続される第1Pチャネルトランジスタを備え、
前記第1インバータ回路は、
第1の電源電圧と第2の電源電圧との間に直列に接続される第2Pチャネルトランジスタと、第3Pチャネルトランジスタと、第1Nチャネルトランジスタと、第2Nチャネルトランジスタと
を備え、
前記クロック生成部は、
前記第1Pチャネルトランジスタとゲート同士が接続される第4Pチャネルトランジスタと、
前記第4Pチャネルトランジスタとドレイン同士が接続され、ドレインとゲートが接続される第3Nチャネルトランジスタと
をさらに備え、
前記第2Pチャネルトランジスタのゲートは、前記第1Pチャネルトランジスタのゲートに接続され、
前記第3Pチャネルトランジスタのゲートと前記第1Nチャネルトランジスタのゲートとは前記第3インバータ回路の出力に接続され、
前記第2Nチャネルトランジスタのゲートは、前記第3Nチャネルトランジスタのゲートに接続される
請求項6に記載の昇圧回路。 - 第1電源電圧を昇圧して出力するポンプ回路を複数備える昇圧部と、
前記第1電源電圧から前記昇圧部に流れる電流をモニタする第1のPチャネルトランジスタと
第1のPチャネルトランジスタとカレントミラー回路を形成する第2のPチャネルトランジスタと、
所定の定電流を生成する定電流源と、
前記定電流源と第2電源電圧との間に接続される第1のNチャネルトランジスタと、
前記第1のNチャネルトランジスタとカレントミラー回路を形成し、前記第2のPチャネルトランジスタとドレイン同士が接続される第2のNチャネルトランジスタと、
前記第2のPチャネルトランジスタおよび前記第2のNチャネルトランジスタのドレイン同士が接続されるノードの電圧に基づいて、前記ポンプ回路に供給するクロック信号を断続する論理積回路と
を具備し、
前記モニタされる電流に基づいて、前記ポンプ回路のうちの昇圧動作するポンプ回路の数を変更する
昇圧回路。 - 昇圧クロックを生成するリング発振回路と、
チャージポンプ回路に供給される電流をモニタする第1のPチャネルトランジスタと、
前記第1のPチャネルトランジスタとカレントミラー回路を形成する第2のPチャネルトランジスタと、
前記第1のPチャネルトランジスタとカレントミラー回路を形成し、前記リング発振回路の電源電流を制御する第3のPチャネルトランジスタと、
前記第2のPチャネルトランジスタのドレインに接続される第1のNチャネルトランジスタと、
前記第1のNチャネルトランジスタとカレントミラー回路を形成し、前記リング発振回路の電源電流を制御する第2のNチャネルトランジスタと
を具備する
昇圧回路。 - 請求項1から請求項9のいずれかに記載の昇圧回路と、
前記昇圧回路から出力される昇圧された電圧が供給されて動作する回路と
を具備する
半導体装置。
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