JP4077429B2 - 昇圧回路 - Google Patents

Description

本発明は、昇圧回路に関し、例えば、ポンプ式昇圧回路に関する。

半導体回路内で電源電圧よりも高い電圧を使用する必要がある場合、一般に、ポンプ式昇圧回路およびその制御回路を用いて所望の電圧を得る。コンパレータ（制御回路）は、昇圧回路の出力電圧を目標電圧と比較し、出力電圧が目標電圧より低ければ昇圧回路を動作させ、目標電圧より高ければ昇圧回路を停止する。ポンプ式昇圧回路は、１回のポンプ動作ごとにある一定量の電荷を放出し、目標電圧を越えるまでポンプ動作が繰り返される。昇圧回路の電流駆動能力は、通常、負荷電流が最大の場合でも目標の出力電圧が得られるように設計される。

特開2001-250381号公報（特許文献１）には、相互に電荷の供給能力の異なる複数の昇圧回路が設けられ、昇圧回路が出力する昇圧電圧が供給されるメモリ回路の動作に従って予め設定された昇圧回路が動作することが開示されている。すなわち、例えば、メモリ回路のプリチャージ信号の活性化に合わせて第１の昇圧回路が動作し、ワード線の活性化に合わせて第２の昇圧回路が動作する。米国特許第6,459,643B2号明細書（特許文献３）は、特許文献１の米国特許に対応し、同じ内容である。

特開2000-350439号公報（特許文献２）には、複数の昇圧セル群が設けられ、外部からの制御信号に応じて、これら複数の昇圧セル群の直列接続、並列接続を切り換えることが開示されている。
特開2001-250381号公報 特開2000-350439号公報 米国特許第6,459,643B2号明細書

本発明は、出力電圧の変動の少ない昇圧回路を提供しようとするものである。

本発明の第１の視点による昇圧回路は、昇圧電圧を出力する第１出力端を有し、且つ前記第１出力端を外部出力端と接続された第１昇圧ユニットと、昇圧電圧を出力する第２出力端を有し、且つ前記第２出力端を前記外部出力端と接続された第２昇圧ユニットと、前記第１昇圧ユニットの動作を制御する第１制御信号および前記第２昇圧ユニットの動作を制御する第２制御信号を出力し、且つ前記第１昇圧ユニットの動作状態と休止状態との間の移行と、前記第２昇圧ユニットの動作状態と休止状態との間の移行と、が前記外部出力端の出力電圧に応じて異なるタイミングで行われるように前記第１制御信号および前記第２制御信号を制御する制御回路と、を具備することを特徴とする。

本発明の第２の視点による昇圧回路は、昇圧電圧を出力する第１乃至第ｎ（ｎは２以上の自然数）出力端のうちの対応する１つをそれぞれが有し、且つ前記第１乃至第ｎ出力端を外部出力端と接続された第１乃至第ｎ昇圧ユニットと、前記第１乃至第ｎ昇圧ユニットのいずれかの動作を制御する第１乃至第ｍ（ｍは２以上ｎ以下の自然数）制御信号を出力し、且つ前記第１乃至第ｎ昇圧ユニットのそれぞれの動作状態と休止状態との間の移行が前記外部出力端の出力電圧に応じて相互に異なるタイミングで行われるように前記第１乃至第ｍ制御信号を制御する制御回路と、を具備することを特徴とする。

本発明によれば、負荷電流が大きい場合に目標電圧を出力でき、且つ負荷電流が小さい場合に出力電圧の変動が少ない昇圧回路を提供できる。

図１は、一般的な昇圧回路の種々の場合の出力電圧を示している。昇圧回路の電流駆動能力は、負荷電流が最大の場合でも目標の出力電圧が得られるように設計される。図１に示すように、負荷電流が大きい場合（Ａ）、出力電圧Ｖｏｕｔは目標電圧Ｖｔａｒｇｅｔを維持し、且つその変動が小さい。ところが、負荷電流が最大負荷電流に比べて小さくなる（Ｂ）と、出力電圧Ｖｏｕｔの変動が大きくなる。一方、駆動能力を小さくすると、負荷電流が小さい場合（Ｄ）でも出力電圧Ｖｏｕｔの変動を小さく抑えることができる。しかしながら、負荷電流が大きい場合（Ｃ）、目標電圧Ｖｔａｒｇｅｔを維持できない場合が生じる。昇圧回路が半導体メモリに使用されている場合、昇圧回路の出力電圧Ｖｏｕｔの変動によりデータの読み出しおよび書き込み動作の信頼性が低下することがある。このため、昇圧回路の出力電圧Ｖｏｕｔには、高い安定性が望まれる。

以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１実施形態）
図２は、本発明の第１実施形態に係る昇圧回路の主要部を示す図である。図２に示すように、昇圧回路１は、制御部２、ポンプ式昇圧ユニット３−１、３−２を含む。ポンプ式昇圧ユニット３−１（第１昇圧ユニット）、昇圧ユニット３−２（第２昇圧ユニット）は、種々の一般的なポンプ式昇圧回路から構成することができ、電源電圧から所定の昇圧電圧を発生する。制御部２は、昇圧回路１の出力電圧Ｖｏｕｔに応じた電圧を参照しながらポンプ式昇圧ユニット３−１、３−２の動作および停止を制御する。昇圧回路１の出力電圧Ｖｏｕｔは、典型的には、図３に示すように半導体メモリ回路４に供給される。

次に、昇圧回路１の各部の詳細な構成について説明する。図２に示すように、制御部２は、カレントミラー方式の差動増幅回路を有する。差動増幅回路は、出力電圧Ｖｏｕｔが分圧されたモニタ電圧Ｖｍｏｎｉｔｏｒと、昇圧回路１が出力すべき目標の電圧（目標電圧）に応じた参照電圧Ｖｒｅｆを供給される。差動増幅回路は、モニタ電圧Ｖｍｏｎｉｔｏｒに応じた差動増幅電圧Ｖａｍｐを出力する。

差動増幅回路において、ｐ型のＭＯＳ（metal oxide semiconductor）トランジスタＱＰ１の一端に電源電位が供給される。ＭＯＳトランジスタＱＰ１の他端はｎ型ＭＯＳトランジスタＱＮ１の一端と接続されるとともに自身のゲートと接続される。トランジスタＱＮ１のゲートには、モニタ電圧Ｖｍｏｎｉｔｏｒが供給され、他端はバイアス用のｎ型のＭＯＳトランジスタＱＮ３を介して接地される。トランジスタＱＮ３のゲートには、バイアス電圧Ｖｂｉａｓが供給される。

差動増幅回路のｐ型のＭＯＳトランジスタＱＰ２の一端に電源電位が供給され、ゲートはトランジスタＱＰ１のゲートと接続される。トランジスタＱＰ２の他端は、直列接続されたｎ型のＭＯＳトランジスタＱＮ２とトランジスタＱＮ３を介して接地される。トランジスタＱＮ２のゲートには、参照電圧Ｖｒｅｆが供給される。

トランジスタＱＰ２とトランジスタＱＮ２との接続ノードから差動増幅回路出力電圧Ｖａｍｐが取り出される。差動増幅回路出力電圧Ｖａｍｐは、ｐ型のＭＯＳトランジスタＱＰ３−１のゲートに供給される。トランジスタＱＰ３−１の一端には電源電位が供給され、他端はｎ型のＭＯＳトランジスタＱＮ４−１を介して接地される。トランジスタＱＮ４−１のゲートにはバイアス電圧Ｖｂｉａｓが供給される。

差動増幅回路出力電圧Ｖａｍｐは、また、ｐ型のＭＯＳトランジスタＱＰ３−２のゲートに供給される。トランジスタＱＰ３−２の一端には電源電位が供給され、他端はｎ型のＭＯＳトランジスタＱＮ４−２を介して接地される。トランジスタＱＰ３−１のサイズ（電流駆動能力）は、トランジスタＱＰ３−２のサイズより大きい。トランジスタＱＮ４−２のゲートにはバイアス電圧Ｖｂｉａｓが供給される。

トランジスタＱＰ３−１とトランジスタＱＮ４−１との接続ノードから制御信号ＣＮＴ１−１（第１制御信号）が取り出される。制御信号ＣＮＴ１−１は、昇圧ユニット３−１に供給される。昇圧ユニット３−１は、制御信号ＣＮＴ１−１のハイレベルに応じて動作する。

トランジスタＱＰ３−２とトランジスタＱＮ４−２との接続ノードから制御信号ＣＮＴ１−２（第２制御信号）が取り出される。制御信号ＣＮＴ１−２は、昇圧ユニット３−２に供給される。昇圧ユニット３−２は、制御信号ＣＮＴ１−２のハイレベルに応じて動作する。

昇圧ユニット３−１、３−２の出力端は、相互に接続されており、また昇圧回路の出力電圧Ｖｏｕｔとされる。出力電圧Ｖｏｕｔは、直列接続された抵抗素子Ｒ１、Ｒ２により分圧され、抵抗素子Ｒ１、Ｒ２の接続ノードからモニタ電圧Ｖｍｏｎｉｔｏｒが取り出される。

次に、昇圧回路１の動作について、図４〜図６を参照して説明する。図４は、差動増幅回路出力電圧Ｖａｍｐと、制御信号ＣＮＴ１−１、ＣＮＴ１−２の電圧Ｖとの関係を示している。上記したように、トランジスタＱＰ３−１のサイズはトランジスタＱＰ３−２のサイズより大きい。このため、トランジスタＱＰ３−１およびトランジスタＱＮ４−１からなるインバータの閾値電圧Ｖｔｈ１はトランジスタＱＰ３−２およびトランジスタＱＮ４−２からなるインバータの閾値電圧Ｖｔｈ２より大きい。よって、図４に示すように、差動増幅回路出力電圧Ｖａｍｐの変化（モニタ電圧Ｖｍｏｎｉｔｏｒの変化）に応じて、制御信号ＣＮＴ１−１、ＣＮＴ１−２のハイレベルとローレベルの状態が変化するタイミングは相互に異なる。すなわち、差動増幅回路出力電圧Ｖａｍｐが閾値電圧Ｖｔｈ１に達すると（モニタ電圧Ｖｍｏｎｉｔｏｒが電圧Ｖｒｅｆに達すると）、制御信号ＣＮＴ１−１の状態が変化する。また、差動増幅回路出力電圧Ｖａｍｐが閾値電圧Ｖｔｈ２に達すると（モニタ電圧Ｖｍｏｎｉｔｏｒが電圧Ｖｒｅｆ−Δに達すると）、制御信号ＣＮＴ１−２の状態が変化する。

図５は、出力電圧Ｖｏｕｔと制御信号ＣＮＴ１−１、１−２との関係を示すタイミングチャートである。図６は、昇圧ユニットの動作と出力電圧との関係を示す図である。図５、図６に示すように、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを上回っている場合（差動増幅回路出力電圧Ｖａｍｐが閾値電圧Ｖｔｈ１を越えている場合）、制御信号ＣＮＴ１−１、ＣＮＴ１−２はともにローレベルである。よって、昇圧ユニット３−１、３−２は休止状態である（停止している）。

出力電圧Ｖｏｕｔが低下し、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを下回ると、制御信号ＣＮＴ１−１のみがハイレベルに変化する。よって、昇圧ユニット３−１が動作状態に移行する。昇圧ユニット３−１の１回の昇圧動作によって出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを越えると、制御信号ＣＮＴ１−１がローレベルに変化することにより、昇圧ユニット３−１は休止状態に移行する。出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを下回る度に昇圧ユニット３−１が動作し、昇圧ユニット３−１の昇圧動作のみで目標電圧Ｖｔａｒｇｅｔを維持できている間、昇圧ユニット３−１のみが動作状態、休止状態を繰り返す。昇圧ユニット３−２は休止状態を維持している。

昇圧ユニット３−１の１回の昇圧動作のみでは出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔに達しない場合、制御信号ＣＮＴ１−１はハイレベルを維持し、昇圧ユニット３−１は昇圧動作を連続的に行う。その結果、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔに達すると、昇圧ユニット３−１は休止状態に移行する。昇圧ユニット３−１が連続的に動作しても目標電圧Ｖｔａｒｇｅｔを維持できず、さらに出力電圧Ｖｏｕｔが低下すると、ある時点で電圧Ｖ２に達する。電圧Ｖ２は、出力電圧Ｖｏｕｔが電圧Ｖ２に達した場合に差動増幅回路出力電圧ＶａｍｐがトランジスタＱＰ３−２の閾値電圧Ｖｔｈ２に達するように、関連付けされて設定される。

出力電圧Ｖｏｕｔが電圧Ｖ２に達したことにより、制御信号ＣＮＴ１−２がハイレベルへと変化し、昇圧ユニット３−２が昇圧動作を行う。制御信号ＣＮＴ１−１はハイレベルを維持しているため、昇圧ユニット３−１は連続的に動作している。一方、昇圧ユニット３−２の単発的な昇圧動作により出力電圧Ｖｏｕｔが電圧Ｖ２に達すると、昇圧ユニット３−２は休止状態に移行する。昇圧ユニット３−２の単発的な昇圧動作によっても、目標電圧Ｖｔａｒｇｅｔが得られない場合、昇圧ユニット３−２は連続的に昇圧動作を行う。

再び出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔに到達すると、昇圧ユニット３−１は休止状態へ移行する。

図７は、第１実施形態に係る昇圧回路１の、負荷電流の変化に応じた出力電圧Ｖｏｕｔを示している。以上示したように、出力電圧Ｖｏｕｔが小さい場合、昇圧ユニット３−１、３−２がともに動作し、目標電圧Ｖｔａｒｇｅｔに近づくと昇圧ユニット３−１のみの動作に切り替わる。よって、図７に示すように、負荷電流が小さい場合は、過剰な昇圧能力で昇圧回路が動作することを回避することにより出力電圧Ｖｏｕｔの変動を小さくできる。一方、負荷電流が大きい場合は、昇圧能力が上がることにより、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを維持できないことを回避できる。

本発明の第１実施形態に係る昇圧回路によれば、並列接続された２つの昇圧ユニット３−１、３−２が、昇圧回路の出力電圧Ｖｏｕｔに応じて、相互に異なるタイミングにより動作状態と休止状態との間の移行を行う。このため、出力電圧Ｖｏｕｔが供給される回路の負荷電流の値に応じて、最適な状態で昇圧ユニット３−１、３−２が動作するように、昇圧ユニット３−１、３−２の動作状態と休止状態との間の移行が個別に制御される。よって、負荷電流が小さい場合に出力電圧Ｖｏｕｔの変動が少なく、また同時に負荷電流が大きい場合に目標電圧Ｖｔａｒｇｅｔを維持できないことを回避可能な昇圧回路を実現できる。

なお、本実施形態において、昇圧ユニットが２つの場合を例にとって説明した。しかしながら、３つ以上の昇圧ユニットが設けられた構成とすることもできる。図８は、昇圧ユニットがｎ個設けられた場合を例示している。図８に示すように、ｎ個の昇圧ユニット３−１〜３−ｎのそれぞれの出力端が相互に接続され、この接続ノードが昇圧回路１の出力Ｖｏｕｔとされる。制御部２は、それぞれ直列接続されたｐ型ＭＯＳトランジスタＱＰ３−１〜ＱＰ３−ｎとｎ型ＭＯＳトランジスタＱＮ４−１〜ＱＮ４−ｎを有する。トランジスタＱＰ３−１〜ＱＰ３−ｎとトランジスタＱＮ４−１〜ＱＮ４−ｎとのそれぞれの接続ノードから制御信号ＣＮＴ１−１〜ＣＮＴ１−ｎが取り出される。制御信号ＣＮＴ１−１〜ＣＮＴ１−ｎは、昇圧ユニット３−１〜３−ｎにそれぞれ供給される。昇圧ユニット３−１〜３−ｎは、制御信号ＣＮＴ１−１〜ＣＮＴ１−ｎのハイレベルに応じて昇圧動作を行う。

トランジスタＱＰ３−１〜ＱＰ３−ｎのサイズが、トランジスタＱＰ３−１からトランジスタＱＰ３−ｎに向かって順に小さくなるように構成することにより、昇圧ユニット３−１〜３−ｎが動作状態と休止状態との間で移行するタイミングを変えることができる。よって、出力電圧Ｖｏｕｔの下降に伴い、昇圧ユニット３−１〜３−ｎが順次、累積的に動作状態に移行する。一方、出力電圧Ｖｏｕｔの上昇に伴い、昇圧ユニット３−ｎから昇圧ユニット３−１に向かって順に休止状態に移行する。この場合においても、各昇圧ユニット３−１〜３−ｎは、動作状態の間、単発的または連続的に昇圧動作を行う。以上説明した動作により、負荷電流に合わせて昇圧回路１の昇圧能力が細かく設定されるため、負荷電流の各大きさにおいて出力電圧Ｖｏｕｔの変動を小さく抑えることができる。

なお、昇圧ユニットが３個以上の場合、ある１つの制御信号に応じて、２つ以上の昇圧ユニットが動作する構成とすることも可能である。この場合、制御部２内のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの組の数は、昇圧ユニットの数より少ない。

（第２実施形態）
第１実施形態では、サイズの異なる複数のトランジスタを用いることにより、各昇圧ユニットの動作状態と休止状態との間の移行のタイミングを変化させる。これに対して第２実施形態では、遅延回路を用いて各昇圧ユニットの移行のタイミングが制御される。

図９は、本発明の第２実施形態に係る昇圧回路の主要部を示す図である。図９に示すように、制御部５は、オペアンプＯＰ、イネーブル信号生成回路１１−２、アンド回路ＡＮＤ２を含み、出力電圧Ｖｏｕｔに応じて制御信号ＣＮＴ２−１、ＣＮＴ２−２を生成する。制御信号ＣＮＴ２−１、ＣＮＴ２−２は昇圧ユニット３−１、３−２にそれぞれ供給される。昇圧ユニット３−１、３−２は、制御信号ＣＮＴ２−１、ＣＮＴ２−２のハイレベルがそれぞれ供給されることに応じて昇圧動作を行う。

オペアンプＯＰの非反転入力端には参照電圧Ｖｒｅｆが供給され、反転入力端にはモニタ電圧Ｖｍｏｎｉｔｏｒが供給される。オペアンプＯＰの出力は、制御信号ＣＮＴ２−１として昇圧ユニット３−１に供給される。制御信号ＣＮＴ２−１は、イネーブル信号生成回路１１−２に供給される。イネーブル信号生成回路１１−２は、予め設定された時間、制御信号ＣＮＴ２−１がハイレベルまたはローレベルを維持したことに応じてイネーブル信号ＥＮＡ２を制御する。イネーブル信号ＥＮＡ２は、アンド回路ＡＮＤ２に供給される。アンド回路ＡＮＤ２のもう一方の入力端には、制御信号ＣＮＴ２−１が供給される。アンド回路ＡＮＤ２の出力は、制御信号ＣＮＴ２−２として昇圧ユニット３−２に供給される。

次に、イネーブル信号生成回路１１−２について説明する。図１０は、イネーブル信号生成回路１１−２の主要部を示す図である。図１０に示すように、制御信号ＣＮＴ２−１は、直列接続されたｐ型のＭＯＳトランジスタＱＰ４、抵抗素子Ｒ３、ｎ型のＭＯＳトランジスタＱＮ５からなるインバータに供給される。トランジスタＱＰ４と抵抗素子Ｒ３との接続ノードは、キャパシタＣ１を介して接地されるとともに、直列接続されたインバータ回路ＩＶ１、ＩＶ２を介してアンド回路ＡＮＤ１の入力端に接続される。抵抗素子Ｒ３とＭＯＳトランジスタＱＮ５との接続ノードは、キャパシタＣ２を介して接地されるとともに、インバータ回路ＩＶ３を介してアンド回路ＡＮＤ１のもう一方の入力端に接続される。

アンド回路ＡＮＤ１の出力端は、ダウンエッジトリガ型Ｄフリップフロップ回路１２のトリガ入力端に接続される。Ｄフリップフロップ回路１２のデータ入力端には、制御信号ＣＮＴ２−１が供給され、データ出力端からイネーブル信号ＥＮＡ２が取り出される。Ｄフリップフロップ回路１２は、トリガ入力端のダウンエッジを検知するとデータ入力端のデータをラッチしてデータ出力端から出力する。

次に、イネーブル信号生成回路１１−２の動作について図１１を参照して説明する。図１１は、イネーブル信号生成回路１１−２の主要部の電位を示すタイミングチャートである。図１０の部位ａ〜ｅの電圧が、図１１のａ〜ｅの波形に対応する。モニタ電圧Ｖｍｏｎｉｔｏｒと参照電圧Ｖｒｅｆが比較され、モニタ電圧Ｖｍｏｎｉｔｏｒが参照電圧Ｖｒｅｆを越えている場合は制御信号ＣＮＴ２−１がローレベルとなり、下回っている場合はハイレベルとされる。これに応じて昇圧ユニット３−１が動作、停止を繰り返す。

部位ａの電位は、制御信号ＣＮＴ２−１がハイレベルとなった時点から抵抗素子Ｒ３およびキャパシタＣ１からなる遅延回路の時定数に応じてハイレベルから徐々に減少する。しかしながら、続いて制御信号ＣＮＴ２−１がローレベルとなるため、部位ａの電位は、これに応じてハイレベルに設定される。よって、制御信号ＣＮＴ２−１が上昇、下降を繰り返している間、部位ａの電位インバータＩＶ１の閾値まで減少しないため部位ｃの電位はハイレベルを維持する。

部位ｂの電位は、制御信号ＣＮＴ２−１がローレベルとなった時点から抵抗素子Ｒ３とキャパシタＣ２からなる遅延回路の時定数に応じてローレベルから徐々に増加する。しかしながら、続いて制御信号ＣＮＴ２−１がハイレベルとなるため、部位ｂの電位は、これに応じてローレベルに設定される。よって、制御信号ＣＮＴ２−１が上昇、下降を繰り返している間、部位ｂの電位インバータＩＶ３の閾値まで増加しないため部位ｄの電位はハイレベルを維持する。

部位ｃ、ｄの電位がともにハイレベルなので部位ｅの電位は、ハイレベルを維持する。イネーブル信号ＥＮＡ２はこの間、ローレベルとされている。よって、制御信号ＣＮＴ２−２は、制御信号ＣＮＴ２−１に関わらずローレベルを維持する。すなわち、昇圧ユニット３−２は、制御信号ＣＮＴ２−１の変化に関わらず昇圧動作を行わない休止状態（動作不能状態）にある。

負荷電流が増加し、昇圧ユニット３−１のみで目標電圧Ｖｔａｒｇｅｔを維持できない場合、制御信号ＣＮＴ２−１はハイレベルを維持するため、部位ａの電位が減少し続ける。この状態で所定の時間（連続動作時間）が経過すると、部位ａの電位がインバータＩＶ１の閾値Ｖｔｈに達し、部位ｃおよび部位ｅの電位がローレベルに変化する。Ｄフリップフロップ回路１２は、ローレベルが入力されたことに応じて制御信号ＣＮＴ２−１の状態（ハイレベル）をラッチし、ハイレベルのイネーブル信号ＥＮＡ２を出力する。イネーブル信号ＥＮＡ２がハイレベルの間、昇圧ユニット３−２は、制御信号ＣＮＴ２−１に従って単発的、連続的に動作を行う、動作状態（動作可能状態）にある。

次いで、負荷電流が減少し、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを上回っている時間が続くと、制御信号ＣＮＴ２−１はローレベルを維持するため、部位ｂの電位が上昇し続ける。この状態で所定の時間（連続休止時間）が経過すると、部位ｂの電位がインバータＩＶ３の閾値Ｖｔｈに達し、部位ｄおよび部位ｅの電位がローレベルに変化する。Ｄフリップフロップ回路１２は、ローレベルが入力されたことに応じて制御信号ＣＮＴ２−１の状態（ローレベル）をラッチし、ローレベルのイネーブル信号ＥＮＡ２を出力する。よって、昇圧ユニット３−２は、休止状態に移行する。

次に、上記の動作を行う図９、図１０からなる昇圧回路による出力電圧の変化について説明する。図１２および図１３は、図１１のタイミングチャートの一部と出力電圧Ｖｏｕｔとの関係を示している。図１２に示すように、イネーブル信号ＥＮＡ２がハイレベルであるため、昇圧ユニット３−２は動作状態にある。この状態で負荷電流が減少すると、昇圧能力が大き過ぎるため、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを大きく上回っており、また出力電圧Ｖｏｕｔの変動が大きい。このため、制御信号ＣＮＴ２−１は長期間に亘ってローレベルを維持する。図９のイネーブル信号生成回路１１−２は、この現象を検知し、イネーブル信号ＥＮＡ２をローレベルに設定する。よって、昇圧ユニット３−２が休止状態に移行し、昇圧回路６の昇圧能力が下がるため、出力電圧Ｖｏｕｔの変動が小さくなる。

一方、図１３に示すように、イネーブル信号ＥＮＡ２がローレベルである際に負荷電流が大きくなると、昇圧ユニット３−１の動作のみでは出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを維持できなくなる。よって、制御信号ＣＮＴ２−１はハイレベルを維持する。イネーブル信号生成回路１１−２は、制御信号ＣＮＴ２−１が所定の期間ハイレベルを維持したことを検知して、ハイレベルのイネーブル信号ＥＮＡ２を出力する。この結果、昇圧ユニット３−２が動作状態に移行し、制御信号ＣＮＴ２−１に応じて昇圧動作を行う。よって、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔに達する。

本発明の第２実施形態に係る昇圧回路によれば、並列接続された２つの昇圧ユニット３−１、３−２が、昇圧回路６の出力電圧Ｖｏｕｔに応じて、相互に異なるタイミングにより動作状態（動作可能状態）と休止状態（動作不能状態）との間の移行を行う。このため、第１実施形態と同じく、出力電圧Ｖｏｕｔが供給される回路の負荷電流の値に応じて、最適な状態で昇圧ユニット３−１、３−２が動作するように、昇圧ユニット３−１、３−２の動作状態と休止状態との間の移行が個別に制御される。よって、第１実施形態と同じ利点を得られる。

なお、第１実施形態と同じく、３つ以上の昇圧ユニットが設けられた構成とすることも可能である。図１４は、昇圧ユニットがｎ個設けられた場合を例示している。図１４に示すように、ｎ−１個のイネーブル信号生成回路１１−２〜１１−ｎには、制御信号ＣＮＴ２−１が供給される。イネーブル信号生成回路１１−２〜１１−ｎは、それぞれが、相互に異なる時間に亘って制御信号ＣＮＴ２−１がハイレベルまたはローレベルを維持したことに応じてイネーブル信号ＥＮＡ２〜ＥＮＡｎをそれぞれ出力する。イネーブル信号ＥＮＡ２〜ＥＮＡｎは、アンド回路ＡＮＤ２〜ＡＮＤｎの一方の入力端に供給される。アンド回路ＡＮＤ２〜ＡＮＤｎの他方の入力端には制御信号ＣＮＴ２−１が供給される。アンド回路ＡＮＤ２〜ＡＮＤｎは、昇圧ユニット３−２〜３−ｎに制御信号ＣＮＴ２−２〜ＣＮＴ２−ｎをそれぞれ供給する。昇圧ユニット３−２〜３−ｎは、ハイレベルの制御信号ＣＮＴ２−２〜ＣＮＴ２−ｎが供給されることに応じて、それぞれ昇圧動作を行う。

イネーブル信号生成回路１１−２〜１１−ｎの回路構成は、図１０に示すものと同じである。ただし、イネーブル信号ＥＮＡ２〜ＥＮＡｎが、相互に異なるタイミングで状態が変化するように、抵抗素子Ｒ３、キャパシタＣ１、Ｃ２の値がそれぞれ設定される。すなわち、例えば、イネーブル信号ＥＮＡ２〜ＥＮＡｎがハイレベルに変化するのに要する制御信号ＣＮＴ２−１のハイレベルの持続時間（連続動作時間）が、イネーブル信号生成回路１１−２〜１１−ｎの順に長くなるように、抵抗素子Ｒ３、キャパシタＣ１、Ｃ２の値が決定される。一方、イネーブル信号ＥＮＡ２〜ＥＮＡｎがローレベルに変化するのに要する制御信号ＣＮＴ２−１のローレベルの持続時間（連続休止時間）が、イネーブル信号生成回路１１−２〜１１−ｎの順に短くなるように、抵抗素子Ｒ３、キャパシタＣ１、Ｃ２の値が決定される。

図１４に示す構成によれば、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを下回る状態が長くなるに連れ、昇圧ユニット３−２〜３−ｎが順次、累積的に動作状態に移行する。このため、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔに達することが可能となる。一方、出力電圧Ｖｏｕｔが目標電圧Ｖｔａｒｇｅｔを上回る状態が長くなるに連れ、昇圧ユニット３−ｎ〜３−２が順次、累積的に休止状態に移行する。このため、負荷電流に合わせて昇圧回路６の昇圧能力が細かく設定されるため、負荷電流の各大きさにおいて出力電流の変動を小さく抑えることができる。

なお、昇圧ユニットが３個以上の場合、ある１つの制御信号に応じて、２つ以上の昇圧ユニットが動作する構成とすることも可能である。この場合、制御部５内のイネーブル信号生成回路とアンド回路の組の数は、昇圧ユニットの総数−１（昇圧ユニット３−１に対しては不要のため）より少ない。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

一般的な昇圧回路の種々の場合の出力電圧を示す図。 本発明の第１実施形態に係る昇圧回路の主要部を示す図。 昇圧回路の使用例を示す図。 差動増幅回路出力電圧と制御信号の電圧との関係を示す図。 出力電圧と制御信号との関係を示す図。 昇圧ユニットの動作と出力電圧との関係を示す図。 本発明の第１実施形態に係る昇圧回路の負荷電流の変化に応じた出力電圧を示す図。 本発明の第１実施形態の他の例に係る昇圧回路の主要部を示す図。 本発明の第２実施形態に係る昇圧回路の主要部を示す図。 イネーブル信号生成回路の主要部を示す図。 イネーブル信号生成回路の主要部の電位を示すタイミングチャート。 図１１のタイミングチャートの一部と出力電圧との関係を示す図。 図１１のタイミングチャートの一部と出力電圧との関係を示す図。 本発明の第２実施形態の他の例に係る昇圧回路の主要部を示す図。

符号の説明

１、６…昇圧回路、２、５…制御部、３−１〜３−ｎ…ポンプ式昇圧回路、４…半導体メモリ回路、１１…イネーブル信号生成回路、１２…Ｄフリップフロップ回路、ＱＰ１、ＱＰ２、ＱＰ３−１〜ＱＰ３−ｎ、ＱＰ４、ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４−１〜ＱＮ４−ｎ、ＱＮ５…トランジスタ、１１ー２〜１１−ｎ…イネーブル信号生成回路、Ｖｍｏｎｉｔｏｒ…モニタ電圧、Ｖｂｉａｓ…バイアス電圧、Ｖｏｕｔ…出力電圧、Ｖａｍｐ…差動増幅回路出力電圧、ＣＮＴ１−１〜ＣＮＴ１−ｎ、ＣＮＴ２−１〜ＣＮＴ２−ｎ…制御信号、ＥＮＡ２〜ＥＮＡｎ…イネーブル信号、Ｃ１、Ｃ２…キャパシタ、Ｒ１、Ｒ２…抵抗素子、ＡＮＤ１〜ＡＮＤｎ…アンド回路、ＯＰ…オペアンプ、ＩＶ１〜ＩＶ３…インバータ回路。

Claims (4)

1. 昇圧電圧を出力する第１出力端を有し、且つ前記第１出力端を外部出力端と接続された第１昇圧ユニットと、
   昇圧電圧を出力する第２出力端を有し、且つ前記第２出力端を前記外部出力端と接続された第２昇圧ユニットと、
   前記第１昇圧ユニットの動作を制御する第１制御信号および前記第２昇圧ユニットの動作を制御する第２制御信号を出力し、且つ前記第１昇圧ユニットの動作状態と休止状態との間の移行と、前記第２昇圧ユニットの動作状態と休止状態との間の移行と、が前記外部出力端の出力電圧に応じて異なるタイミングで行われるように前記第１制御信号および前記第２制御信号を制御する制御回路と、
   を具備し、
   前記制御回路が、
   前記出力電圧に応じた電圧および参照電圧を供給される差動増幅回路と、
   ゲートを前記差動増幅回路の差動増幅出力端と接続された第１ｐ型ＭＯＳトランジスタおよび前記第１ｐ型ＭＯＳトランジスタと直列接続された第１ｎ型ＭＯＳトランジスタを有し、且つ前記第１ｐ型ＭＯＳトランジスタと前記第１ｎ型ＭＯＳトランジスタとの接続ノードにおいて前記第１制御信号を出力する、第１インバータ回路と、
   ゲートを前記差動増幅出力端と接続された第２ｐ型ＭＯＳトランジスタおよび前記第２ｐ型ＭＯＳトランジスタと直列接続された第２ｎ型ＭＯＳトランジスタを有し、且つ前記第２ｐ型ＭＯＳトランジスタと前記第２ｎ型ＭＯＳトランジスタとの接続ノードにおいて前記第２制御信号を出力する、第２インバータ回路と、
   を含むことを特徴とする昇圧回路。
2. 前記第１制御信号が、前記出力電圧に応じた内部信号の第１閾値電圧を境として、前記第１昇圧ユニットを動作させる旨の動作指示状態または前記第１昇圧ユニットを休止させる旨の休止指示状態を取り、
   前記第２制御信号が、前記内部信号の前記第１閾値電圧より低い第２閾値電圧を境として、前記第２昇圧ユニットを動作させる旨の動作指示状態または前記第２昇圧ユニットを休止させる旨の休止指示状態を取る、
   ことを特徴とする請求項１に記載の昇圧回路。
3. 昇圧電圧を出力する第１出力端を有し、且つ前記第１出力端を外部出力端と接続された第１昇圧ユニットと、
   昇圧電圧を出力する第２出力端を有し、且つ前記第２出力端を前記外部出力端と接続された第２昇圧ユニットと、
   前記第１昇圧ユニットの動作を制御する第１制御信号および前記第２昇圧ユニットの動作を制御する第２制御信号を出力し、前記第１制御信号が前記第１昇圧ユニットを動作させる旨の動作指示状態を所定時間維持した後に前記第２昇圧ユニットを動作させる旨の動作指示状態の前記第２制御信号を出力可能な状態に移行し、前記第１制御信号が前記第１昇圧ユニットを停止させる旨の停止指示状態を所定時間維持した後に前記第２昇圧ユニットを動作させる旨の動作指示状態の前記第２制御信号を出力不能な状態に移行する、制御回路と、
   を具備し、
   前記制御回路が、前記外部出力端の電圧に比例するモニタ電圧が参照電圧を超えている場合に前記停止指示状態の前記第１制御信号を出力し、前記モニタ電圧が前記参照電圧を下回っている場合に前記動作指示状態の前記第１制御信号を出力することを特徴とする昇圧回路。
4. 前記制御回路が、前記第２制御信号を出力する論理回路を含み、
   前記論理回路が、前記動作指示状態の前記第１制御信号と、イネーブル指示状態のイネーブル信号と、を供給されている間に、前記動作指示状態の前記第２制御信号を出力する、
   ことを特徴とする請求項３に記載の昇圧回路。

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