JPH11154396A

JPH11154396A - 内部Ｖｐｐ発生回路

Info

Publication number: JPH11154396A
Application number: JP31955697A
Authority: JP
Inventors: Toshiji Okamoto; 利治岡本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-20
Filing date: 1997-11-20
Publication date: 1999-06-08

Abstract

(57)【要約】【課題】内部Ｖｐｐ発生回路によって生成される内部
Ｖｐｐの揺れを小さくする。【解決手段】３個のチャージポンプ回路１１１，１２
１，１３１と、３個の発振回路１１２，１２２，１３２
と、３個のクロックバッファ回路１１３，１２３，１３
３と、３個のＣＰ出力制御回路１１４，１２４，１３４
とから構成される。基準電圧は、基準電圧発生回路で生
成され内部Ｖｐｐ発生回路に供給される。３個のＣＰ出
力制御回路１１４，１２４，１３４の内部Ｖｐｐ検知電
圧（すなわちＯＳＣ制御動作をおこなう電圧）は、各々
異なるように設計される。各３個のＣＰ出力制御回路１
１４，１２４，１３４の内部Ｖｐｐ検知電圧をＶＲｎ
（ｎ＝１〜３）とした場合、これらの関係は、ＶＲ１＜
ＶＲ２＜ＶＲ３として、ＶＲ３は、所望の制御を行いた
い内部Ｖｐｐの電圧と等しくなるように設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特にフラッシュメモリの内部Ｖｐｐ発生回路に
関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置、特にフラッシ
ュメモリでは、Ｖｃｃ（例えば３Ｖ、あるいは５Ｖ）よ
り大きな電位差を用いてメモリセルに対するプログラム
あるいは消去を行うものであり、従来は、複数電源、例
えばＶｃｃとＶｐｐ（例えば１２Ｖ）を上位装置側（例
えばマザーボード）から供給していた。最近は単一電
源、例えばＶｃｃだけでプログラムや消去が行えること
がユーザから要求されている。このような仕様の装置で
は、内部Ｖｐｐ発生回路を搭載し、単一電源による動作
を実現するのが一般的である。

【０００３】図３は、従来例に係る内部Ｖｐｐ発生回路
を示す構成図である。図３に示される内部Ｖｐｐ発生回
路は、チャージポンプ回路（以下、ＣＰという）３０１
と、発振回路（以下、ＯＳＣという）３０２と、クロッ
クバッファ回路（以下、ＣＬＫという）３０３と、ＣＰ
出力制御回路（以下、ＲＥＧＵという）３０４とから構
成される。基準電圧（以下、ＶＲＥＦという）は、ここ
では図示していない基準電圧発生回路で生成され、ＲＥ
ＧＵ３０４に供給される。節点３０５には、内部Ｖｐｐ
が出力される。

【０００４】ＣＰ３０１は、例えば特表平８−５１２１
９０号公報の図４、あるいは特許公報第２５３１２６７
号の第３図に示されているような先行技術で実現可能で
ある。ＣＰ３０１はクロック信号が供給されると昇圧電
圧を出力するものであって、ＣＰ３０１の昇圧性能はク
ロック信号の周期に依存して、クロック信号の周期が大
きいと昇圧性能は小さくなり、クロック信号の周期が小
さいと昇圧性能は大きくなる特性をもつものであれば、
どんな回路及び方式でもよい。

【０００５】ＯＳＣ３０２は、ＣＰ３０１の動作に必要
なクロック信号を出力する。図４にＯＳＣの回路図の例
を示す。図４（ａ）に示すようにＯＳＣ３０２は、ＮＡ
ＮＤ３０２ａとインバータ３０２ｂとの組合せ回路から
構成されている。図４（ｂ）に示すＯＳＣ３０２の活
性、非活性は、回路外からの制御信号４０１で制御す
る。図４（ａ）に示すＯＳＣ３０２の出力するクロック
信号（例えば節点４０２、４０３に出力される）の周期
はＶｃｃに依存する。

【０００６】図５は、クロック信号の周期を回路外から
の制御信号５０４によって制御する方式のＯＳＣの回路
図である。

【０００７】図５（ａ）に示すＯＳＣ３０２は、インバ
ータリングのＶｃｃ側およびＧＮＤ側にそれぞれ定電流
素子５０２、５０３を設け、定電流を制御する手段５０
１を設け、回路外からの制御信号５０４に応じてクロッ
ク信号（例えば節点５０５に出力される）の周期を可変
制御する。手段５０１は、例えば図５（ａ）のような回
路で実現できるものであり、抵抗５０６とＴｒ５０７で
得られた定電流を、ミラー接続手段を用いて、トランジ
スタ５０２、５０３に反映させるというものである。ど
ちらの方式のＯＳＣを用いるにせよ、以上のような機能
を実現するＯＳＣであればどんな回路及び方式でもよ
い。

【０００８】ＲＥＧＵ３０４は図５（ｂ）に示すよう
に、ＣＰ３０１で生成される昇圧電圧を検知してＯＳＣ
３０２を制御する信号を出力する。図６（ａ）及び図７
（ａ）に一般的な回路を示す。図６（ａ）では分圧手段
６０１ａと比較手段６０２ａからなり、ＣＰ３０１の出
力である昇圧電圧６０３ａから分圧６０４ａを生成し、
この分圧６０４ａとＶＲＥＦを比較して、ＯＳＣ３０２
を制御する制御信号６０５ａ（例えば図４中の節点４０
１に対応する）を出力する。比較回路６０２ａは、例え
ば図６（ａ）に示したような回路で実現される。ミラー
接続されているトランジスタ６０６ａ、６０７ａのディ
メンジョンは等しく設計されているため、この比較回路
の判定動作電圧は、ＶＲＥＦに等しい。

【０００９】また、トランジスタのｇｍを変えることに
よって判定動作電圧を変えることが出来る。図６（ａ）
による比較回路の場合、トランジスタ６０６ａのディメ
ンジョンをトランジスタ６０７ａよりも大きく設計す
る、すなわちトランジスタ６０６ａのｇｍをトランジス
タ６０７ａよりも大きく設計することにより、この比較
回路の判定動作電圧は、ＶＲＥＦに等しい電圧から、Ｖ
ＲＥＦよりも小さい電圧に設定することができる。逆に
トランジスタ６０６ａのディメンジョンをトランジスタ
６０７ａよりも小さく設計する、すなわちトランジスタ
６０６ａのｇｍをトランジスタ６０７ａよりも小さく設
計することで、この比較回路の判定動作電圧は、ＶＲＥ
Ｆに等しい電圧から、ＶＲＥＦよりも大きな電圧に設定
することができる。図６（ｂ）は、その特性を示す図で
ある。

【００１０】また図７（ａ）では分圧手段６０１ｂと比
較手段６０２ｂからなり、ＣＰ３０１の出力である昇圧
電圧６０３ｂから分圧６０４ｂを生成し、この分圧６０
４ｂとＶＲＥＦを比較して、ＯＳＣ３０２を制御する制
御信号６０５ｂ（例えば図５中の節点５０４に対応す
る）を出力する。比較回路６０２ｂは、例えば図７
（ａ）に示したような回路で実現される。それぞれのゲ
ートとドレインを接続するようにしたトランジスタ６０
６ｂ、トランジスタ６０７ｂのディメンジョンは等しく
設計されているため、この比較回路の判定動作電圧の状
態変化は緩やかである。そしてトランジスタ６０６ｂ、
トランジスタ６０７ｂのディメンジョンは等しく設計さ
れている場合、判定動作電圧の中央値はほぼＶＲＥＦに
なる。図７（ｂ）は、その特性を示す図である。

【００１１】以上のような機能を実現するものであれば
どんな回路、方式でもよい。分圧手段６０１の別の例を
図８に示す。図８に示す例では、ゲートとドレインを接
続し、ソースとウェルを接続したＰＭＯＳを直列に複数
接続し、昇圧電圧６０３とＧＮＤの間に設ける。ＰＭＯ
Ｓのｇｍを小さく設計することにより、動作時の消費電
流を小さくでき、また全てのトランジスタのディメンジ
ョンを同一にすれば、精度の高い分圧を行うことができ
る。

【００１２】ＣＬＫ３０３は、ＯＳＣ出力であるクロッ
ク信号のバッファリングと、およびクロック信号からＣ
Ｐで必要な信号の生成、タイミングの生成、タイミング
を調整する機能をもつ。例えばクロック信号を分周する
機能をＣＬＫに持たせてもよい。ＣＬＫ３０３が設計
上、不要であると判断されるならばＣＬＫは特に設ける
必要はない。このような機能を実現するＣＬＫであれば
どんな回路、方式でもよい。

【００１３】全体の動作を説明する。内部Ｖｐｐ発生回
路が活性化されると、ＯＳＣ３０２はクロック信号を出
力する。ＣＰ３０１にはＣＬＫ３０３を介して昇圧動作
に最適化されたクロック信号が供給され、ＣＰ３０１は
昇圧電圧を出力する。ＲＥＧＵ３０４は、昇圧電圧を検
知して、例えばＯＳＣ３０２が、図４のような方式で実
施されている場合、所望の電圧よりもＣＰ出力が低けれ
ば、ＯＳＣを活性化してクロック信号を出力する。所望
の電圧よりもＣＰ出力が大きければ、ＯＳＣを非活性化
にしてクロック信号を出力しないように制御する。この
ようなＣＰ出力制御方式を、本明細書では二値制御と呼
ぶことにする。

【００１４】あるいは、例えばＯＳＣ３０２が図５のよ
うな方式で実施されている場合、所望の電圧よりもＣＰ
出力が低ければＯＳＣ出力であるクロック信号周期が小
さくなるように制御する。所望の電圧よりもＣＰ出力が
大きければＯＳＣ出力であるクロック信号周期が大きく
なるように制御する。このようなＣＰ出力制御方式を、
線型制御と呼ぶことにする。

【００１５】図９に二値制御を行った場合と線型制御を
行った場合の、昇圧電圧立ち上がり特性を示す。二値制
御の場合（図中８０１）、昇圧電圧が所望の制御電圧８
０３に達するまではＣＰに供給されるクロック信号の周
期は一定のままであり、昇圧電圧が所望の制御電圧８０
３以上になってからＣＰ制御が行われる。昇圧電位を検
知してＯＳＣの制御を行うフィードバック制御のため実
際にＣＰ制御が行われるのには時間遅延が生じる。その
ためＣＰ出力に現れる昇圧電圧は過昇圧状態になる。

【００１６】線型制御の場合（図中８０２）、昇圧電圧
が所望の制御電圧８０３に近づくにつれてＣＰに供給さ
れるクロック信号の周期は大きくなるため、ＣＰの昇圧
性能は小さくなるように制御されるので過昇圧の程度は
小さい。

【００１７】どちらの制御方式を取った場合でも、所望
の制御電圧８０３付近で、昇圧電圧はある程度振れなが
ら制御される。

【００１８】

【発明が解決しようとする課題】最近はＣＰの出力性能
を向上させるため、種々の提案がなされている（特表平
８−５１２１９０号、あるいは特許公報第２５３１２６
７号等）。しかしながら、ＣＰの出力性能向上に伴っ
て、ＣＰ出力電圧の安定制御が問題となっている。結論
から述べると、従来例の電圧制御方式のままでＣＰの性
能を向上させるとするならば、制御が行われている状態
での出力振れ幅（以下、リップルという）は大きくな
る。

【００１９】図１０に、昇圧電圧の制御が行われている
場合（図９中８０４の領域）の内部Ｖｐｐ発生回路の昇
圧特性を示す。特性線９０１は二値制御が行われている
場合、特性線９０２は線型制御が行われている場合であ
る。特性線９０３は、所望の制御電圧を示す。特性線９
０４は、クロック信号である。昇圧電圧は、種々の理由
により放電し電圧が低下する。所望の制御電圧９０３よ
りも低下すると、ＲＥＧＵ３０４によってＯＳＣ３０２
は制御され、クロック信号の少なくとも１パルスがＣＰ
３０１に作用してＣＰ３０１が動作、昇圧電圧を回復さ
せる。この時の昇圧量９０５、９０６は、制御電圧付近
のＣＰの昇圧性能、Ｖｃｃ、および出力負荷によって決
まる。この昇圧量すなわちリップルの大きさは二値制御
が行われているか、線型制御が行われているかには依存
しない。出力負荷、Ｖｃｃが一定であるならば、ＣＰの
昇圧性能が向上しただけ、昇圧量は大きくなる。すなわ
ちリップルは大きくなることになる。

【００２０】逆にＣＰから見える出力負荷は、回路の変
更、方式・構成の工夫等をおこなって、寄生容量や回路
動作上要求される定常的な電流リークを小さくなる方向
で設計が行われるため、相対的にＣＰの昇圧性能は向上
することになり、リップルが大きくなることになる。

【００２１】線型制御方式は、昇圧電圧立ち上がり時の
過昇圧を改善する効果があるが、昇圧電圧制御が行われ
ている場合には、二値制御時と同様の挙動であり、この
ようなリップル対策には効果がない。

【００２２】内部Ｖｐｐを半導体装置内の各回路に供給
する際に、必然的に電源スイッチ回路を経由する為、電
源スイッチ回路自身の回路抵抗と出力負荷によって、内
部Ｖｐｐ発生回路の出力のリップルを小さくすること
が、期待できる。しかしながら、将来的には電源スイッ
チ回路の回路抵抗は、現在よりも小さくなる方向で設計
が進められていくため、また電源スイッチ回路の設計の
自由度を確保するという意味でも、昇圧電圧リップルの
問題は内部Ｖｐｐ発生回路自体で、対策をするべきであ
る。

【００２３】以上のような、昇圧電圧のリップルが大き
いという問題点は、ＣＰ能力と出力負荷の相対的なバラ
ンス関係が、ＣＰ能力が勝る形で釣り合ってしまってい
ることである。

【００２４】本発明は、前記問題を解消した内部Ｖｐｐ
発生回路を提供することにある。

【００２５】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る内部Ｖｐｐ発生回路は、第１と第２の
２つの状態をもつ昇圧手段を有し、第１の状態の場合に
前記昇圧手段は活性状態であり、その出力に昇圧電位を
供給し、第２の状態の場合に前記昇圧手段は非活性状態
であり、複数の前記昇圧手段の出力が共通になるように
各前記昇圧手段は並列で接続され、該昇圧手段は昇圧手
段制御手段によって制御されるものであり、前記昇圧手
段制御手段は、前記昇圧手段の共通の出力を検知し、検
知結果に応じて、複数の前記昇圧手段の各々を前記第１
の状態、あるいは前記第２の状態いずれかに設定し、共
通の出力に供給される昇圧電位の電流駆動能力を変化さ
せるものである。

【００２６】また、本発明に係る内部Ｖｐｐ発生回路
は、３つ以上の状態をもつ昇圧手段を有し、第１の状態
の場合に前記昇圧手段は活性状態で、かつその出力に前
記昇圧手段による最大の昇圧電位を供給し、第２の状態
の場合に前記昇圧手段は非活性状態であり、それ以外の
状態においては、前記昇圧手段の昇圧性能は、前記第１
の状態と前記第２の状態の中間にあり、前記昇圧手段を
少なくとも１個以上用い、その出力が共通になるように
各前記昇圧手段は並列で接続され、前記昇圧手段は昇圧
手段制御手段によって制御されるものであり、前記昇圧
手段制御手段は、前記昇圧手段の共通の出力を検知し
て、検知結果に応じて、前記昇圧手段の状態を変化さ
せ、共通の出力に供給される昇圧電位の電流駆動能力を
変化させるものである。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００２８】（実施形態１）図１は、本発明の実施形態
１を示す構成図である。図に示すように本発明に係る内
部Ｖｐｐ発生回路は基本的構成として、第１と第２の２
つの状態をもつ昇圧手段を有しており、第１の状態の場
合に前記昇圧手段は活性状態であり、その出力に昇圧電
位を供給し、第２の状態の場合に前記昇圧手段は非活性
状態であるようになっている。さらに複数の前記昇圧手
段の出力が共通になるように各前記昇圧手段は並列で接
続され、該昇圧手段は昇圧手段制御手段によって制御さ
れるものであり、前記昇圧手段制御手段は、前記昇圧手
段の共通の出力を検知し、検知結果に応じて、複数の前
記昇圧手段の各々を前記第１の状態、あるいは前記第２
の状態いずれかに設定し、共通の出力に供給される昇圧
電位の電流駆動能力を変化させるようになっている。

【００２９】また、本発明に係る内部Ｖｐｐ発生回路
は、３つ以上の状態をもつ昇圧手段を有しており、第１
の状態の場合に前記昇圧手段は活性状態で、かつその出
力に前記昇圧手段による最大の昇圧電位を供給し、第２
の状態の場合に前記昇圧手段は非活性状態であり、それ
以外の状態においては、前記昇圧手段の昇圧性能は、前
記第１の状態と前記第２の状態の中間にあるようになっ
ている。さらに前記昇圧手段を少なくとも１個以上用
い、その出力が共通になるように各前記昇圧手段は並列
で接続され、前記昇圧手段は昇圧手段制御手段によって
制御されるものであり、前記昇圧手段制御手段は、前記
昇圧手段の共通の出力を検知して、検知結果に応じて、
前記昇圧手段の状態を変化させ、共通の出力に供給され
る昇圧電位の電流駆動能力を変化させるものである。

【００３０】次に本発明に係る内部Ｖｐｐ発生回路の具
体例を説明する。図１に示す本発明の実施形態１は、３
個のチャージポンプ回路（以下、ＣＰｎ、ｎ＝１〜３）
１１１，１２１，１３１、３個の発振回路（以下、ＯＳ
Ｃｎ，ｎ＝１〜３）１１２，１２２，１３２、３個のク
ロックバッファ回路（以下、ＣＬＫｎ，ｎ＝１〜３）１
１３，１２３，１３３、３個のＣＰ出力制御回路（以
下、ＲＥＧＵｎ，ｎ＝１〜３）１１４，１２４，１３４
から構成される。基準電圧（以下、ＶＲＥＦという）
は、ここでは図示していない基準電圧発生回路で生成さ
れて内部Ｖｐｐ発生回路に供給される。

【００３１】ＣＰｎ、ＣＬＫｎ、ＯＳＣｎ、ＲＥＧＵｎ
は、各々対応する数字同士の構成要素が接続されたもの
で単位ブロックが形成され、さらに、これらの単位ブロ
ックは内部Ｖｐｐ発生回路の出力（内部Ｖｐｐ）に対し
て、並列に接続される。ＣＰｎの昇圧性能は、ＣＰ１＞
ＣＰ２＞ＣＰ３であるように設計し、また図４で示した
従来例との対比のため、本発明の実施形態で示したＣＰ
ｎの昇圧性能の総和である（ＣＰ１＋ＣＰ２＋ＣＰ３）
は、図４で示したＣＰの昇圧性能と等しくなるように設
計されているものとする。

【００３２】ＲＥＧＵｎ中の分圧手段による分圧電圧
は、各々異なるように設計される。各ＲＥＧＵｎ中の分
圧電圧をＤＩＶｎ（ｎ＝１〜３）とすると、ＤＩＶ１＞
ＤＩＶ２＞ＤＩＶ３となるように、またＤＩＶ３は、理
想的にはＶＲＥＦと等しくなるように設定する。従っ
て、これら３個のＣＰｎは、それぞれ異なる所望の制御
電圧を持つことができる。各々の所望の制御電圧をＶＲ
ｎ（ｎ＝１〜３）とした場合、これらの関係は、ＶＲ１
＜ＶＲ２＜ＶＲ３となる。ＶＲ３は、所望の制御を行い
たい内部Ｖｐｐの電圧と等しくなるように設定する（図
１８）。

【００３３】本発明の実施形態１に係る動作を、図２を
用いて説明する。内部Ｖｐｐ発生回路が動作を始めたと
き（ｔｉｍｅ＝ｔ０）、出力の電圧は当然ながら各ＣＰ
の所望の制御電圧（ＶＲ１、ＶＲ２、ＶＲ３）に比べて
小さいため、３個のＣＰは、すべて動いている。従っ
て、これら合計のＣＰの昇圧性能は、従来のＣＰの昇圧
性能に等しい。

【００３４】昇圧が進むと、やがて出力電圧は、ＶＲ１
電圧に達する（ｔｉｍｅ＝ｔ１）。二値制御方式が行わ
れている場合には、ＣＰ１は動作を停止する。線型制御
が行われている場合には、出力電圧がＶＲ１電圧に近づ
くにつれてＣＰ１の昇圧性能は小さくなっていき、出力
電圧がＶＲ１にほぼ等しくなった場合、ＣＰ１の昇圧性
能は無限に小さくなり、実効的には動作を停止する。以
下の説明は、簡単のため、すべて線型制御方式によるも
のとし、また線型制御方式の特徴である制御電圧付近で
のＣＰの昇圧性能の減少については特に説明をしない。
この状態では、ＣＰ２、ＣＰ３だけが動作しているた
め、従来のＣＰに比べて全体として昇圧性能は小さくな
っている。

【００３５】更に昇圧が進むと、出力電圧は、ＶＲ２電
圧に達する（ｔｉｍｅ＝ｔ２）。このときにＣＰ２は、
動作を停止する。

【００３６】更に昇圧が進むと、出力電圧は、ＶＲ３電
圧に達する（ｔｉｍｅ＝ｔ３）。このときにＣＰ３は、
動作を停止して、内部Ｖｐｐ発生回路にあるすべてのＣ
ｐｎは動作を停止する。やがて放電のため、昇圧された
出力電圧が低下してＶＲ３以下になったときに、ＣＰ３
は再び昇圧動作をはじめるが、昇圧負荷に対して、ＣＰ
３の昇圧性能は、十分に小さくなるように設計されてい
るため、リップルは小さくなるというものである。

【００３７】したがって出力の昇圧電圧を検知して、内
部Ｖｐｐ発生回路中の昇圧手段の昇圧性能を変更するこ
とで図２に示すようにリップルの小さい出力特性を得る
ことが出来る。

【００３８】（実施形態２）図１１は、本発明の実施形
態２を示す構成図である。図１１に示す本発明の実施形
態２においては、１個のＯＳＣに対して複数のＣＬＫお
よびＣＰを接続し、これらのＣＰは、共通の出力に現れ
る昇圧電圧を平滑化するようなタイミングで動作するよ
うに設計することにより、さらに最終的な出力、すなわ
ち内部Ｖｐｐを滑らかにすることができる。図１１で
は、１個のＯＳＣに対して相補的な２相クロックで動作
するように各々２台のＣＰを設けている（ＣＰｎＴ、Ｃ
ＰｎＢ、ｎ＝１〜３）他は、図１の動作と同じに動作す
る。

【００３９】また各ＯＳＣ（ＯＳＣｎ、ｎ＝１〜３）に
接続するＣＰの数は、等しくなっても構わない。例えば
ＯＳＣ１（１０１２）に接続するＣＰは１種類のクロッ
クで動作させるように１台にして、ＯＳＣ３（１０３
２）に接続するＣＰは、１台のＯＳＣから生成できる４
種類のクロックで動作させるように４台のＣＰを接続し
ても良い。

【００４０】（実施形態３）図１２は、本発明の実施形
態３を示す構成図である。図１に示す実施形態１では、
各ＲＥＧＵｎ（ｎ＝１〜３）中に設けられていた分圧手
段を共通にして、回路の削減を図っている。本発明の実
施形態３では、比較回路１１１４、１１２４、１１３４
は、各ＣＰに対して設けられ、各比較回路に供給される
ＶＲＥＦｎ（ｎ＝１〜３）は、ここでは図示していない
基準電圧発生回路で生成されて供給される。ＶＲＥＦｎ
の関係は、ＶＲＥＦ１＜ＶＲＥＦ２＜ＶＲＥＦ３となる
ように設定され、ＶＲＥＦ３を元に制御された昇圧電圧
は、所望の内部Ｖｐｐレベルになるように設定される。

【００４１】さらに図１３に、図１２から発展させてそ
れぞれの比較回路を構成するトランジスタのディメンジ
ョンを変更することで、比較回路での判定電圧を異なら
せた各々の比較回路を用いた本発明の思想に沿った内部
Ｖｐｐ発生回路の別の実施形態を示す。この場合、一個
のＶＲＥＦで実現することができる。例えば図６（ａ）
による比較回路の場合、トランジスタ６０６ａのディメ
ンジョンをトランジスタ６０７ａよりも大きく設計す
る、すなわちトランジスタ６０６ａのｇｍをトランジス
タ６０７ａよりも大きく設計することで、この比較回路
の判定動作電圧は、ＶＲＥＦに等しい電圧から、ＶＲＥ
Ｆよりも小さい電圧に設定することができる。逆にトラ
ンジスタ６０６ａのディメンジョンをトランジスタ６０
７ａよりも小さく設計する、すなわちトランジスタ６０
６ａのｇｍをトランジスタ６０７ａよりも小さく設計す
ることにより、この比較回路の判定動作電圧は、ＶＲＥ
Ｆに等しい電圧から、ＶＲＥＦよりも大きな電圧に設定
することができる。

【００４２】（実施形態４）図１４は、本発明の実施形
態４を示す構成図である。図１４に示す本発明の実施形
態４では、図１３で示した構成からさらにＯＳＣ共通に
して回路を削減したものである。ＣＰｎ（ｎ＝１〜３）
の制御はＣＬＫｎ（ｎ＝１〜３）の活性、非活性で制御
を行う。必然的に、この構成では二値制御方式にならざ
るを得ないが、内部Ｖｐｐの規格で、立ち上がり時の過
昇圧の程度が許容できるのであれば有効である。

【００４３】（実施形態５）本発明の技術思想に沿った
内部Ｖｐｐ発生回路の別の実施形態であって、この実施
形態では、ＣＰ自体の昇圧性能を出力電圧に応じて変更
する例を示す。

【００４４】まず一般的な二相式のＣＰの回路図を図１
５に示す。クロック信号φ１、φ２と容量手段によっ
て、Ｖｃｃから昇圧電圧を出力１４１０に発生させる方
式のもので、容量手段１個とダイオード接続されたＴｒ
１個からなる昇圧単位が４段分のものを示す。

【００４５】図１６に、本発明による別の実施形態を示
す。ＣＰ中の昇圧単位のうち出力側の２個の中に用いら
れている容量手段をそれぞれ複数に分割し（１５０８〜
１５１０、１５１１〜１５１３）、これらをスイッチＳ
Ｗ１、ＳＷ２で制御するものである。１５００の点線で
囲った四角の中には特に図示していないが、比較回路の
出力を受けてＳＷ１、ＳＷ２のＯＮ／ＯＦＦを制御する
手段が含まれている。これらの部分以外の構成、動作は
これまでの実施例で述べたのと同じである。

【００４６】本実施形態の容量手段は、各３個に分割さ
れている。説明の簡単のため、これらの容量大きさの合
計は、図１５に示したＣＰの該当する箇所の容量手段の
大きさに等しいとする。Ｃ（１５０８）＋Ｃ（１５０９）＋Ｃ（１５１０）＝図
１５のＣ（１４０８）Ｃ（１５１１）＋Ｃ（１５１２）＋Ｃ（１５１３）＝図
１５のＣ（１４０９）

【００４７】大きさの関係は、ＳＷ１に接続されるＣ
（１５０８）、Ｃ（１５１１）の大きさは、他の容量に
比べて最も大きく、ＳＷ２に接続されるＣ（１５０
９）、Ｃ（１５１２）の大きさは、その次に大きく、Ｃ
（１５１０）、Ｃ（１５１３）の大きさは、他の容量に
比べて最も小さい関係になるように設定されている。

【００４８】動作を説明する。内部Ｖｐｐ発生回路が動
作を始めたとき、出力の電圧は当然ながら各ＣＰの所望
の制御電圧に比べて小さいため、ＣＰ中のすべての容量
手段は、すべて動作している。従って、ＣＰの昇圧性能
は、図１５のＣＰの昇圧性能に等しい。

【００４９】昇圧が進むと、やがて出力電圧は、ＶＲ１
電圧に達する。この時に比較回路１５１４が動作してＳ
Ｗ１をＯＦＦにするような出力信号を出す。こうして容
量手段Ｃ（１５０８）は、ＣＰから切り離されるため、
ＣＰの動作に寄与しなくなるため、ＣＰの昇圧性能は低
下するというものである。

【００５０】更に昇圧が進むと、出力電圧は、ＶＲ２電
圧に達する。この時比較回路１５２４が動作してＳＷ２
をＯＦＦにするような出力信号を出す。こうして容量手
段Ｃ（１５０９）、Ｃ（１５１２）は、ＣＰから切り離
されるため、ＣＰの昇圧性能はさらに低下する。

【００５１】更に昇圧が進むと、出力電圧は、ＶＲ３電
圧に達する。このとき比較回路１５３４が動作してＯＳ
Ｃを制御してＣＰの昇圧性能を制御し、実効的に停止状
態にする。やがて放電のため、昇圧された出力電圧が低
下してＶＲ３以下になったときに、ＯＳＣは再び動作を
はじめＣＰの動作を行う。この場合、昇圧負荷に対し
て、ＣＰの昇圧性能は、十分に小さくなるように設計さ
れているため、リップルは小さくなるというものであ
る。

【００５２】（実施形態６）図１７は本発明の実施形態
６を示す構成図である。図１７に示す本発明の実施形態
６では、ＣＰの昇圧に用いられる容量手段を、直列容量
で構成し、その接続、動作をＳＷ１〜５で制御するもの
である。

【００５３】動作を説明する。内部Ｖｐｐ発生回路が動
作を始めたとき、出力の電圧は当然ながら各ＣＰの所望
の制御電圧に比べて小さく、この時のＳＷ１〜５の制御
は、ＳＷ２をＯＮ、それ以外はＯＦＦにするように制御
されている。この状態でのＣＰの昇圧性能は、図１５の
ＣＰの昇圧性能に等しい。

【００５４】昇圧が進むと、やがて出力電圧は、ＶＲ１
電圧に達する。この時に比較回路１５１４が動作して、
ＳＷ１〜５の制御を行う。例えばＳＷ１、ＳＷ３をＯＮ
に、それ以外はＯＦＦにするように制御される。この場
合、ＣＰの昇圧動作に寄与する容量は、直列の合成容量
であり、１個単体の容量の場合に比べて小さくなるため
ＣＰの昇圧性能は低下するというものである。

【００５５】更に昇圧が進むと、出力電圧は、ＶＲ２電
圧に達する。ＳＷ１、ＳＷ４、ＳＷ５がＯＮに、それ以
外はＯＦＦにするように制御される。こうしてＣＰの昇
圧性能はさらに低下する。

【００５６】更に昇圧が進むと、出力電圧は、ＶＲ３電
圧に達する。このときに比較回路１５３４が動作してＯ
ＳＣを制御してＣＰの昇圧性能を制御し、実効的に停止
状態にする。やがて放電のため、昇圧された出力電圧が
低下してＶＲ３以下になったときに、ＯＳＣは再び動作
をはじめＣＰに昇圧動作を行わせる。この場合、昇圧負
荷に対して、ＣＰの昇圧性能は、十分に小さくなるよう
に設計されているため、リップルは小さくなるというも
のである。

【００５７】（実施形態７）図１９は、本発明の実施形
態７を示す構成図である。図１９に示す本発明の実施形
態７では、ＣＰの昇圧に用いるクロック信号を発生する
ＯＳＣ１８０２およびＣＬＫ１８０３の電源電圧を電源
電圧降圧手段１８０５から供給し、電源電圧降圧手段１
８０５の出力であるＯＳＣ１８０２およびＣＬＫ１８０
３用電源電圧を、昇圧した内部Ｖｐｐに応じて、可変制
御するというものである。電源電圧降圧手段１８０５
は、図１９に示したような回路で実現できる。この実施
形態では、ＮＭＯＳのＶｔを利用して、降圧を行ってい
る。説明の簡単のためＣＰ１８０１の昇圧性能は、図３
のＣＰ３０１に等しいものとする。

【００５８】動作を説明する。内部Ｖｐｐ発生回路が動
作を始めたとき、出力の電圧は当然ながら所望の制御電
圧に比べて小さく、３つの比較回路１８０４、１８２
４、１８３４の出力は、すべて”Ｌ”であるため、この
ときの降圧回路１８０５は、トランジスタ１８４１によ
ってＶｃｃを出力している。この状態でのＣＰの昇圧性
能は、図３のＣＰ３０１の昇圧性能に等しい。

【００５９】昇圧が進むと、やがて出力電圧は、ＶＲ１
電圧に達する。この時に比較回路１８１４が動作し
て、”Ｈ”レベルを出力し、トランジスタ１８４１を非
導通状態にする。そのため降圧回路１８０５は、トラン
ジスタ１８４２によってＶｃｃ−Ｖｔｎを出力してい
る。このためＣＰの昇圧に必要なクロック信号の電位差
はＶｃｃ−Ｖｔｎになるため、ＣＰの昇圧性能は低下す
るというものである。

【００６０】更に昇圧が進むと、出力電圧は、ＶＲ２電
圧に達する。この時に比較回路１８２４が動作して、”
Ｈ”レベルを出力し、Ｔｒ１８４２を非導通状態にす
る。そのため降圧回路１８０５は、トランジスタＴｒ１
８４３、１８４４によってＶｃｃ−２×Ｖｔｎを出力し
ている。このためＣＰの昇圧に必要なクロック信号の電
位差はＶｃｃ−２×Ｖｔｎになるため、ＣＰの昇圧性能
はさらに低下する。

【００６１】更に昇圧が進むと、出力電圧は、ＶＲ３電
圧に達する。このときに比較回路１８３４が動作して”
Ｈ”レベルを出力し、Ｔｒ１８４３を非導通状態にす
る。そのため降圧回路１８０５は、トランジスタＴｒ１
８４５、１８４６、１８４７によってＶｃｃ−３×Ｖｔ
ｎを出力しているが、一般的にＮＭＯＳの閾値Ｖｔｎが
０．７Ｖ程度であることを考えると、この状態での出力
される降圧電圧は、Ｖｃｃ＝３Ｖとすると約０．９Ｖで
あり、実効的にＯＳＣおよびＣＬＫのクロック信号出力
は実効的に停止状態であるといえる。あるいは、そうな
るように設計するべである。したがって、ＣＰの昇圧動
作は停止する。やがて放電のため、昇圧された出力電圧
を低下してＶＲ３以下になったときに、降圧電圧が切り
替わり、ＯＳＣは再び動作をはじめＣＰに昇圧動作を行
わせる。この場合、昇圧負荷に対して、ＣＰの昇圧性能
は、十分に小さくなるように設計されているため、リッ
プルは小さくなるというものである。

【００６２】以上、本発明の技術思想に沿った実施形態
をいくつか示したが、もちろんこれらの実施形態を組み
合わせたもので、実施しても構わない。

【００６３】また、実施形態の説明では、便宜のため正
電圧の昇圧回路を用いて説明を行ったが、本発明の技術
思想は、当然ながら負電圧にも適用できるものであり、
当業者であれば、本発明による実施形態を参考にして負
電圧電源発生回路に対して容易に実施可能なものであ
る。

【００６４】

【発明の効果】以上説明したように本発明によれば、所
望の制御電圧付近での昇圧特性を可変制御する手段を取
り入れることにより、リップルの少ない昇圧電圧を供給
できる内部Ｖｐｐ発生回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１を示す構成図である。

【図２】本発明を適用した内部Ｖｐｐ発生回路の出力立
ち上がり特性を示す図である。

【図３】従来の内部Ｖｐｐ発生回路を示す構成図であ
る。

【図４】発振回路およびタイミングチャートである。

【図５】別の発振回路およびタイミングチャートであ
る。

【図６】ＣＰ出力制御回路およびタイミングチャートで
ある。

【図７】別のＣＰ出力制御回路およびタイミングチャー
トである。

【図８】ＰＭＯＳを用いた分圧回路を示す図である。

【図９】昇圧電圧制御方式の違いによる内部Ｖｐｐ発生
回路の出力立ち上がり特性比較を示す図である。

【図１０】昇圧電圧制御が行われている場合の内部Ｖｐ
ｐ発生回路の出力特性を示す図である。

【図１１】本発明の実施形態２を示す構成図である。

【図１２】本発明の実施形態３を示す構成図である。

【図１３】本発明の実施形態３を示す構成図である。

【図１４】本発明の実施形態４を示す構成図である。

【図１５】一般的なチャージポンプ回路を示す図であ
る。

【図１６】本発明の実施形態５を示す構成図である。

【図１７】本発明の実施形態６を示す構成図である。

【図１８】本発明によるＣＯ出力制御回路の設計例を示
す図である。

【図１９】本発明の実施形態７を示す構成図である。

【符号の説明】

ＯＳＣ発振回路ＣＬＫクロックバッファ回路ＣＰチャージポンプ回路ＲＥＧＵチャージポンプ出力制御回路ＶＲＥＦ基準電圧

Claims

【特許請求の範囲】

【請求項１】第１と第２の２つの状態をもつ昇圧手段
を有し、第１の状態の場合に前記昇圧手段は活性状態であり、そ
の出力に昇圧電位を供給し、第２の状態の場合に前記昇
圧手段は非活性状態であり、複数の前記昇圧手段の出力が共通になるように各前記昇
圧手段は並列で接続され、該昇圧手段は昇圧手段制御手
段によって制御されるものであり、前記昇圧手段制御手段は、前記昇圧手段の共通の出力を
検知し、検知結果に応じて、複数の前記昇圧手段の各々
を前記第１の状態、あるいは前記第２の状態いずれかに
設定し、共通の出力に供給される昇圧電位の電流駆動能
力を変化させるものであることを特徴とする内部Ｖｐｐ
発生回路。
【請求項２】３つ以上の状態をもつ昇圧手段を有し、第１の状態の場合に前記昇圧手段は活性状態で、かつそ
の出力に前記昇圧手段による最大の昇圧電位を供給し、
第２の状態の場合に前記昇圧手段は非活性状態であり、
それ以外の状態においては、前記昇圧手段の昇圧性能
は、前記第１の状態と前記第２の状態の中間にあり、前記昇圧手段を少なくとも１個以上用い、その出力が共
通になるように各前記昇圧手段は並列で接続され、前記
昇圧手段は昇圧手段制御手段によって制御されるもので
あり、前記昇圧手段制御手段は、前記昇圧手段の共通の出力を
検知して、検知結果に応じて、前記昇圧手段の状態を変
化させ、共通の出力に供給される昇圧電位の電流駆動能
力を変化させるものであることを特徴とする内部Ｖｐｐ
発生回路。