JP3544815B2

JP3544815B2 - 電源回路及び不揮発性半導体記憶装置

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Publication number: JP3544815B2
Application number: JP4401197A
Authority: JP
Inventors: 博則番場
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-02-27
Filing date: 1997-02-27
Publication date: 2004-07-21
Anticipated expiration: 2017-02-27
Also published as: JPH10243637A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源回路及びその電源回路を有する不揮発性半導体記憶装置に関し、特に昇圧回路を用いた半導体装置の内部電源回路に係わる。
【０００２】
【従来の技術】
図５は、従来の昇圧回路を示す。この昇圧回路は、例えばダイオードＤ１〜Ｄ６とキャパシタＣ１〜Ｃ５、ＣＡとインバータＧ１、Ｇ２で構成される。
ダイオードＤ１のアノードには外部電源電圧Ｖｃｃが供給される。ダイオードＤ１ないしＤ５のカソードは、それぞれダイオードＤ２ないしＤ６のアノードに接続される。ダイオードＤ２ないしＤ６のアノードは、それぞれキャパシタＣ１ないしＣ５の第１の端子が接続される。キャパシタＣ１、Ｃ３、Ｃ５の他端は、オシレータが生成するクロック信号ＯＳＣが入力端子に供給されたインバータＧ１の出力端子が接続される。インバータＧ１の入力端子は、この昇圧回路の信号入力端子となる。キャパシタＣ２、Ｃ４の他端には、クロック信号ＯＳＣが供給される。ダイオードＤ６のカソードは、電圧Ｖｃｃｉｎｔを出力する。またダイオードＤ６のカソードと接地電位間に安定化容量ＣＡが接続されている。
【０００３】
この昇圧回路では、オシレータから供給されるクロック信号ＯＳＣに基づいて、ダイオード間で電荷を交互に転送する。その結果、外部電源電圧Ｖｃｃより高い電圧Ｖｃｃｉｎｔを発生する。
【０００４】
図６は、オシレータを示す。
ナンドゲート１の第１の入力端子には昇圧回路をイネーブルにする信号ＣＰＥが供給される。ナンドゲート１の出力端子は、例えば直列に接続された４段のインバータ２に接続される。４段のインバータ２の出力信号は、ナンドゲート１の第２の入力端子に供給される。例えばこのインバータ２の出力信号の反転信号がクロック信号ＯＳＣとして用いられる。
【０００５】
信号ＣＰＥがハイレベルになると、オシレータは、ハイレベルとローレベルを交互に繰り返すクロック信号ＯＳＣを出力する。信号ＣＰＥがローレベルになると、オシレータは発振を止め、ローレベルの信号を出力する。
【０００６】
図７は、例えば不揮発性半導体記憶装置に用いられる昇圧回路系のシステムを示す。
オシレータ１２及び昇圧回路１３は、それぞれ図６及び図５に示した回路と同様の回路である。昇圧回路１３が出力する電圧Ｖｃｃｉｎｔは、抵抗１７により抵抗分割され、差動増幅器１１の反転入力端子に接続される。差動増幅器１１の批判点入力端子には基準電圧ＶＲＥＦが供給される。差動増幅器１１は、信号ＣＰＥをオシレータ１２に供給する。
【０００７】
差動増幅器１１は、基準電圧ＶＲＥＦと電圧Ｖｃｃｉｎｔを例えば降圧した電圧とを比較し、その結果に基づいて昇圧回路１３をオンオフさせる。こうして、昇圧回路１３の出力電圧Ｖｃｃｉｎｔを所望の値、例えば１０Ｖにする。
【０００８】
【発明が解決しようとする課題】
図７に示すように、昇圧回路１３の出力電圧Ｖｃｃｉｎｔは、降圧回路１４とＹセレクタ１６に供給される。
降圧回路１４は、プログラムベリファイ動作時に例えば６．５Ｖの電圧を出力し、書き込み時に例えば１０Ｖの出力電圧Ｖｃｃｉｎｔをそのまま出力する。消去動作時には例えば２．５Ｖ、消去ベリファイ動作時には例えば３．５Ｖの電圧を出力する。
【０００９】
降圧回路１４の出力電圧は、ロウデコーダ１５に供給される。ロウデコーダ１５は、ロウ選択信号に応じて図示せぬメモリセルアレイのワード線を選択する。Ｙセレクタ１６は、カラム選択信号に応じて図示せぬメモリセルアレイの列線を選択する。
【００１０】
昇圧回路１３の出力電圧Ｖｃｃｉｎｔにはさまざまな負荷が加わる。
まず、Ｙセレクタ１６そのものの容量が負荷となる。
また、書き込み動作時には、降圧回路１４は入力された電圧Ｖｃｃｉｎｔをそのままロウデコーダ１５に供給するため、ロウデコーダ１５で選択され昇圧回路１３の出力電圧Ｖｃｃｉｎｔが直接供給されるワード線の容量１８は昇圧回路１３の電圧出力端子に対して負荷として加わる。しかし、消去動作、消去ベリファイ動作、及びプログラムベリファイ動作時には、昇圧回路１３の出力電圧Ｖｃｃｉｎｔが降圧回路においてより低い電圧に変換させるので、このワード線の容量１８は出力電圧Ｖｃｃｉｎｔには負荷として加わらない。従って、動作モードに応じて、電圧Ｖｃｃｉｎｔに付く負荷が異なることになる。
【００１１】
図８は、昇圧回路１３が動作を開始し、出力電圧Ｖｃｃｉｎｔが０Ｖから例えば１０Ｖに立ち上がるときの出力電圧Ｖｃｃｉｎｔの波形を示す。図８（ａ）は、負荷容量が大きい場合、例えば書き込み時の電圧Ｖｃｃｉｎｔの波形を表し、図８（ｂ）は、負荷容量が小さい場合、例えば消去時の電圧Ｖｃｃｉｎｔの波形を示す。
【００１２】
図８（ｂ）に示す場合は、負荷が軽いため、電圧Ｖｃｃｉｎｔはオーバーシュートし、その波形はギザギザになってしまう。そのため、電圧Ｖｃｃｉｎｔを精度良く制御することが困難になる。また、オーバーシュートした電圧Ｖｃｃｉｎｔが素子に供給されると、その素子の耐圧を超えるため、素子の信頼性が悪化する。
【００１３】
本発明は、上記課題に鑑みてなされたもので、昇圧回路の電圧出力端子に接続される負荷が変動する場合に、昇圧回路の出力電圧の制御性を向上させることを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明の電源回路は、クロック信号を生成するオシレータと、各々にクロック信号が供給され、各々が昇圧電圧を生成してその昇圧電圧を共通の電圧出力端子に供給する少なくとも２個の昇圧回路よりなる昇圧回路群と、昇圧回路群の共通の電圧出力端子における電圧と第１の検知電圧レベルとを比較し、その結果に応じてオシレータの動作を制御する第１の検知回路と、昇圧回路群の共通の電圧出力端子における電圧と第１の検知電圧レベルよりも低い第２の検知電圧レベルとを比較し、共通の電圧出力端子における電圧が第２の検知レベルよりも高い場合に少なくとも１つの昇圧回路の動作を停止させる第２の検知回路とを具備する。
【００１５】
また、上記課題を解決するため、本発明の不揮発性半導体記憶装置は、複数の不揮発性メモリセルからなるメモリセルアレイと、不揮発性メモリセルに対してデータを書き込み・消去する書き込み・消去手段と、メモリセルの各ノードに供給される電源電圧とは異なる所望の電圧を生成する電源回路とを具備し、電源回路は、所定の昇圧電圧を発生させる昇圧手段を有し、昇圧手段からの出力電圧が昇圧電圧より低下した場合に、書き込みモードでは昇圧手段のパワーが高く設定され、消去モードでは昇圧手段のパワーが低く設定される。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の第１の実施例を示す。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【００１７】
図１に示した回路において、オシレータ２１は、例えば図６に示したような構成をしており、クロック信号ＯＳＣを発生する。
昇圧回路２２ないし２５は、いずれも図５に示した昇圧回路と同様の回路である。ただし、昇圧回路２２ないし２５のパワーは、図７に示した従来例における昇圧回路１３のパワーよりも小さく設定される。本実施例では４個の昇圧回路が設けられており、パワーを例えば従来の４分の１に設定してある。
【００１８】
ここで、昇圧回路のパワーとは、出力端子側に供給される電流量をいうものとする。昇圧回路のパワーを小さくするには、昇圧回路を構成するキャパシタの容量を小さくしたり、昇圧回路の段数、すなわちダイオードの数を減らせばよい。
【００１９】
昇圧回路２２ないし２５の電圧出力端子は互いに接続される。その接続点の電圧をＶｃｃｉｎｔとする。この電圧Ｖｃｃｉｎｔは、従来例と同様に降圧回路１４やＹセレクタ１６に供給される。
【００２０】
電圧Ｖｃｃｉｎｔは、抵抗２６により分割され降圧されて、差動増幅器２７の反転入力端子と差動増幅器２８の非反転入力端子に供給される。但し、差動増幅器２８に供給される電圧が差動増幅器２７に供給される電圧よりも高くなるように設定する。
【００２１】
差動増幅器２７の非反転入力端子と差動増幅器２８の反転入力端子には、基準電圧ＶＲＥＦが供給される。差動増幅器２７の出力端子は、チャージポンプイネーブル信号ＣＰＥを出力する。信号ＣＰＥは、オシレータ２１に供給され、従来例と同様にオシレータ２１の動作を制御する。
【００２２】
差動増幅器２８の出力端子は、信号ＳＡＶＥを出力する。信号ＳＡＶＥはインバータ３３の入力端子に供給され、インバータ３３の出力端子はアンドゲート３０、３１、３２の第２の入力端子に接続される。アンドゲート３０、３１、３２の第１の入力端子には、オシレータ２１が出力するクロック信号ＯＳＣが供給される。アンドゲート３０、３１、３２の出力端子は、それぞれ昇圧回路２３、２４、２５の信号入力端子に接続される。
【００２３】
例えば、電圧Ｖｃｃｉｎｔの設定値が１０Ｖであり、図８（ｂ）に示すように、書き込みベリファイ時など負荷が軽くなる場合に、９．５Ｖより上で波形にギザギザが生じるとする。この場合、抵抗２６における分割値を調整して、電圧Ｖｃｃｉｎｔが例えば９．５Ｖを超えると信号ＳＡＶＥがローレベルからハイレベルになるようにし、電圧Ｖｃｃｉｎｔが１０Ｖを超えると信号ＣＰＥがハイレベルからローレベルになるようにする。
【００２４】
図２は、図１に示した昇圧回路を有する不揮発性半導体メモリの全体図を示す。
昇圧回路４１は、図１に示した昇圧回路であり、昇圧電圧Ｖｃｃｉｎｔを発生する。
【００２５】
基準電圧発生回路４２は、基準電圧ＶＲＥＦを発生する。降圧回路１４は、プログラムモードやベリファイモードなどの各モードに対応して、基準電圧ＶＲＥＦを基準に昇圧電圧Ｖｃｃｉｎｔから所定の出力電圧ＶＯＵＴを発生する。
【００２６】
内部アドレス信号（又は外部アドレス信号）Ａ０〜Ａｎは、アドレスレジスタ４４を経由してロウデコーダ１５及びカラムデコーダ４６に供給される。また、降圧回路１４の出力電圧ＶＯＵＴは、ロウデコーダ１５を経由して、アドレス信号Ａ０〜Ａｎにより選択された所定のワード線に印加される。
【００２７】
なお、プログラムモード時においては、データは、入出力バッファ４７、書き込み回路４９及びＹセレクタ１６を経由して、メモリセルアレイ５０の所定のメモリセルに与えられる。
【００２８】
また、リードモード時においては、データは、Ｙセレクタ１６及びセンスアンプ４８を経由してベリファイに使用されるか、又はさらに入出力バッファ４７を経由してチップ外部に出力される。
【００２９】
また、イレースモード時においては、消去切換回路５１によってメモリセルのソースに印加される電圧が切り換えられる。
以下、図１に示した実施例の動作を説明する。
【００３０】
昇圧回路が動作を開始し、電圧Ｖｃｃｉｎｔを例えば０Ｖから１０Ｖに向けて立ち上げるとする。電圧Ｖｃｃｉｎｔが０Ｖから９．５Ｖまでにある間は、信号ＣＰＥはハイレベルであり、信号ＳＡＶＥはローレベルである。そのため、昇圧回路２２ないし２５の信号入力端子にはクロック信号ＣＰＥが供給され、いずれも昇圧動作を行っている。
【００３１】
次に、電圧Ｖｃｃｉｎｔが９．５Ｖを超えると、信号ＣＰＥはハイレベルのままだが、信号ＳＡＶＥはハイレベルとなる。そのため、昇圧回路２３、２４、２５は動作を停止し、昇圧回路２２のみが動作するようになる。その結果、昇圧回路２２ないし２５の全体で見ると、昇圧回路のパワーが低下する。
【００３２】
その後は、従来例と同様にして、電圧Ｖｃｃｉｎｔが１０Ｖを超えるとオシレータをオフし、１０Ｖを下回るとオシレータをオンすることで、電圧Ｖｃｃｉｎｔが１０Ｖになるように制御する。この場合、昇圧回路のパワーが従来よりも低下しているため、オーバーシュートの量は大きく減少する。
【００３３】
また、電圧Ｖｃｃｉｎｔがはじめから約１０Ｖにある場合を説明する。電圧Ｖｃｃｉｎｔが１０Ｖを超えると信号ＳＡＶＥはハイレベル、信号ＣＰＥはローレベルでありオシレータはオフ状態になり、すべての昇圧回路は動作しない。電圧Ｖｃｃｉｎｔが１０Ｖを下回ると、信号ＳＡＶＥはハイレベル、信号ＣＰＥはハイレベルとなるため、昇圧回路２２のみが動作する。ただし、電圧Ｖｃｃｉｎｔが９．５Ｖ以下になると信号ＳＡＶＥがローレベルになり、昇圧回路２２〜２５のすべてが動作する。
【００３４】
図３は、図１に示した回路の動作波形を示す。図３（ａ）は、負荷容量が大きい場合、例えば書き込み時の電圧Ｖｃｃｉｎｔの波形を表し、図３（ｂ）は、負荷容量が軽い場合、例えば消去時の電圧Ｖｃｃｉｎｔの波形を示す。従来の回路の波形と異なり、消去時や消去ベリファイ時など負荷が軽い場合でもギザギザが生じておらず、電圧制御精度がよくなっている。また、ほとんどオーバーシュートもせず、電圧Ｖｃｃｉｎｔが素子耐圧を超えることもない。そのため、素子の信頼性を上げることができる。
【００３５】
なお、図１に示した実施例では、一部の昇圧回路のみを動作させるとき、昇圧回路のパワーはすべての昇圧回路を動作させる場合のパワーの４分の１になるが、これに限られるものではない。好ましくは、動作している昇圧回路のパワーがすべての昇圧回路のパワーの１０分の１から２分の１の間であればよい。そのパワーが１０分の１未満であると、所望の昇圧電圧を得、あるいは所望の昇圧電圧に戻すのに時間がかかり効率が悪くなる。パワーが２分の１を越えると、オーバーシュートがさほど減らなくなり、本発明の効果を得ることが難しくなる。
【００３６】
図４は、本発明の第２の実施例を示す。
コントローラ２９は、例えばライトステートマシーンからの信号を受け、プログラム時に出力信号をハイレベルにし、消去時や書き込みベリファイ時、消去ベリファイ時にローレベルとするように設定されている。
【００３７】
演算増幅器２８のディスエイブル端子には、コントローラ２９の出力信号が供給される。コントローラ２９の出力信号がハイレベルであると、演算増幅器２８は動作を停止し、ローレベルの信号ＳＡＶＥを出力する。コントローラ２９の出力信号がローレベルであると、演算増幅器は通常に動作する。
【００３８】
それ以外の構成要素は、上述の第１の実施例と同様である。
本実施例において、負荷が重いときはすべての昇圧回路が使用され、負荷が軽い場合は第１の実施例と同様に動作する。
【００３９】
すなわち、出力電圧Ｖｃｃｉｎｔを０Ｖから１０Ｖに立ち上げるとき、負荷が重い場合、例えば書き込み時、０Ｖから１０Ｖになるまで昇圧回路２２〜２５全てが動作する。
【００４０】
また、出力電圧Ｖｃｃｉｎｔを０Ｖから１０Ｖに立ち上げる場合で、消去時や書き込みベリファイ・消去ベリファイ時など負荷が軽いとき、電圧Ｖｃｃｉｎｔが０Ｖから例えば９．５Ｖになるまで昇圧回路２２〜２５全てを動作させ、昇圧回路のパワーを大きくする。電圧Ｖｃｃｉｎｔが９．５Ｖを越え１０Ｖになるまでは、昇圧回路２２のみを動作させ、昇圧回路のパワーを低下させる。
【００４１】
また、はじめから出力電圧Ｖｃｃｉｎｔが１０Ｖ程度にあり、電圧Ｖｃｃｉｎｔが１０Ｖ以下になる場合の動作を説明する。プログラム時は、信号ＣＰＥはハイレベルとなり、信号ＳＡＶＥはローレベルであるため、昇圧回路２２〜２５が動作する。消去時及びベリファイ時は、信号ＣＰＥと信号ＳＡＶＥがハイレベルであるため、昇圧回路２２のみが動作し、昇圧回路のパワーが低下する。ただし、消去時及びベリファイ時で電圧Ｖｃｃｉｎｔが９．５Ｖ以下になると、信号ＳＡＶＥはローレベルとなり、昇圧回路２２〜２５が動作する。
【００４２】
なお、好ましくは、一部の昇圧回路のみを動作させるときの昇圧回路のパワーは、第１の実施例と同様に、すべての昇圧回路を動作させるときの昇圧回路全体のパワーの１０分の１以上２分の１以下であればよい。
【００４３】
このように、本実施例では、動作モードに応じて昇圧回路２３〜２５の動作を制御することにより、電圧Ｖｃｃｉｎｔのオーバーシュートを低減し、電圧制御精度を上げ、素子の信頼性を上げることが可能となる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、昇圧回路を複数設け、場合によってその一部を動作させないようにするため、昇圧回路の出力電圧のオーバーシュートが減り、昇圧回路の出力電圧の制御性を上げ、素子の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】不揮発性半導体記憶装置の全体を示す図。
【図３】本発明の第１の実施例における動作波形を示す図。
【図４】本発明の第２の実施例を示す図。
【図５】従来の昇圧回路を示す図。
【図６】オシレータを示す図。
【図７】従来の電源回路を示す図。
【図８】従来の電源回路の動作波形を示す図。
【符号の説明】
１４…降圧回路、
１５…ロウデコーダ、
１６…Ｙセレクタ、
１８…負荷、
２１…オシレータ、
２２〜２５…昇圧回路、
２６…抵抗、
２７、２８…差動増幅器、
３０〜３２…アンドゲート、
３３…インバータ、
Ｖｃｃｉｎｔ…昇圧電圧、
ＶＲＥＦ…基準電圧、
ＣＰＥ…チャージポンプイネーブル信号、
ＯＳＣ…クロック信号。

Claims

クロック信号を生成するオシレータと、
各々に前記クロック信号が供給され、各々が昇圧電圧を生成してその昇圧電圧を共通の電圧出力端子に供給する複数の昇圧回路よりなる昇圧回路群と、
前記昇圧回路群の共通の電圧出力端子における電圧と第１の検知電圧レベルとを比較し、その比較結果に応じて前記オシレータの動作を制御する第１の検知回路と、
前記昇圧回路群の共通の電圧出力端子における電圧と第１の検知電圧レベルよりも低い第２の検知電圧レベルとを比較し、前記共通の電圧出力端子における電圧が前記第２の検知電圧レベルよりも高い場合に少なくとも１つの前記昇圧回路の動作を停止させる第２の検知回路と
を具備することを特徴とする電源回路。
前記第２の検知回路は、前記クロック信号を前記少なくとも１つの昇圧回路に供給させないようにして前記少なくとも１つの昇圧回路の動作を停止させることを特徴とする請求項１記載の電源回路。
前記昇圧回路群の共通の電圧出力端子には負荷が接続され、
前記負荷が軽い状態では前記第２の検知回路を活性状態とし、前記負荷が重い状態では前記第２の検知回路を非活性状態とする制御回路をさらに具備することを特徴とする請求項１記載の電源回路。
電源電圧から昇圧電圧を発生させる昇圧手段を具備する電源回路において、
前記昇圧手段は、オシレータで生成される同一のクロック信号がそれぞれ供給され、各々が昇圧電圧を生成してその昇圧電圧を共通の電圧出力端子に供給する複数の昇圧回路を有し、前記電圧出力端子における電圧が前記昇圧電圧よりも低く設定された所望の電圧レベル以下の場合に第１のパワーで動作し、前記電圧出力端子における電圧が前記電圧レベルを超え前記昇圧電圧以下の場合に前記第１のパワーより低い第２のパワーで動作し、
前記電圧出力端子における電圧が前記昇圧電圧よりも低く設定された前記所望の電圧レベル以下の場合と前記電圧出力端子における電圧が前記所望の電圧レベルを超え前記昇圧電圧以下の場合で動作する前記昇圧回路の個数が異なることを特徴とする電源回路。
クロック信号を生成するオシレータと、
各々に前記クロック信号が供給され、各々が昇圧電圧を生成してその昇圧電圧を共通の電圧出力端子に供給する複数の昇圧回路よりなる昇圧回路群と
を具備する電源回路であって、
前記複数の昇圧回路の全てが動作する第１のモードと、前記複数の昇圧回路の１０分の１乃至２分の１が動作する第２のモードを有することを特徴とする電源回路。
クロック信号を生成するオシレータと、
各々に前記クロック信号が供給され、各々が昇圧電圧を生成してその昇圧電圧を共通の電圧出力端子に供給する複数の昇圧回路よりなる昇圧回路群と、
前記昇圧回路群の共通の電圧出力端子における電圧レベルに応じて前記複数の昇圧回路のうち動作させるべき昇圧回路の数を選択し、前記昇圧電圧が第１の検知電圧と第２の検知電圧の間にある時、前記複数の昇圧回路のうち少なくとも１つの昇圧回路の動作を停止させる制御回路と
を具備することを特徴とする電源回路。
複数の不揮発性メモリセルからなるメモリセルアレイと、前記不揮発性メモリセルに対してデータを書き込み・消去する書き込み・消去手段と、前記メモリセルの各ノードに供給される電源電圧とは異なる所望の電圧を生成する電源回路とを具備する不揮発性半導体記憶装置において、
前記電源回路は、所定の昇圧電圧を発生させる昇圧手段を有し、前記昇圧手段が出力する出力電圧が前記所定の昇圧電圧より低下した場合に、書き込み時では前記昇圧手段のパワーが高く設定され、消去時では前記昇圧手段のパワーが低く設定され、書き込みベリファイ時及び消去ベリファイ時では前記昇圧手段のパワーが低く設定されることを特徴とする不揮発性半導体記憶装置。
複数の不揮発性メモリセルからなるメモリセルアレイと、前記不揮発性メモリセルに対してデータを書き込み・消去する書き込み・消去手段と、前記メモリセルの各ノードに供給される電源電圧とは異なる所望の電圧を生成する電源回路とを具備する不揮発性半導体記憶装置において、
前記電源回路は、所定の昇圧電圧を発生させる昇圧手段を有し、前記昇圧手段が出力する出力電圧が前記所定の昇圧電圧より低下した場合に、書き込み時では前記昇圧手段のパワーが高く設定され、消去時では前記昇圧手段のパワーが低く設定され、前記昇圧手段が出力する出力電圧が前記所定の昇圧電圧より低く設定された所望の電圧レベル以下となる場合は、前記昇圧手段のパワーが高く設定されることを特徴とする不揮発性半導体記憶装置。
複数の不揮発性メモリセルからなるメモリセルアレイと、
データ書き込みモード時及び消去モード時に前記不揮発性メモリセルに供給される種々の電圧のうち少なくとも１つの電圧を発生するために使用される昇圧電圧を出力する電源回路とを具備し、
前記電源回路は、オシレータで生成される同一のクロック信号が各々に供給され、各々が昇圧電圧を生成してその昇圧電圧を共通の電圧出力端子に供給する複数の昇圧回路と、
前記複数の昇圧回路の共通の電圧出力端子における電圧レベルに応じて前記複数の昇圧回路のうち動作させるべき昇圧回路の数を選択し、前記昇圧電圧が第１の検知電圧と第２の検知電圧の間にある時、前記複数の昇圧回路のうち少なくとも１つの昇圧回路の動作を停止させる制御回路とを有することを特徴とする不揮発性半導体記憶装置。
複数の不揮発性メモリセルからなるメモリセルアレイと、
前記不揮発性メモリセルに対してデータを書き込み・消去する書き込み・消去回路と、
オシレータで生成される同一のクロック信号がそれぞれ供給され、出力端子が共通に接続された複数の昇圧回路を有し、外部電源電圧とは異なる電圧を発生し前記複数の不揮発性メモリセルに供給する回路とを具備し、
前記共通に接続された出力端子の電圧が第１の電圧レベルよりも高いときに前記複数の昇圧回路はいずれも昇圧電圧を発生せず、
前記共通に接続された出力端子の電圧が前記第１の電圧レベルよりも低い第２の電圧レベルより低いときに前記複数の昇圧回路は昇圧電圧を発生し、
前記共通に接続された出力端子の電圧が前記第１の電圧レベルと前記第２の電圧レベルの間にあるときに前記複数の昇圧回路のうちの一部の昇圧回路が昇圧電圧を発生することを特徴とする不揮発性半導体記憶装置。
複数の不揮発性メモリセルからなるメモリセルアレイと、
前記不揮発性メモリセルに対してデータを書き込み・消去する書き込み・消去回路と、
出力端子が共通に接続された複数の昇圧回路を有し、外部電源電圧とは異なる電圧を発生し前記複数の不揮発性メモリセルに供給する回路とを具備し、
書き込みモード時に動作する前記昇圧回路の数が消去モード時に動作する前記昇圧回路の数よりも多く、
前記複数の昇圧回路によって発生される昇圧電圧が第１の電圧レベルと第２の電圧レベルの間にあるときに前記複数の昇圧回路のうち少なくとも１つの昇圧回路の動作が停止することを特徴とする不揮発性半導体記憶装置。