JP2007181347A - 昇圧回路 - Google Patents

Abstract

【課題】セットアップ時に流れる大電流を削減する。
【解決手段】それぞれ供給されるクロック信号ＣＬＫ、ＣＬＫＢを元に昇圧電圧を発生して出力し、出力同士を共通にする２つのチャージポンプ回路１１ａ、１１ｂを備える。また、セットアップ信号ＣＰＥＮがアクティブになった時に１つのチャージポンプ回路１１ａのみを動作させ、再昇圧時の少なくとも一部の期間では、２つのチャージポンプ回路１１ａ、１１ｂを動作させるように制御する。
【選択図】図１

Description

本発明は、昇圧回路に関し、特にフラッシュメモリやＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などの書込みや消去における高電圧生成を行う昇圧回路に関する。

近年、不揮発性半導体記憶装置、例えばフラッシュメモリやＥＥＰＲＯＭを備える半導体装置にあっては、不揮発性半導体記憶装置の書込みや消去動作に必要な高い電圧を、チャージポンプ回路を含む昇圧回路によって発生させている。

次に、このような昇圧回路の具体的な例として出願人がこれまで用いていた昇圧回路について説明する。図６は、従来の昇圧回路の回路図である。図６において、昇圧回路は、チャージポンプ部１０、クロック生成回路１２、基準電圧発生回路１３、抵抗器Ｒ１、Ｒ２、コンパレータＣＭＰ１、インバータＩＮＶ１、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２を備える。チャージポンプ部１０は、同一に構成されるチャージポンプ回路１１ａ、１１ｂを含む。

コンパレータＣＭＰ１は、チャージポンプ部１０の出力と接地ＧＮＤ間に縦続接続された抵抗器Ｒ１、Ｒ２で分割されたノードＡの電圧と、基準電圧発生回路１３が出力する参照電圧ＲＥＦとを比較する。クロック生成回路１２は、コンパレータＣＭＰ１の比較結果である出力信号ＣＯＭＰＯＵＴ１によって発振が制御される。参照電圧ＲＥＦがノードＡの電圧よりも大きな場合には、発振したクロック信号ＯＳＣＯＵＴがＡＮＤ回路ＡＮＤ１の一つの入力端とインバータＩＮＶ１の入力端に供給される。参照電圧ＲＥＦがノードＡの電圧以下の場合には、クロック信号ＯＳＣＯＵＴは、ローレベルに保たれる。インバータＩＮＶ１の出力端は、ＡＮＤ回路ＡＮＤ２の一つの入力端に接続される。

昇圧回路を起動するセットアップ信号ＣＰＥＮは、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２のそれぞれの他の入力端に供給される。セットアップ信号ＣＰＥＮがローレベルの場合には、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２のそれぞれの出力端は、ローレベルとなり、チャージポンプ回路１１ａ、１１ｂの入力端に供給されるクロック信号ＣＬＫ、ＣＬＫＢは、ローレベルで変化しない。一方、セットアップ信号ＣＰＥＮがハイレベルとなった場合には、クロック信号ＯＳＣＯＵＴと等しいクロック信号ＣＬＫがＡＮＤ回路ＡＮＤ１の出力端からチャージポンプ回路１１ａに供給される。また、クロック信号ＯＳＣＯＵＴの反転信号（逆相の信号）であるクロック信号ＣＬＫＢがＡＮＤ回路ＡＮＤ２の出力端からチャージポンプ回路１１ｂに供給される。

チャージポンプ回路１１ａ、１１ｂは、それぞれクロック信号ＣＬＫ、ＣＬＫＢのパルスを入力することで昇圧動作を行い、パルスが入力されなければ昇圧動作を停止する。チャージポンプ回路１１ａ、１１ｂは、出力を共通とし、チャージポンプ部１０から出力電圧ＣＰＯＵＴとして昇圧電圧を出力する。

次にチャージポンプ部１０の詳細について説明する。図７は、チャージポンプ部の例を示す回路図である。チャージポンプ部１０は、チャージポンプ回路１１ａ、１１ｂと、チャージポンプ回路１１ａ、１１ｂの共通の出力ノードＰ２と接地間に接続される平滑用のキャパシタＣ３とを備える。チャージポンプ回路１１ａは、ゲートとドレインが電源ＶＤＤに接続され、ソースがノードＰ１に接続されるトランジスタＴｒ１と、ゲートとドレインがノードＰ１に接続され、ソースがノードＰ２に接続されるトランジスタＴｒ２と、一端にクロック信号ＣＬＫが供給され、他端がノードＰ１に接続されるキャパシタＣ１とを備える。また、チャージポンプ回路１１ｂは、ゲートとドレインが電源ＶＤＤに接続され、ソースがノードＰ３に接続されるトランジスタＴｒ３と、ゲートとドレインがノードＰ３に接続され、ソースがノードＰ２に接続されるトランジスタＴｒ４と、一端にクロック信号ＣＬＫＢが供給され、他端がノードＰ３に接続されるキャパシタＣ２とを備える。

チャージポンプ回路１１ａ、１１ｂは、供給されるクロック信号が互いに逆相である点を除き、同一の構成であるので、ここではチャージポンプ回路１１ａの動作について説明する。クロック信号ＣＬＫがローレベルにある場合、ノードＰ１は、トランジスタＴｒ１を介して電源ＶＤＤの電位になるようにキャパシタＣ１が充電される。クロック信号ＣＬＫがハイレベルになると、ノードＰ１は、電源ＶＤＤの電位にクロック信号の振幅を加えた電位に向かって上昇する。その結果、トランジスタＴｒ１は逆バイアスとなり、順バイアスのトランジスタＴｒ２を介してノードＰ１からノードＰ２に向かって電荷が流れ、キャパシタＣ３に充電される。クロック信号ＣＬＫがローレベル・ハイレベルを繰り返すことでノードＰ２の電位（キャパシタＣ３の充電電位）が徐々に昇圧される。

なお、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４は、しきい値をコントロールする不純物を注入しておらず、しきい値が０Ｖ近傍であるノンドープＮｃｈトランジスタであることが好ましい。ノンドープＮｃｈトランジスタを用いることで、トランジスタにおける電圧降下を減少させて１回の昇圧で高い電圧レベルを生成することができる。

次に、以上のように動作する昇圧回路の各部の動作波形について説明する。図８は、従来の昇圧回路の各部の動作波形を示すタイミングチャートである。

ｔ１０１（昇圧開始時）：セットアップ信号ＣＰＥＮをハイレベル（アクティブ）とする。この時、２つのチャージポンプ回路１１ａ、１１ｂは、まだ昇圧していないために出力電圧ＣＰＯＵＴは０Ｖであり、ノードＡの電圧も０Ｖである。基準電圧発生回路１３の参照電圧ＲＥＦに対してノードＡの電圧は低いため、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１にはハイレベルが出力され、クロック生成回路１２が発振を開始する。クロック生成回路１２が発振を開始することで、ＡＮＤ回路ＡＮＤ１の出力であるクロック信号ＣＬＫは、クロック生成回路１２の出力信号ＯＳＣＯＵＴと同じ波形パルスとなってチャージポンプ回路１１ａが昇圧動作を開始する。また、ＡＮＤ回路ＡＮＤ２の出力であるクロック信号ＣＬＫＢは、クロック信号ＣＬＫの逆相のパルスとなってチャージポンプ回路１１ｂも昇圧動作を開始する。

ｔ１０２（昇圧が所定値に達した時点）：チャージポンプ回路１１ａ、１１ｂにおける出力電圧ＣＰＯＵＴが上昇し、ノードＡの電圧が参照電圧ＲＥＦを超えると、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はローレベルとなり、クロック生成回路１２の発振が停止する。発振が停止することでクロック信号ＣＬＫ、ＣＬＫＢは、パルス信号ではなく一定のレベルとなり、２つのチャージポンプ回路１１ａ、１１ｂにおける昇圧動作が停止する。なお、図８において遅延時間ｔｄは、コンパレータＣＭＰ１の比較結果に基づいて、チャージポンプ回路における昇圧が停止して出力電圧ＣＰＯＵＴがピークの値を示すまでの時間であって、フィードバックにおける各回路の遅延によって生じる。以下では、この遅延時間ｔｄが存在するものとして説明する。

ｔ１０３（再昇圧開始時）：ｔ１０２〜ｔ１０３では、２つのチャージポンプ回路１１ａ、１１ｂは昇圧動作を停止している。しかし、チャージポンプ回路１１ａ、１１ｂの出力側に接続される抵抗器Ｒ１、Ｒ２によって、チャージポンプ回路１１ａ、１１ｂの出力側からＧＮＤへ向かって放電電流が流れ、出力電圧ＣＰＯＵＴは徐々に低下する。同時に、ノードＡの電圧レベルも低下する。この状態が続いてノードＡの電圧が参照電圧ＲＥＦを下回ると、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はハイレベルとなり、再び、クロック生成回路１２が発振を開始する。クロック生成回路１２が発振を開始することで、ＡＮＤ回路ＡＮＤ１の出力であるクロック信号ＣＬＫは、クロック生成回路１２の出力信号ＯＳＣＯＵＴと同じ波形パルスとなってチャージポンプ回路１１ａが昇圧動作を再開する。また、ＡＮＤ回路ＡＮＤ２の出力であるクロック信号ＣＬＫＢは、クロック信号ＣＬＫの逆相のパルスとなってチャージポンプ回路１１ｂも昇圧動作を開始する。

ｔ１０４（再び昇圧が所定値に達した時点）：チャージポンプ回路１１ａ、１１ｂにおける出力電圧ＣＰＯＵＴが上昇し、再度ノードＡの電圧が参照電圧ＲＥＦを超えると、ｔ１０２以降の動作を繰り返す。

以上のｔ１０２〜ｔ１０４における昇圧と停止とを繰り返すことで、出力電圧ＣＰＯＵＴは、ほぼある一定レベルに制御されることとなる。

ところで、近年、半導体集積回路装置では更なる微細化が進んでいる。このため、配線の幅が細くなって配線抵抗が増えてきている。このような配線抵抗の増加によって、Ｉ（電流）×Ｒ（抵抗）で求められる電圧降下（ＩＲドロップ）が大きくなり、特に電源系の配線における電圧降下が発生しやすくなってきている。このため、電源配線での電源電圧レベルの降下、ＧＮＤ配線でのＧＮＤレベルの浮きが起こりやすくなってきている。

フラッシュメモリ等を混載するマイコンでは、フラッシュメモリや、ＣＰＵなどは、同一の電源配線で供給され、フラッシュメモリ等の書込み・消去で用いられるチャージポンプの昇圧回路は、昇圧を行うために大きな容量の容量素子を用いている。このため容量の充放電電流が大きくなる。また、昇圧開始時（セットアップ時）には、昇圧容量の電荷は零であり、この零の状態から昇圧をおこなうために過大な電流が発生してＩＲドロップが大きくなり、チャージポンプへ接続する電源配線での電源レベルの低下、ＧＮＤ配線でのＧＮＤレベルの浮きが発生する。このため、電源配線、ＧＮＤ配線に接続する論理回路の電源マージンが少なくなって論理回路での遅延が大きくなったり、ＲＡＭなどにおけるデータエラーが発生したり、さらに、電源レベル、ＧＮＤレベルのゆれによって集積回路に混載するアナログ回路が誤動作しやすくなってきた。

このような起動時の消費電流を抑制するように昇圧動作の条件を変更することによって、起動時の電圧変動を少なくし、他回路への悪影響を避けることができるように構成した昇圧回路が特許文献１において開示されている。この昇圧回路は、起動信号を受けてから予め定められている所定の条件、例えば、時間や出力電圧値、を満たすまでの間は、全チャージポンプユニットのキャパシタへ電流供給能力が制限されたクロックが供給される。したがって、昇圧回路起動時の消費電流が抑制されるから、電源電圧の変動を少なくし、他回路への影響を避けることができるものである。

特開２００３−２４４９４０号公報

ところで、特許文献１に開示される昇圧回路では、昇圧回路起動時の消費電流を抑制するために、電流供給能力が制限されたクロック信号、具体的には振幅の変動幅を小さくしたクロック信号が供給される。クロック信号の振幅が小さいと、トランジスタとキャパシタからなる１段のチャージポンプユニットで昇圧できるレベルが低くなってしまう。このため、フラッシュメモリなどの高電圧を必要とする書込みや消去時において、必要なレベルが得られないことになる。そこで、高い電圧レベルを得るためには、多くの昇圧段数（チャージポンプユニット）を縦続に接続し、振幅を小さくした（電流供給能力が制限された）クロック信号で昇圧させている。さらにその後、所定のレベルにさらに上げるために、クロック信号の振幅を最大に変更するようにしている。

このような構成の昇圧回路では、チャージポンプユニットの昇圧段数が増えることで、特にチャージポンプユニットに含まれるトランジスタにおける抵抗分による電力損失が増加してしまう。また、容量素子の数も増えてしまう。したがって、特にセットアップ時において、より大きな電流を流して昇圧する必要が生じてしまい、電源レベルの低下、接地レベルの浮きを生じさせてしまう虞がある。

本発明の１つのアスペクトに係る昇圧回路は、それぞれ供給されるクロック信号を元に昇圧電圧を発生して出力し、出力同士を共通にする複数のチャージポンプ回路と、セットアップ時におけるチャージポンプ回路の動作台数に対し、再昇圧時の少なくとも一部の期間における前記チャージポンプ回路の動作台数が多くなるように複数のチャージポンプ回路を制御する制御回路と、を備える。

本発明によれば、セットアップ時におけるチャージポンプ回路の動作台数を少なくするようにする。したがって、セットアップ時に流れる大電流を削減し、電源レベルの低下、接地レベルの浮きを抑えることができる。

本発明の実施形態に係る昇圧回路は、それぞれ供給されるクロック信号（図１のＣＬＫ、ＣＬＫＢ）を元に昇圧電圧を発生して出力し、出力同士を共通にする２つのチャージポンプ回路（図１の１１ａ、１１ｂ）を備える。また、セットアップ信号（図１のＣＰＥＮ）がアクティブになった時に１つのチャージポンプ回路（図１の１１ａ）のみを動作させ、再昇圧時の一部の期間あるいは再昇圧時の全期間で、２つのチャージポンプ回路（図１の１１ａ、１１ｂ）を動作させるように制御する制御回路を備える。

制御回路は、２つのチャージポンプ回路の出力電圧を検出する電圧検出回路（図１のＣＭＰ１）と、セットアップ信号と電圧検出回路の検出結果とに基づいて、２つのチャージポンプ回路への前記クロック信号の供給・停止を制御してチャージポンプ回路の動作台数を定めるクロック制御回路と、を備える。

より具体的には、クロック制御回路は、セットアップ信号がアクティブになった場合にチャージポンプ回路（図１の１１ａ）にクロック信号（図１のＣＬＫ）を供給し、出力電圧（図１のＣＰＯＵＴ）が所定の電圧を超えた場合にこのチャージポンプ回路へのクロック信号の供給を停止する。セットアップ終了後の再昇圧時においては、出力電圧が所定の電圧を下回ったか否かで２つのチャージポンプ回路にクロック信号を供給するか否かを制御し、昇圧回路の出力電圧を維持するようにする。

以上のように構成される昇圧回路は、セットアップ時において、１つのチャージポンプ回路で昇圧して流れる電流を削減することができる。セットアップ終了後の再昇圧時には、２つのチャージポンプ回路で昇圧するのでメモリセルの書込み特性の悪化は起きない。また、チャージポンプ回路における昇圧段数が少ないため、チャージポンプ回路に含まれるトランジスタにおける抵抗分による電力損失が少ない。

このような昇圧回路を搭載する半導体集積回路装置によれば、セットアップ時に流れる大電流を削減し、電源レベルの低下、接地レベルの浮きを抑えることができる。また、従来の昇圧回路に対し、昇圧時における電力損失を低減することができる。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る昇圧回路の回路図である。図１において、図６と同一の符号は、同一物を表し、その説明を省略する。図１の昇圧回路は、図６の昇圧回路に対し、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、インバータＩＮＶ２を追加して備える。コンパレータＣＭＰ１の出力端は、インバータＩＮＶ２の入力端にも接続され、インバータＩＮＶ２の出力端は、ＮＡＮＤ回路ＮＡＮＤ１の一つの入力端に接続される。ＮＡＮＤ回路ＮＡＮＤ１の他の入力端には、セットアップ信号ＣＰＥＮが供給され、ＮＡＮＤ回路ＮＡＮＤ１の出力端（ノードＮ１）は、ＮＡＮＤ回路ＮＡＮＤ２の一つの入力端に接続される。ＮＡＮＤ回路ＮＡＮＤ２の他の入力端は、ＮＡＮＤ回路ＮＡＮＤ３の出力端に接続される。ＮＡＮＤ回路ＮＡＮＤ２の出力端（ノードＮ２）は、図６に示したセットアップ信号ＣＰＥＮの替わりにＡＮＤ回路ＡＮＤ２の他の入力端に接続される共に、ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端に接続される。ＮＡＮＤ回路ＮＡＮＤ３の他の入力端には、セットアップ信号ＣＰＥＮが与えられる。ＮＡＮＤ回路ＮＡＮＤ２、ＮＡＮＤ３は、フリップフロップ回路を構成する。

このような構成の昇圧回路において、昇圧回路の動作を停止させている時、セットアップ信号ＣＰＥＮはローレベルとする。セットアップ信号ＣＰＥＮがローレベルにある場合、クロック信号ＣＬＫはローレベルである。また、ノードＮ１はハイレベルであり、ノードＮ２がローレベルであるので、クロック信号ＣＬＫＢはローレベルである。したがって、チャージポンプ部１０にはクロックパルスが供給されず、昇圧動作が停止している。なお、基準電圧発生回路１３の参照電圧ＲＥＦに対してノードＡの電圧は低いため、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はハイレベルであり、クロック生成回路１２は、発振し、クロック信号ＯＳＣＯＵＴを出力する。

セットアップ信号ＣＰＥＮがハイレベルになると、ＡＮＤ回路ＡＮＤ１を介してチャージポンプ回路１１ａにのみクロック信号ＣＬＫが供給され、昇圧動作を行う。昇圧動作の結果、出力電圧ＣＰＯＵＴが上昇し、ノードＡの電位が参照電圧ＲＥＦを上回ると、出力信号ＣＯＭＰＯＵＴ１はローレベルに変化する。この結果、クロック生成回路１２は、発振を停止し、チャージポンプ部１０にはクロックパルスが供給されなくなって昇圧動作が停止する。一方、出力信号ＣＯＭＰＯＵＴ１がローレベルになると、インバータＩＮＶ２の出力はハイレベルとなる。したがって、ノードＮ１は、ローレベルに変化し、ノードＮ２がハイレベルになる。この後、セットアップ信号ＣＰＥＮがローレベルにならない限り、フリップフロップ回路の出力であるノードＮ２は、ハイレベルを継続する。

チャージポンプ部１０の昇圧動作が停止して出力電圧ＣＰＯＵＴが下降し、ノードＡの電位が参照電圧ＲＥＦを下回ると、出力信号ＣＯＭＰＯＵＴ１はハイレベルに変化する。この結果、クロック生成回路１２は、発振を開始し、チャージポンプ部１０には、クロック信号ＣＬＫ、ＣＬＫＢが供給され、２つのチャージポンプ回路１１ａ、１１ｂによって昇圧動作が行われる。

次に、以上のように動作する昇圧回路の各部の動作波形について説明する。図２は、本発明の第１の実施例に係る昇圧回路の各部の動作波形を示すタイミングチャートである。

ｔ１（昇圧開始時）：ｔ１より前の状態は、セットアップ信号ＣＰＥＮはローレベルであるため、上記で説明を行ったようにクロック信号ＣＬＫ、ＣＬＫＢはローレベルである。次にセットアップ信号ＣＰＥＮをローレベルからハイレベルとする。この時、２つのチャージポンプ回路１１ａ、１１ｂは、まだ昇圧していないため、出力電圧ＣＰＯＵＴは０Ｖであり、ノードＡの電圧も０Ｖである。基準電圧発生回路１３の参照電圧ＲＥＦに対してノードＡの電圧は低いため、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１にはハイレベルが出力され、クロック生成回路１２が発振を開始する。クロック生成回路１２が発振を開始することで、ＡＮＤ回路ＡＮＤ１の出力であるクロック信号ＣＬＫは、クロック生成回路１２の出力信号ＯＳＣＯＵＴと同じ波形パルスとなってチャージポンプ回路１１ａが昇圧を始める。ノードＮ２は、ローレベルであるので、チャージポンプ回路１１ｂには、クロックパルスが得られず、チャージポンプ回路１１ｂは停止している。

ｔ２（昇圧が所定値に達した時点）：チャージポンプ回路１１ａにおける出力電圧ＣＰＯＵＴが上昇し、ノードＡの電圧が参照電圧ＲＥＦを超えると、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はローレベルとなり、クロック生成回路１２の発振が停止する。発振が停止することでクロック信号ＣＬＫ、ＣＬＫＢは、パルス信号ではなく一定のレベルとなり、チャージポンプ回路１１ａにおける昇圧動作が停止する。このとき、ノードＮ１がローレベルとなるため、ノードＮ２は、ハイレベルにセットされる。発振が停止しているため、クロック信号ＣＬＢＫは、振幅状態に無いのでチャージポンプ回路１１ｂも昇圧動作を停止している。なお、ｔｄは、先に説明した遅延時間である。

ｔ３（再昇圧開始時）：ｔ２〜ｔ３では、２つのチャージポンプ回路１１ａ、１１ｂは昇圧動作を行っていない。しかし、チャージポンプ回路１１ａ、１１ｂの出力側に接続される抵抗器Ｒ１、Ｒ２によって、チャージポンプ回路１１ａ、１１ｂの出力側からＧＮＤへ向かって電流が流れ、出力電圧ＣＰＯＵＴは徐々に低下する。同時に、ノードＡの電圧レベルも低下する。この状態が続き、ノードＡの電圧が参照電圧ＲＥＦを下回ると、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はハイレベルとなり、再び、クロック生成回路１２が発振を開始する。クロック生成回路１２が発振を開始することで、ＡＮＤ回路ＡＮＤ１の出力であるクロック信号ＣＬＫは、クロック生成回路１２の出力信号ＯＳＣＯＵＴと同じ波形パルスとなってチャージポンプ回路１１ａが昇圧動作を開始する。また、ＡＮＤ回路ＡＮＤ２の出力であるクロック信号ＣＬＫＢは、クロック信号ＣＬＫの逆相のパルスとなってチャージポンプ回路１１ｂも昇圧動作を開始する。

ｔ４（再び昇圧が所定値に達した時点）：チャージポンプ回路１１ａ、１１ｂにおける出力電圧ＣＰＯＵＴが上昇し、再度ノードＡの電圧が参照電圧ＲＥＦを超えると、ｔ２以降の動作を繰り返す。

以上のｔ１、ｔ２間では、チャージポンプ回路１１ａのみが動作し、ｔ３、ｔ４間では、チャージポンプ回路１１ａ、１１ｂの双方が動作する。ｔ２〜ｔ４におけるチャージポンプ回路１１ａ、１１ｂが昇圧と停止とを繰り返すことで、出力電圧ＣＰＯＵＴは、ほぼある一定レベルに制御されることとなる。

次に、昇圧回路の消費電流をシミュレーションによって求めた結果を図３に示す。また、図６に示した従来の昇圧回路の消費電流をシミュレーションによって求めた結果を図９に示す。セットアップ時の消費電流は、図９の約６０ｍＡに対して、図３では、約４０ｍＡと減少している。なお、セットアップ時に、従来では２個のチャージポンプ回路が動作するのに対し、本実施例では１個のチャージポンプ回路が動作するので、理論上、消費電流は、半減するはずであるが、チャージポンプ回路以外に回路の動作によって若干消費電流が増えている。

以上のように本発明の実施例に係る昇圧回路によれば、チャージポンプ回路のセットアップ時などで発生する過大な電流を削減することができる。したがって、昇圧回路の周りのＶＤＤレベルの低下、ＧＮＤの浮きを抑えることができる。そして、昇圧回路と同じＶＤＤ、ＧＮＤ間に接続される論理回路の電源マージンが少なくなり、論理回路での遅延が大きくなったり、ＳＲＡＭなどデータ破壊が発生したり、アナログ回路が誤動作しやすくなるという問題を解決することができる。

図４は、本発明の第２の実施例に係る昇圧回路の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４に示す昇圧回路は、図１の昇圧回路に対し、コンパレータＣＭＰ２、ＡＮＤ回路ＡＮＤ３を追加し、抵抗器Ｒ２の代わりに抵抗器Ｒ３、Ｒ４の縦続回路を備える。チャージポンプ部１０の出力端とＧＮＤ間には、抵抗器Ｒ１、Ｒ３、Ｒ４が縦続接続される。抵抗器Ｒ１、Ｒ３の接続点をノードＡ２、抵抗器Ｒ３、Ｒ４の接続点をノードＡ１とする。コンパレータＣＭＰ１は、基準電圧ＲＥＦとノードＡ１の電圧とを比較する。また、コンパレータＣＭＰ２は、基準電圧ＲＥＦとノードＡ２の電圧とを比較する。コンパレータＣＭＰ２の出力信号ＣＯＭＰＯＵＴ２は、ＡＮＤ回路ＡＮＤ３の一つの入力端に供給される。ＡＮＤ回路ＡＮＤ３の他の入力端には、図１においてＡＮＤ回路ＡＮＤ２の他の入力端に接続されたノードＮ２が接続され、ＡＮＤ回路ＡＮＤ３の出力端がＡＮＤ回路ＡＮＤ２の他の入力端に接続される。

このような構成の昇圧回路において、セットアップ信号ＣＰＥＮがローレベルにある場合、および、セットアップ信号ＣＰＥＮがハイレベルになった場合に、実施例１で説明したと同様に動作する。ただし、コンパレータＣＭＰ２の出力信号ＣＯＭＰＯＵＴ２は、ノードＡ２の電位が参照電圧ＲＥＦより低いのでハイレベルにある。昇圧動作の結果、出力電圧ＣＰＯＵＴが上昇し、ノードＡ２の電位が参照電圧ＲＥＦを上回ると、出力信号ＣＯＭＰＯＵＴ２はローレベルに変化する。さらに出力電圧ＣＰＯＵＴが上昇し、ノードＡ１の電位が参照電圧ＲＥＦを上回ると、出力信号ＣＯＭＰＯＵＴ１はローレベルに変化する。この結果、クロック生成回路１２は、発振を停止し、チャージポンプ部１０にはクロックパルスが供給されなくなって昇圧動作が停止する。一方、出力信号ＣＯＭＰＯＵＴ１がローレベルになると、インバータＩＮＶ２の出力はハイレベルとなる。したがって、ノードＮ１は、ローレベルに変化し、ノードＮ２がハイレベルになる。この後、セットアップ信号ＣＰＥＮがローレベルにならない限り、フリップフロップ回路の出力であるノードＮ２は、ハイレベルを継続する。

チャージポンプ部１０の昇圧動作が停止して出力電圧ＣＰＯＵＴが下降し、ノードＡ１の電位が参照電圧ＲＥＦを下回ると、出力信号ＣＯＭＰＯＵＴ１はハイレベルに変化する。この結果、クロック生成回路１２は、発振を開始し、チャージポンプ回路１１ａには、クロック信号ＣＬＫが供給され、昇圧動作が行われる。

ここで、チャージポンプ部１０の出力に接続される回路へ大きな電流が流れ出し、出力電圧ＣＰＯＵＴがさらに低下した場合（例えば、書込みによってメモリセルへ書込み電流が昇圧回路から流れた場合など）、ノードＡ２の電位が参照電圧ＲＥＦを下回ると、出力信号ＣＯＭＰＯＵＴ２はハイレベルに変化する。ノードＮ２はハイレベルであるので、ＡＮＤ回路ＡＮＤ３の出力端がハイレベルとなり、クロック信号ＯＳＣＯＵＴの反転信号であるクロック信号ＣＬＫＢがチャージポンプ回路１１ｂに供給される。その結果、２つのチャージポンプ回路によって昇圧動作が行われ、出力電圧ＣＰＯＵＴが低下しないように動作する。

昇圧動作の結果、出力電圧ＣＰＯＵＴが上昇し、ノードＡ２の電位が参照電圧ＲＥＦを上回ると、出力信号ＣＯＭＰＯＵＴ２はローレベルに変化し、チャージポンプ回路１１ｂへのクロック信号ＣＬＫＢの供給が停止される。さらに、出力電圧ＣＰＯＵＴが上昇し続け、ノードＡ１の電位が参照電圧ＲＥＦを上回ると、出力信号ＣＯＭＰＯＵＴ１はローレベルに変化し、クロック生成回路１２の発振が停止する。発振が停止することでクロック信号ＣＬＫ、ＣＬＫＢは、パルス信号ではなく一定のレベルとなり、チャージポンプ回路１１ａにおける昇圧動作も停止する。

次に、以上のように動作する昇圧回路の各部の動作波形について説明する。図５は、本発明の第２の実施例に係る昇圧回路の各部の動作波形を示すタイミングチャートである。

ｔ１１（昇圧開始時）：セットアップ信号ＣＰＥＮをローレベルからハイレベルとする。この時、２つのチャージポンプ回路１１ａ、１１ｂは、まだ昇圧していないため、出力電圧ＣＰＯＵＴは０Ｖであり、ノードＡ１、Ａ２の電圧も０Ｖである。基準電圧発生回路１３の参照電圧ＲＥＦに対してノードＡ１の電圧は低いため、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１にはハイレベルが出力され、クロック生成回路１２が発振を開始する。クロック生成回路１２が発振を開始することで、ＡＮＤ回路ＡＮＤ１の出力であるクロック信号ＣＬＫは、クロック生成回路１２の出力信号ＯＳＣＯＵＴと同じ波形パルスとなってチャージポンプ回路１１ａが昇圧を始める。ノードＮ２は、ローレベルであるので、チャージポンプ回路１１ｂには、クロックパルスが得られず、チャージポンプ回路１１ｂは停止している。

ｔ１２（ノードＡ２の電位が参照電圧ＲＥＦに達した時点）：チャージポンプ回路１１ａにおける出力電圧ＣＰＯＵＴが上昇し、ノードＡ２の電圧が参照電圧ＲＥＦを超えると、コンパレータＣＭＰ２の出力信号ＣＯＭＰＯＵＴ２はローレベルとなり、ＡＮＤ回路ＡＮＤ３の出力およびクロック信号ＣＬＫＢがローレベルのままであって、チャージポンプ回路１１ｂは昇圧動作を行わない。一方、ノードＡ１の電圧は参照電圧ＲＥＦより低いので、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はハイレベルのままであって、クロック生成回路１２が発振を続け、チャージポンプ回路１１ａは昇圧動作を継続する。

ｔ１３（ノードＡ１の電位が参照電圧ＲＥＦに達した時点）：チャージポンプ回路１１ａにおける出力電圧ＣＰＯＵＴが上昇し、ノードＡ１の電圧が参照電圧ＲＥＦを超えると、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はローレベルとなり、クロック生成回路１２の発振が停止する。発振が停止することでクロック信号ＣＬＫ、ＣＬＫＢは、パルス信号ではなく一定のレベルとなり、チャージポンプ回路１１ａにおける昇圧動作が停止する。このとき、ノードＮ１がローレベルとなるため、ノードＮ２は、ハイレベルにセットされる。

ｔ１４（ノードＡ１の電位が参照電圧ＲＥＦを下回った時点）：ｔ１３〜ｔ１４では、２つのチャージポンプ回路１１ａ、１１ｂは昇圧動作を行っていない。しかし、チャージポンプ回路１１ａ、１１ｂの出力側に接続される抵抗器Ｒ１、Ｒ３、Ｒ４によって、チャージポンプ回路１１ａ、１１ｂの出力側からＧＮＤへ向かって電流が流れ、出力電圧ＣＰＯＵＴは徐々に低下する。同時に、ノードＡ１、Ａ２の電圧レベルも低下する。この状態が続き、ノードＡ１の電圧が参照電圧ＲＥＦを下回ると、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はハイレベルとなり、クロック生成回路１２が再び発振を開始する。クロック生成回路１２が発振を開始することで、ＡＮＤ回路ＡＮＤ１の出力であるクロック信号ＣＬＫは、クロック生成回路１２の出力信号ＯＳＣＯＵＴと同じ波形パルスとなってチャージポンプ回路１１ａが昇圧動作を開始する。一方、ノードＮ２は、ハイレベルに固定されているが、コンパレータＣＭＰ２の出力信号ＣＯＭＰＯＵＴ２がローレベルのためにクロック信号ＣＬＫＢは、ローレベルのままであってチャージポンプ回路１１ｂは、昇圧動作を行わない。

ｔ１５（ノードＡ２の電位が参照電圧ＲＥＦを下回った時点）：ｔ１４以降にチャージポンプ回路１１ａは、昇圧動作を行っている。しかし、チャージポンプ回路１１ａの昇圧能力よりもチャージポンプ部１０の電流負荷が大きいと、出力電圧ＣＰＯＵＴはさらに低下する。この状態が続き、ノードＡ２の電圧が参照電圧ＲＥＦを下回ると、コンパレータＣＭＰ２の出力信号ＣＯＭＰＯＵＴ２はハイレベルとなる。この時、ノードＮ２は、ハイレベルにセットされているので、ＡＮＤ回路ＡＮＤ３の出力はハイレベルとなり、クロック生成回路１２の出力信号ＯＳＣＯＵＴの逆相となるクロック信号ＣＬＫＢがチャージポンプ回路１１ｂに供給される。これによって、２つのチャージポンプ回路１１ａ、１１ｂ共動作し、出力電圧ＣＰＯＵＴが上昇する。

ｔ１６（ノードＡ２の電位が参照電圧ＲＥＦを上回った時点）：出力電圧ＣＰＯＵＴが上昇し、ノードＡ２の電圧が参照電圧ＲＥＦを超えると、コンパレータＣＭＰ２の出力信号ＣＯＭＰＯＵＴ２はローレベルとなり、ＡＮＤ回路ＡＮＤ３の出力およびクロック信号ＣＬＫＢがローレベルとなって、チャージポンプ回路１１ｂは昇圧動作を停止する。一方、ノードＡ１の電圧は参照電圧ＲＥＦより低いので、コンパレータＣＭＰ１の出力信号ＣＯＭＰＯＵＴ１はハイレベルのままであって、クロック生成回路１２が発振を続け、チャージポンプ回路１１ａは昇圧動作を継続する。

ｔ１７（ノードＡ１の電位が参照電圧ＲＥＦを上回った時点）：出力電圧ＣＰＯＵＴが上昇し、再度ノードＡ１の電圧が参照電圧ＲＥＦを超えると、ｔ１３以降の動作を繰り返す。

以上のｔ１１〜ｔ１３、ｔ１４〜ｔ１５、ｔ１６〜ｔ１７では、チャージポンプ回路１１ａのみが動作し、ｔ１５〜ｔ１６ではチャージポンプ回路１１ａ、１１ｂの双方が動作する。ｔ１３〜ｔ１７において、チャージポンプ回路１１ａあるいは１１ｂが昇圧と停止とを繰り返すことで、出力電圧ＣＰＯＵＴは、ほぼある一定レベルに制御されることとなる。

第１の実施例の昇圧回路では、セットアップ時に１つのチャージポンプ回路を動作させて、セットアップ完了後にコンパレータのしきい値レベルを下回れば、２つのチャージポンプ回路を動作させる。これに対して第２の実施例の昇圧回路は、セットアップ時に１つのチャージポンプ回路を動作させて、セットアップ完了後にコンパレータＣＭＰ１のしきい値レベルを下回ると１つのチャージポンプ回路のみ動作し、さらにコンパレータＣＭＰ２のしきい値レベルを下回ると２つのチャージポンプが動作する。

今、図７のキャパシタＣ１、Ｃ２の容量をＣ、出力信号ＯＳＣＯＵＴの周波数をｆ、電源電圧をＶとした場合、セットアップ後の再昇圧開始時における第１の実施例の昇圧回路における電流Ｉ１は、Ｉ１＝２Ｃ＊Ｖ＊ｆである。

これに対し、第２の実施例の昇圧回路の電流は、次のようになる。

チャージポンプＣＭＰ１＝昇圧動作、チャージポンプＣＭＰ２＝昇圧停止状態のときの電流Ｉ２は、Ｉ２＝Ｃ＊Ｖ＊ｆである。

また、チャージポンプＣＭＰ１＝昇圧動作、チャージポンプＣＭＰ２＝昇圧動作のときの電流Ｉ３は、Ｉ３＝２Ｃ＊Ｖ＊ｆとなる。

以上のように、チャージポンプ部から消費される電流が多ければ、出力電圧ＣＰＯＵＴも低下し、２つのチャージポンプ回路が昇圧動作する場合は、第１の実施例と第２の実施例では同じ電流を消費することになる。しかし、チャージポンプ部から消費される電流が少ない場合、第２の実施例では１つのチャージポンプ回路しか動作しないために消費電流をより小さくすることができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る昇圧回路の回路図である。 本発明の第１の実施例に係る昇圧回路の各部の動作波形を示すタイミングチャートである。 本発明の第１の実施例に係る昇圧回路のセットアップ時の消費電流を表す図である。 本発明の第２の実施例に係る昇圧回路の回路図である。 本発明の第２の実施例に係る昇圧回路の各部の動作波形を示すタイミングチャートである。 従来の昇圧回路の回路図である。 チャージポンプ部の例を示す回路図である。 従来の昇圧回路の各部の動作波形を示すタイミングチャートである。 従来の昇圧回路のセットアップ時の消費電流を表す図である。

符号の説明

１０ チャージポンプ部
１１ａ、１１ｂ チャージポンプ回路
１２ クロック生成回路
１３ 基準電圧発生回路
Ａ、Ａ１、Ａ２、Ｎ１、Ｎ２ ノード
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３ ＡＮＤ回路
ＣＬＫ、ＣＬＫＢ、ＯＳＣＯＵＴ クロック信号
ＣＭＰ１、ＣＭＰ２ コンパレータ
ＣＯＭＰＯＵＴ１、ＣＯＭＰＯＵＴ２ 出力信号
ＣＰＥＮ セットアップ信号
ＣＰＯＵＴ 出力信号
ＩＮＶ１、ＩＮＶ２ インバータ
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３ ＮＡＮＤ回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗器
ＲＥＦ 参照電圧

Claims (7)

1. それぞれ供給されるクロック信号を元に昇圧電圧を発生して出力し、出力同士を共通にする複数のチャージポンプ回路と、
   セットアップ時における前記チャージポンプ回路の動作台数に対し、再昇圧時の少なくとも一部の期間における前記チャージポンプ回路の動作台数が多くなるように前記複数のチャージポンプ回路を制御する制御回路と、
   を備えることを特徴とする昇圧回路。
2. 前記制御回路は、
   前記複数のチャージポンプ回路の出力電圧を検出する電圧検出回路と、
   昇圧回路のセットアップ信号と前記電圧検出回路の検出結果とに基づいて、それぞれの前記チャージポンプ回路への前記クロック信号の供給・停止を制御して前記チャージポンプ回路の動作台数を定めるクロック制御回路と、
   を備えることを特徴とする請求項１記載の昇圧回路。
3. 前記複数のチャージポンプ回路は、前記クロック信号が供給されて昇圧動作を行う第１および第２のチャージポンプ回路からなり、
   前記クロック制御回路は、
   前記セットアップ信号がアクティブになった場合に前記第１のチャージポンプ回路に前記クロック信号を供給し、前記出力電圧が所定の電圧を超えた場合に前記第１のチャージポンプ回路への前記クロック信号の供給を停止し、
   その後は、前記出力電圧が前記所定の電圧を下回ったか否かで前記第１および第２のチャージポンプ回路に前記クロック信号を供給するか否かを制御することを特徴とする請求項２記載の昇圧回路。
4. 前記複数のチャージポンプ回路は、前記クロック信号が供給されて昇圧動作を行う第１および第２のチャージポンプ回路からなり、
   前記クロック制御回路は、
   前記セットアップ信号がアクティブになった場合に前記第１のチャージポンプ回路に前記クロック信号を供給し、前記出力電圧が第１の基準電圧を超えた場合に前記第１のチャージポンプ回路への前記クロック信号の供給を停止し、
   その後は、前記出力電圧が第１の基準電圧を下回ったか否かで前記第１のチャージポンプ回路に前記クロック信号を供給するか否かを制御し、前記第１の基準電圧よりも低い第２の基準電圧を前記出力電圧が下回ったか否かで前記第２のチャージポンプ回路に前記クロック信号を供給するか否かを制御することを特徴とする請求項２記載の昇圧回路。
5. 前記第１および第２のチャージポンプ回路には、それぞれ互いに逆相となる前記クロック信号が供給されることを特徴とする請求項３または４記載の昇圧回路。
6. 前記クロック信号を発振する発振回路を備え、
   前記クロック制御回路は、前記発振回路を発振させることで前記チャージポンプ回路への前記クロック信号の供給を行い、前記発振回路の発振を停止させることで前記チャージポンプ回路への前記クロック信号の供給を停止するように制御することを特徴とする請求項２〜５のいずれか一に記載の昇圧回路。
7. 請求項１〜６のいずれか一に記載の昇圧回路を含むことを特徴とする半導体集積回路装置。

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