JP2003196993A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】電源投入後にフューズ回路からフューズデータ
を読み出す際に、電源電圧の立ち上がり速度に関らずに
確実にフューズデータを読み出すことを特徴とする。 【解決手段】電源投入時に動作し、電源電圧を昇圧する
昇圧回路１４と、フューズ素子を有し、昇圧回路１４で
昇圧された昇圧電圧が供給され、電源投入後の所定期間
内にフューズ素子に記憶されたデータを読み出すフュー
ズ回路１６とを具備したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フューズ素子に
記憶されているデータを電源投入時に読み出し、この読
み出されたデータに応じて内部回路の種々の動作を制御
するようにした半導体記憶装置に関する。

【０００２】

【従来の技術】半導体メモリでは、フューズ素子を設
け、不良メモリセルを冗長メモリセルに置き換えて使用
する際のリダンダンシー用のアドレスデータや、内部回
路で使用される各種電圧の値を調整する電圧オプション
切り替えなどを制御するための制御用データを、上記フ
ューズ素子で記憶させるようにしている。

【０００３】また、最近では、このフューズ素子とし
て、本来のデータを記憶するメモリセルと同じ構造の記
憶素子を用いる半導体メモリが多くなっている。特にフ
ラッシュメモリなどの不揮発性メモリでは、通常の不揮
発性メモリセルをそのままフューズセルとして用いるよ
うにしている。

【０００４】このようなフューズ素子が設けられた従来
の半導体メモリでは、フューズ素子に記憶されているデ
ータを、電源投入後の内部遅延回路で決まるタイミング
で読み出し、ラッチして内部回路の制御に使用するよう
にしている。

【０００５】この従来の半導体メモリでは、電源電圧を
ゆっくり立ち上げる場合、電源電圧が十分に上昇してお
らず、電源電圧が上昇している途中で、フューズ素子か
らデータが読み出されることになる。

【０００６】図９は、従来の半導体メモリにおいて、電
源電圧をゆっくり立ち上げた場合の要部の電圧変化を示
す波形図である。電源電圧Ｖｄｄがゆっくり立ち上が
り、パワーオンリセット信号ＰＯＲが"Ｌ"レベルに下が
って内部回路の初期化が行われた後に、フューズ素子か
らデータの読み出しが開始される。しかし、電源電圧が
ゆっくり立ち上がるために、フューズ素子からデータの
読み出しが開始されるタイミングでは、電源電圧はまだ
上昇中である。このため、フューズ素子からデータ読み
出し動作及び読み出されたデータをラッチする動作が、
電源電圧の揺れや内部回路動作によるノイズの影響を受
け易い。

【０００７】すなわち、従来の半導体メモリでは、電源
投入直後に電源電圧の立ち上がりがゆっくりであると、
フューズ素子からデータを読み出す際に、誤読み出しや
誤ラッチを起こする可能性が高い。

【０００８】

【発明が解決しようとする課題】上記のように、従来で
は、電源電圧の立ち上がりが遅い場合に電源電圧が十分
に上昇していない途中でフューズ素子からデータが読み
出されると、フューズ素子からのデータの誤読み出しや
誤ラッチが引き起こされるという不都合がある。

【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電源投入時の電源電圧
の立ち上がり速度に関らずに、フューズデータを確実に
読み出すことのできる半導体記憶装置を提供することで
ある。

【００１０】

【課題を解決するための手段】この発明の半導体記憶装
置は、電源投入時に動作し、電源電圧を昇圧する昇圧回
路と、前記昇圧回路で昇圧された電圧を降圧して、前記
電源電圧が安定状態のときとほぼ同じ電圧を生成する降
圧回路と、フューズ素子を有し、上記降圧回路で降圧さ
れた電圧が供給され、電源投入後の所定期間内にフュー
ズ素子に記憶されたデータを読み出すデータ記憶回路と
を具備したことを特徴とする。

【００１１】この発明の半導体記憶装置は、電源投入時
に動作し、電源電圧を昇圧する昇圧回路と、前記昇圧回
路で昇圧された電圧を降圧して、前記電源電圧が安定状
態のときとほぼ同じ電圧を生成する降圧回路と、フュー
ズ素子を有し、上記昇圧回路の電圧と、上記降圧回路で
降圧された電圧とが供給され、電源投入後の所定期間内
にフューズ素子に記憶されたデータを読み出すデータ記
憶回路とを具備したことを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。

【００１３】図１は、この発明の第１の実施の形態によ
る半導体記憶装置の要部の構成を示すブロック図であ
る。パワーオンリセット回路１１は、外部電源電圧Ｖｄ
ｄが投入された後に"Ｈ"レベルとなり、その後、電圧Ｖ
ｄｄの値が所定値を超えた後に"Ｌ"レベルとなるパワー
オンリセットＰＯＲを出力する。このパワーオンリセッ
トＰＯＲは、図示しないメモリセルの動作を制御する周
辺回路１２及び遅延回路１３に供給される。周辺回路１
２は、パワーオンリセットＰＯＲが"Ｈ"レベルの期間に
回路内部をリセット（初期化）し、リセット完了後に、
後述するヒューズ回路１６から出力されるデータに応じ
て内部回路の設定を行う。また、遅延回路１３は、パワ
ーオンリセットＰＯＲの"Ｈ"レベル期間を所定期間遅延
した信号ＰＯＲＤを出力する。

【００１４】上記信号ＰＯＲＤは昇圧回路１４に供給さ
れる。昇圧回路１４は外部電源電圧Ｖｄｄを昇圧して電
圧Ｖｄｄよりも高い昇圧電圧Ｖｐｐｆを出力する。な
お、この昇圧回路１４における昇圧動作は信号ＰＯＲＤ
に基づいて制御される。昇圧回路１４から出力される昇
圧電圧Ｖｐｐｆは降圧回路１５に供給される。降圧回路
１５は、昇圧電圧Ｖｐｐｆを降圧して、例えば電源電圧
Ｖｄｄが上昇し切って安定状態のときの値とほぼ同じ一
定の降圧電圧Ｖａａｆを出力する。

【００１５】フューズ回路１６は図示しない複数のフュ
ーズ素子を有している。これらのフューズ素子は、不揮
発性メモリの場合、本体セルと同様な構造の不揮発性ト
ランジスタで構成されている。フューズ回路１６は、こ
れら複数のフューズ素子が予めプログラムされることで
種々のデータを記憶しており、かつ電源投入時にフュー
ズ素子に記憶されているデータを読み出してラッチし、
ラッチしたデータを周辺回路１２に出力する。降圧回路
１５から出力される降圧電圧Ｖａａｆは、フューズ回路
１６でフューズ素子からデータを読み出す際の動作電圧
として使用される。なお、フューズ素子に記憶させるデ
ータは、例えば不良メモリセルを冗長メモリセルに置き
換えて使用する際のリダンダンシー用のアドレスデータ
や、周辺回路１２などで使用される各種電圧の値を調整
する電圧オプション切り替えなどを制御するための制御
用データである。

【００１６】図２は、図１の装置の要部の信号の概略的
な電圧変化を示す波形図である。次に、上記構成でなる
装置の動作を図２を参照して説明する。

【００１７】電源投入後に外部電源電圧Ｖｄｄがゆっく
り上昇するような場合、電圧Ｖｄｄが例えば１．８Ｖ近
辺まで上昇すると、パワーオンリセット回路１１から出
力されるパワーオンリセット信号ＰＯＲが"Ｌ"レベルと
なる。

【００１８】上記とは異なり、電源投入後に外部電源電
圧Ｖｄｄが急激に上昇するような場合、パワーオンリセ
ット回路１１では電源投入後から一定の遅延時間の後
に、パワーオンリセット信号ＰＯＲが"Ｌ"レベルにな
る。信号ＰＯＲが"Ｌ"レベルになると、周辺回路１２の
リセットが完了する。

【００１９】一方、パワーオンリセット信号ＰＯＲは遅
延回路１３によって所定時間だけ遅延され、信号ＰＯＲ
Ｄとして昇圧回路１４に供給される。昇圧回路１４は、
この信号ＰＯＲＤが"Ｈ"レベルの期間に電源電圧Ｖｄｄ
を昇圧する。従って、この昇圧回路１４から出力される
昇圧電圧Ｖｐｐｆは、図２に示すように、信号ＰＯＲが
外部電源電圧Ｖｄｄの上昇に伴なって"Ｈ"レベルに立ち
上がり、その後、遅延回路１３から出力される信号ＰＯ
ＲＤが"Ｈ"レベルに立ち上がった後に、電源電圧Ｖｄｄ
よりも高い値に上昇する。この昇圧電圧Ｖｐｐｆが降圧
回路１６によって降圧され、一定の降圧電圧Ｖａａｆが
フューズ回路１６に供給される。

【００２０】そして、パワーオンリセット信号ＰＯＲに
よるリセット後に、フューズ回路１６に記憶されている
データが読み出され、かつラッチされて周辺回路１２に
供給される。ここで、フューズ回路１６からデータが読
み出される期間では、電源投入後から間もなく、外部電
源電圧Ｖｄｄはまだ十分に上昇していない。しかし、こ
の期間、フューズ回路１６には、電源電圧Ｖｄｄが上昇
し切って安定状態のときの値とほぼ同じ一定の降圧電圧
Ｖａａｆが降圧回路１５から安定して供給される。この
ため、フューズ回路１６は電源電圧の揺れや内部回路動
作によるノイズの影響を受けることがなく、フューズ素
子から安定にデータを読み出しかつラッチすることがで
きる。

【００２１】フューズデータ読み出し期間が終了し、遅
延回路１３から出力される信号ＰＯＲＤが"Ｌ"レベルに
低下すると、昇圧回路１４は昇圧動作を停止し、昇圧電
圧Ｖｐｐｆは０Ｖの接地電圧になる。これに伴なって降
圧回路１５から出力される降圧電圧Ｖａａｆも０Ｖの接
地電圧になり、昇圧回路１４、降圧回路１５及びフュー
ズ回路１６では、フューズ回路１６でデータをラッチす
る回路部分のみが外部電源電圧Ｖｄｄによって動作する
ようになり、無駄な電流を消費しないようになる。

【００２２】このように上記実施の形態による半導体記
憶装置では、電源投入後に、電源電圧の立ち上がりがゆ
っくりで、まだ十分に上昇していない時にフューズ回路
１６からデータが読み出されるとしても、フューズ回路
１６には、電源電圧Ｖｄｄが上昇し切って安定状態のと
きの値とほぼ同じ一定の降圧電圧Ｖａａｆが降圧回路１
５から安定して供給されるため、フューズ素子から確実
にデータを読み出し、かつラッチすることができる。す
なわち、電源電圧の立ち上がり速度に関らずに、電源投
入後にフューズ回路から確実にデータを読み出すことが
でき、信頼性の向上を図ることができる。

【００２３】次に、図１の装置の各回路の具体的な回路
構成例について説明する。

【００２４】図３（ａ）は図１中のパワーオンリセット
回路１１の回路構成例を示し、図３（ｂ）は図３（ａ）
の回路の要部の信号波形を示している。

【００２５】図３（ａ）の回路は、抵抗、Ｐチャネルト
ランジスタ及びインバータからなり、外部電源電圧Ｖｄ
ｄが予め設定された最小電圧Ｖｄｄmin、例えば１．８
Ｖに達したことを検知して検知信号ＤＥＴを出力する最
小電圧検知回路２１と、検知信号ＤＥＴを一定の期間
（ｔｄ）遅延する遅延回路２２、フリップフロップ回路
２３などを含みパワーオンリセット信号ＰＯＲを発生す
るパワーオンリセット信号出力回路２４とから構成され
ている。

【００２６】電源投入後に外部電源電圧Ｖｄｄが最小電
圧Ｖｄｄminに達していない期間では検知信号ＤＥＴは"
Ｌ"レベルとなる。このとき、パワーオンリセット信号
出力回路２４内のＮチャネルトランジスタ２５はオン状
態となり、フリップフロップ回路２３は一方のノードＮ
１が"Ｈ"レベル、他方のノードＮ２が"Ｌ"レベルとなる
ように入出力信号が設定される。ノードＮ１が"Ｈ"レベ
ルのとき、パワーオンリセット信号ＰＯＲは外部電源電
圧Ｖｄｄの上昇に伴なって上昇していく。

【００２７】この後、外部電源電圧Ｖｄｄが最小電圧Ｖ
ｄｄminに達すると、検知信号ＤＥＴは"Ｈ"レベルに変
化する。この後、トランジスタ２５はオフ状態となる。
そして、検知信号ＤＥＴが"Ｈ"レベルに変化した後、遅
延回路２２における遅延時間が経過した後にこの遅延回
路２２の出力も"Ｈ"レベルとなり、パワーオンリセット
信号出力回路２４内のＮチャネルトランジスタ２６がオ
ン状態になり、フリップフロップ回路２３は一方のノー
ドＮ１が"Ｌ"レベル、他方のノードＮ２が"Ｈ"レベルと
なるように入出力信号が設定される。従って、パワーオ
ンリセット信号ＰＯＲは、検知信号ＤＥＴが"Ｈ"レベル
に変化し、遅延回路２２における遅延時間が経過した後
に"Ｌ"レベルに低下する。

【００２８】図４（ａ）は図１中の遅延回路１３の回路
構成例を示し、図４（ｂ）は図４（ａ）の回路の要部の
信号波形を示している。

【００２９】この遅延回路１３は、パワーオンリセット
信号ＰＯＲが入力されるインバータ３１と、このインバ
ータ３１の出力を遅延する遅延回路３２と、インバータ
３１及び遅延回路３２の出力が入力されるＮＡＮＤ回路
３３とから構成され、ＮＡＮＤ回路３３から信号ＰＯＲ
Ｄが出力される。

【００３０】図５は図１中の昇圧回路１４と降圧回路１
５の具体的な回路構成の一例を示している。

【００３１】昇圧回路１４は、図４（ａ）の遅延回路１
３から出力される信号ＰＯＲＤに応じて発振動作が制御
されるリングオシレータ４１と、外部電源電圧Ｖｄｄの
ノードと昇圧電圧Ｖｐｐｆのノードとの間にソース、ド
レイン間が直列接続された複数個（本例では３個）のＩ
型（イントリンシック型（真性）であり、しきい値がほ
ぼ０Ｖ）のＮチャネルトランジスタ４２と、上記リング
オシレータ４１から出力される多相のパルス信号（本例
では２相）のそれぞれが各一端に供給され、他端が上記
複数個のトランジスタ４２の各直列接続ノードに接続さ
れた容量４３と、昇圧電圧Ｖｐｐｆのノードと接地電圧
Ｖｓｓのノードとの間に接続され、昇圧電圧Ｖｐｐｆの
値を一定値に制限するための複数個のダイオードからな
る直列回路４４とから構成されている。

【００３２】また、降圧回路１５は、昇圧電圧Ｖｐｐｆ
のノードと降圧電圧Ｖａａｆのノードとの間にソース、
ドレイン間が直列接続された複数個（本例では２個）の
Ｎチャネルトランジスタ４５によって構成されている。
なお、上記トランジスタ４５の各ゲートは対応するトラ
ンジスタのドレイン側すなわちソース、ドレインのうち
昇圧電圧Ｖｐｐｆに近い側に位置する一方に接続されて
いる。

【００３３】図５の回路において、信号ＰＯＲＤが"Ｈ"
レベルになると、リングオシレータ４１が発振動作を開
始し、２相のパルス信号が容量４３に供給される。そし
て、容量４３に供給されるパルス信号が"Ｈ"レベルに変
化するとき、容量４３を介してトランジスタ４２の各直
列接続ノードの電圧が以前の電圧よりも高くなり、この
ような動作が繰り返し行われることによりＶｄｄよりも
高い昇圧電圧Ｖｐｐｆが得られる。そしてこの昇圧電圧
Ｖｐｐｆは複数個のダイオードからなる直列回路４４に
よって一定値に制限される。降圧回路１５では、一定値
に制限された昇圧電圧Ｖｐｐｆに対し、Ｎチャネルトラ
ンジスタ４５の２個分のしきい値電圧の和よりも低い電
圧が降圧電圧Ｖａａｆとして得られる。

【００３４】図６は、図５に示したものとは異なる構成
の降圧回路１５を示している。この降圧回路１５は、昇
圧電圧Ｖｐｐｆのノードにソース、ドレインの一方とゲ
ートとが接続されたＩ型のＮチャネルトランジスタ５１
と、このトランジスタ５１のソース、ドレインの他方と
接地電圧Ｖｓｓのノードとの間に接続され、複数個のダ
イオードからなる直列回路５２と、昇圧電圧Ｖｐｐｆの
ノードと降圧電圧Ｖａａｆのノードとの間にソース、ド
レイン間が接続され、ゲートが上記トランジスタ５１と
直列回路５２との直列接続ノードに接続されたＮチャネ
ルトランジスタ５３とから構成されている。

【００３５】図６の回路において、例えば昇圧電圧Ｖｐ
ｐｆが３．４Ｖのとき、トランジスタ５１と直列回路５
２との直列接続ノードの電圧が例えば２．９Ｖとなるよ
うに直列回路５２を構成するダイオードの数や各ダイオ
ードの順方向降下電圧が設定されていると仮定すると、
降圧電圧Ｖａａｆの値はトランジスタ５３のゲート電圧
である２．９Ｖからトランジスタ５３のしきい値電圧
（例えば０．４Ｖとする）だけ下がった２．５Ｖとな
る。

【００３６】図７は、この発明の第２の実施の形態によ
る半導体記憶装置の要部の構成を示すブロック図であ
る。

【００３７】この実施の形態は半導体記憶装置として強
誘電体メモリにこの発明を実施したものであり、図１と
対応する箇所には同じ符号を付してその説明は省略し、
図１と異なる箇所についてのみ以下に説明する。

【００３８】強誘電体メモリでは、メモリセアレイ内の
メモリセルとして強誘電体キャパシタを有するメモリセ
ルが設けられており、フューズ回路１６にもフューズ素
子として本体セルと同じ構造のメモリセルが設けられて
いる。

【００３９】そして、フューズ回路１６には降圧回路１
５から出力される降圧電圧Ｖａａｆに加えて、昇圧回路
１４から出力される昇圧電圧Ｖｐｐｆが供給される。そ
して、フューズ回路１６は、フューズ素子に記憶された
データを読み出す際に、降圧電圧Ｖａａｆと昇圧電圧Ｖ
ｐｐｆとを使用する。

【００４０】図８は、図７中のフューズ回路１６に設け
られたフューズ素子の一例を示している。このフューズ
素子は、セルトランジスタ６１と、これに直列接続され
た強誘電体キャパシタ６２とから構成されている。

【００４１】このような構成のフューズ素子からデータ
の読み出しを行う場合には、図８に示すようにセルトラ
ンジスタ６１のゲートに昇圧電圧Ｖｐｐｆを印加し、強
誘電体キャパシタ６２の一端に降圧電圧Ｖａａｆをパル
ス状に印加する。

【００４２】この実施の形態においても、電源投入後
に、電源電圧の立ち上がりがゆっくりで、まだ十分に上
昇していない時にフューズ回路１６からデータが読み出
されるとしても、フューズ回路１６には、電源電圧Ｖｄ
ｄが上昇し切って安定状態のときの値とほぼ同じ一定の
降圧電圧Ｖａａｆとこれよりも高い昇圧電圧Ｖｐｐｆと
が安定して供給されるため、フューズ素子から確実にデ
ータを読み出し、かつラッチすることができる。すなわ
ち、電源電圧の立ち上がり速度に関らずに、電源投入後
にフューズ回路から確実にデータを読み出すことがで
き、信頼性の向上を図ることができる。

【００４３】なお、この発明は、上記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲で種々
に変形することが可能である。

【００４４】例えば、パワーオンリセット回路１１、遅
延回路１３、昇圧回路１４及び降圧回路１５は、必ずし
も図示したような構成にされている必要はなく、同様の
機能を有するものであればどのような構成のものであっ
ても良いことはいうまでもない。

【００４５】

【発明の効果】以上説明したようにこの発明によれば、
電源投入時の電源電圧の立ち上がり速度に関らずに、フ
ューズデータを確実に読み出すことのできる半導体記憶
装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態による半導体記憶
装置の要部の構成を示すブロック図。

【図２】図１の装置の要部の信号の概略的な電圧変化を
示す波形図。

【図３】図１中のパワーオンリセット回路１１の回路構
成例及び要部の信号波形を示す図。

【図４】図１中の遅延回路１３の回路構成例及び要部の
信号波形を示す図。

【図５】図１中の昇圧回路１４と降圧回路１５の具体的
な回路構成の一例を示す図。

【図６】図５に示したものとは異なる構成の降圧回路１
５を示す図。

【図７】この発明の第２の実施の形態による半導体記憶
装置の要部の構成を示すブロック図。

【図８】図７中のフューズ回路１６に設けられたフュー
ズ素子の一例を示す回路図。

【図９】従来の半導体メモリにおいて電源電圧をゆっく
り立ち上げた場合の要部の電圧変化を示す波形図。

【符号の説明】

１１…パワーオンリセット回路 １２…周辺回路 １３…遅延回路 １４…周辺回路 １５…降圧回路 １６…フューズ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３２Ｚ (72)発明者 大脇 幸人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA07 AB03 AC01 AD02 AD09 AD10 AD13 AE08 5J055 AX37 BX41 CX27 DX12 DX63 EX07 EX12 EY01 EY12 EY21 EZ00 EZ07 EZ25 EZ28 EZ29 EZ31 EZ50 EZ54 FX20 GX01 GX02 GX04 GX05 5L106 CC04 FF08 GG07

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源投入時に動作し、電源電圧を昇圧す
   る昇圧回路と、 前記昇圧回路で昇圧された電圧を降圧して、前記電源電
   圧が安定状態のときとほぼ同じ電圧を生成する降圧回路
   と、 フューズ素子を有し、上記降圧回路で降圧された電圧が
   供給され、電源投入後の所定期間内にフューズ素子に記
   憶されたデータを読み出すデータ記憶回路とを具備した
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 電源投入時に動作し、電源電圧を昇圧す
   る昇圧回路と、 前記昇圧回路で昇圧された電圧を降圧して、前記電源電
   圧が安定状態のときとほぼ同じ電圧を生成する降圧回路
   と、 フューズ素子を有し、上記昇圧回路の電圧と、上記降圧
   回路で降圧された電圧とが供給され、電源投入後の所定
   期間内にフューズ素子に記憶されたデータを読み出すデ
   ータ記憶回路とを具備したことを特徴とする半導体記憶
   装置。
3. 【請求項３】 前記昇圧回路は、電源投入後の所定期間
   内に動作して電源電圧を昇圧し、前記所定期間が経過し
   た後は昇圧動作を停止することを特徴とする請求項１ま
   たは２記載の半導体記憶装置。
4. 【請求項４】 前記フューズ素子は、リダンダンシー用
   のアドレスデータまたは電圧オプションの切り替えなど
   を制御するための制御用データを記憶することを特徴と
   する請求項１または２記載の半導体記憶装置。