JP2009026445A - 内部電源電圧発生装置及びその制御方法、そしてそれを含む半導体メモリ装置及びシステム - Google Patents
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Abstract
【解決手段】本発明の内部電源電圧は、パワーアップ時に内部電源電圧が目標電圧より高く設定されるように、第1制御情報によって基準電圧を制御するステップと、前記内部電源電圧が前記目標電圧に到達する時、第2制御情報を読み出すステップと、前記内部電源電圧が前記目標電圧に設定されるよう、前記第2制御情報によって前記基準電圧を制御するステップと、を含む方法により制御される。本発明によれば、内部電源電圧は、パワーアップ読み出しが行なわれる電圧レベルより必ず高くなる。
【選択図】図4
Description
例えば、半導体メモリ装置のMOSトランジスタが動作するためには、MOSトランジスタのゲート、ドレイン、ソースにそれぞれ所定の電圧が印加されなければならない。ところが、トランジスタのドレインとソースとに所定の電圧が印加されると、ドレインとソースとの間に電界(electric field)が形成される。
例示的な実施の形態において、前記第2制御情報が前記半導体メモリ装置のメモリセルアレイに格納されることを特徴とする。
例示的な実施の形態において、前記半導体メモリ装置が不揮発性メモリ装置であることを特徴とする。
例示的な実施の形態において、前記第1及び第2制御情報の各々は、前記基準電圧を分配するための抵抗器の抵抗分配率を制御するのに使用されることを特徴とする。
例示的な実施の形態において、前記基準電圧は、前記内部電源電圧が目標電圧より高く設定されるように前記第1制御情報によって制御され、前記内部電源電圧が前記目標電圧に設定されるように前記第2制御情報によって制御されることを特徴とする。
例示的な実施の形態において、前記制御信号発生回路が、前記第1制御情報を格納するための不揮発性格納ユニットを含むことを特徴とする。
基準電圧発生装置30は、外部電源電圧EVC(例えば、2.7〜3.6V)を受信し、基準電圧Vref0(例えば、〜1V)を生成する。基準電圧発生装置30で生成された基準電圧Vref0は、内部電源基準電圧発生装置40に伝達される。
差動増幅器46の非反転入力は、アップトリム42とダウントリム44との間のノードNに連結される。そして、差動増幅器46の反転入力は基準電圧Vref0に連結される。差動増幅器46の出力VoutはPMOSトランジスタ48に連結される。
アップトリム42は、ダウントリム44及び差動増幅器46の非反転入力に連結され、抵抗R11を介してPMOSトランジスタに連結される。アップトリム42は抵抗R2、R3と電気ヒューズとで構成される。
内部電源電圧IVCが必ず検出電圧VDCTより高くなるように電気ヒューズが制御されれば、パワーアップ読み出しは必ず行われる。そして、内部電源電圧IVCは目標電圧VTARと等しいレベルに制御される。以下で、パワーアップリセットPURの後、電気ヒューズを制御する信号を第1制御信号TRIM1、メモリセルアレイからデータが読み出された後、電気ヒューズを制御する信号を第2制御信号TRIM2と称する。
基準電圧発生装置30は、外部電源電圧EVC及び内部電源基準電圧発生装置40に連結される。基準電圧発生装置30は、外部電源電圧EVCを受信して基準電圧Vref0を生成する。基準電圧Vref0は内部電源基準電圧発生装置40に伝送される。
先ず、外部電源電圧EVCが半導体メモリ装置200に供給されると、外部電源電圧EVCがパワーアップ検出器10と基準電圧発生装置30とに印加される。外部電源電圧EVCが印加されると、基準電圧発生装置30は基準電圧Vref0を生成する。内部電源基準電圧発生装置40は基準電圧発生装置30から基準電圧Vref0を受信し、内部電源基準電圧Vrefを生成する。
外部電源電圧EVCが初期化電圧VINIに到達すると、パワーアップ検出器10はパワーアップリセット信号PURを生成する。パワーアップリセット信号PURは、メモリ装置200内の全ての格納装置をリセットする。即ち、内部電源基準電圧発生装置40のラッチもリセットされる。従って、電気ヒューズの全てのヒューズトランジスタFT0〜FT3(図2参照)はターンオンされ、電気ヒューズと連結された全ての抵抗が回路に適用されない。
内部電源電圧ドライバ50は、内部電源基準電圧Vrefと等しいレベルの内部電源電圧IVCを生成する。従って、内部電源電圧IVCは必ず検出電圧VDCTより高いレベルに到達する。内部電源電圧IVCが検出電圧VDCTに到達すると、パワーアップ読み出しPRがPR区間の間に行われる。
半導体メモリ装置420は、システムバス450を介して、電源440、中央処理装置410及びユーザインタフェース430に電気的に連結される。半導体メモリ装置420には、ユーザインタフェース430を介して提供されるか、または中央処理装置410によって処理されたデータが格納される。
20 制御信号発生器
30 基準電圧発生装置
40 内部電源基準電圧発生装置
50 内部電源電圧ドライバ
60 内部電源電圧検出器
70 制御回路
80 行デコーダ
90 ページバッファ
100 セルアレイ
Claims (13)
- パワーアップ時に内部電源電圧が目標電圧より高く設定されるように、第1制御情報によって基準電圧を制御するステップと、
前記内部電源電圧が前記目標電圧に到達する時、第2制御情報を読み出すステップと、
前記内部電源電圧が前記目標電圧に設定されるよう、前記第2制御情報によって前記基準電圧を制御するステップと、を含むことを特徴とする半導体メモリ装置の内部電源電圧制御方法。 - 前記第1制御情報が不揮発性格納ユニットに格納されることを特徴とする請求項1に記載の半導体メモリ装置の内部電源電圧制御方法。
- 前記第2制御情報が前記半導体メモリ装置のメモリセルアレイに格納されることを特徴とする請求項1に記載の半導体メモリ装置の内部電源電圧制御方法。
- 前記半導体メモリ装置が不揮発性メモリ装置であることを特徴とする請求項3に記載の半導体メモリ装置の内部電源電圧制御方法。
- 前記基準電圧が前記内部電源電圧と等しいレベルを有することを特徴とする請求項1に記載の半導体メモリ装置の内部電源電圧制御方法。
- 前記第1及び第2制御情報の各々は、前記基準電圧を分配するための抵抗器の抵抗分配率を制御するのに使用されることを特徴とする請求項1に記載の半導体メモリ装置の内部電源電圧制御方法。
- 電気ヒューズデータを格納するように構成されたメモリセルアレイと、
パワーアップ時に第1制御情報を発生するように構成された制御信号発生回路と、
内部電源電圧を発生するように構成された内部電源電圧発生回路と、
前記内部電源電圧が目標電圧に到達したかどうかを検出するように構成された検出回路と、
前記電気ヒューズデータを読み出すように検出結果によってページバッファ回路を制御し、前記電気ヒューズデータによって第2制御情報を発生する制御回路と、を含み、
前記内部電源電圧発生回路は、前記第1制御情報によって目標電圧より高く設定され、そして前記第2制御情報によって前記目標電圧に設定されることを特徴とする内部電源電圧を発生する半導体メモリ装置。 - 前記内部電源電圧発生回路は、
前記第1制御情報及び前記第2制御情報によって可変する基準電圧を発生する基準電圧発生器と、
前記基準電圧と等しいレベルを有する前記内部電源電圧を出力する内部電源電圧駆動機と、を含むことを特徴とする請求項7に記載の半導体メモリ装置。 - 前記基準電圧は、前記内部電源電圧が目標電圧より高く設定されるように前記第1制御情報によって制御され、前記内部電源電圧が前記目標電圧に設定されるように前記第2制御情報によって制御されることを特徴とする請求項8に記載の半導体メモリ装置。
- 前記半導体メモリ装置が不揮発性メモリ装置であることを特徴とする請求項7に記載の半導体メモリ装置。
- 前記制御信号発生回路が、前記第1制御情報を格納するための不揮発性格納ユニットを含むことを特徴とする請求項7に記載の半導体メモリ装置。
- 半導体メモリ装置と、
前記半導体メモリ装置を制御するように構成されたメモリコントローラと、を含み、
前記半導体メモリ装置は請求項1に記載の内部電源電圧制御方法によって内部電源電圧を発生することを特徴とするメモリカード。 - 半導体メモリ装置と、
前記半導体メモリ装置を制御するように構成されたメモリコントローラと、を含み、
前記半導体メモリ装置は請求項7に記載の半導体メモリ装置を含むことを特徴とするメモリカード。
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