JP3398564B2 - 半導体装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ製造
後に複数のヒューズを用いて内部電源の電圧レベルを調
整する回路を備えた半導体装置に関する。さらに詳しく
いえば、本発明は、複数のヒューズを有するヒューズ回
路にて、ＭＯＳ型トランジスタのソースまたはドレイン
等に供給される内部電源の電圧レベルの変動をトリミン
グすること（すなわち、上記電圧レベルの変動分を補償
すること）が可能な半導体装置において、グローバック
（glow back ）が生じたりヒューズ切断が不完全な状態
になったりするといったような不具合が生じても、半導
体チップ内部で異常動作が行われることなく、安定動作
することを可能にするための回路技術について言及する
ものである。
後に複数のヒューズを用いて内部電源の電圧レベルを調
整する回路を備えた半導体装置に関する。さらに詳しく
いえば、本発明は、複数のヒューズを有するヒューズ回
路にて、ＭＯＳ型トランジスタのソースまたはドレイン
等に供給される内部電源の電圧レベルの変動をトリミン
グすること（すなわち、上記電圧レベルの変動分を補償
すること）が可能な半導体装置において、グローバック
（glow back ）が生じたりヒューズ切断が不完全な状態
になったりするといったような不具合が生じても、半導
体チップ内部で異常動作が行われることなく、安定動作
することを可能にするための回路技術について言及する
ものである。
【０００２】
【従来の技術】一般に、半導体チップからなる半導体装
置においては、同半導体チップ内に形成された複数のＭ
ＯＳ型トランジスタ等の消費電流の節減や酸化膜厚の耐
圧改善を図るため、これらのＭＯＳ型トランジスタ等に
供給される電源の電圧レベルをできる限り小さくするこ
とが要求される傾向にある。
置においては、同半導体チップ内に形成された複数のＭ
ＯＳ型トランジスタ等の消費電流の節減や酸化膜厚の耐
圧改善を図るため、これらのＭＯＳ型トランジスタ等に
供給される電源の電圧レベルをできる限り小さくするこ
とが要求される傾向にある。
【０００３】この要求に応えるために、チップ内のＭＯ
Ｓ型トランジスタ等に供給される電源の電圧レベルを小
さくしていくにつれて外部電源の電圧レベルの変動によ
る影響が大きくなっていく。そこで、外部電源の電圧レ
ベルの変動に影響されないような内部電源を使用して当
該内部電源の電圧レベルのフラット化を図る目的で、チ
ップ内部で外部電源（ＶＣＣ）を一定の電圧レベルに降
圧し、この降圧した電圧レベルを内部電源（ＶＩＩ）の
電圧レベルとして用いるといったことが一般的に行われ
ている。
Ｓ型トランジスタ等に供給される電源の電圧レベルを小
さくしていくにつれて外部電源の電圧レベルの変動によ
る影響が大きくなっていく。そこで、外部電源の電圧レ
ベルの変動に影響されないような内部電源を使用して当
該内部電源の電圧レベルのフラット化を図る目的で、チ
ップ内部で外部電源（ＶＣＣ）を一定の電圧レベルに降
圧し、この降圧した電圧レベルを内部電源（ＶＩＩ）の
電圧レベルとして用いるといったことが一般的に行われ
ている。
【０００４】図７は、外部電源（ＶＣＣ）の動作と内部
電源（ＶＩＩ）の動作を示すグラフである。ここでは、
外部電源の動作電圧Ｖｃｃ＝３．３Ｖの場合を代表例と
して説明する。外部電源（ＶＣＣ）の動作電圧Ｖｃｃ＝
３．３Ｖで規定された製品のカタログによれば、このよ
うな製品の推奨動作条件（推奨動作範囲）はＶｃｃ＝
３．０Ｖ〜３．６Ｖであるとされている。しかしなが
ら、前述の電圧レベルのフラット化を図る目的より、動
作電圧Ｖｏ＝２．４Ｖ（２．４Ｖは設計狙い値、例え
ば、２．０〜２．８Ｖの動作電圧範囲が許容される）に
てフラットになるように制御された内部電源（ＶＩＩ）
が実際には使用される。ただし、チップ作製時のプロセ
ス変動などによって、チップ製造後に上記の動作電圧範
囲内の任意の内部電源電圧レベルにならない場合がある
ことに注意すべきである。この場合は、後述のように、
複数のヒューズを有するヒューズ回路にて内部電源の電
圧レベルを調整することが必要となる。
電源（ＶＩＩ）の動作を示すグラフである。ここでは、
外部電源の動作電圧Ｖｃｃ＝３．３Ｖの場合を代表例と
して説明する。外部電源（ＶＣＣ）の動作電圧Ｖｃｃ＝
３．３Ｖで規定された製品のカタログによれば、このよ
うな製品の推奨動作条件（推奨動作範囲）はＶｃｃ＝
３．０Ｖ〜３．６Ｖであるとされている。しかしなが
ら、前述の電圧レベルのフラット化を図る目的より、動
作電圧Ｖｏ＝２．４Ｖ（２．４Ｖは設計狙い値、例え
ば、２．０〜２．８Ｖの動作電圧範囲が許容される）に
てフラットになるように制御された内部電源（ＶＩＩ）
が実際には使用される。ただし、チップ作製時のプロセ
ス変動などによって、チップ製造後に上記の動作電圧範
囲内の任意の内部電源電圧レベルにならない場合がある
ことに注意すべきである。この場合は、後述のように、
複数のヒューズを有するヒューズ回路にて内部電源の電
圧レベルを調整することが必要となる。
【０００５】図８および図９は、それぞれ、従来の半導
体装置の内部電源電圧レベル調整の様子を示す回路ブロ
ック図のその１およびその２を示すものである。ただ
し、ここは、半導体装置の構成を簡略化して示すことと
する。図８に示す従来の半導体装置においては、内部電
源の電圧レベルを調整する機能を有する回路として、各
々が切断可能な複数のヒューズＦが設けられた内部電源
トリミング用ヒューズ回路１２０と、この内部電源トリ
ミング用ヒューズ回路１２０から得られる複数のヒュー
ズＦの切断状態に関するヒューズ情報（内部電源トリミ
ング用ヒューズ回路出力信号ｒｆｆ０ｘ、ｒｆｆ１ｘお
よびｒｆｆ２ｘ）をデコードし、内部電源の電圧レベル
に関連するビット情報（デコード信号ｆｌｔ０ｘ〜ｆｌ
ｔ４ｘ、およびｆｌｔ０ｚ〜ｆｌｔ４ｚ）に変換する内
部電源ヒューズ情報デコード回路１３０とが設けられて
いる。
体装置の内部電源電圧レベル調整の様子を示す回路ブロ
ック図のその１およびその２を示すものである。ただ
し、ここは、半導体装置の構成を簡略化して示すことと
する。図８に示す従来の半導体装置においては、内部電
源の電圧レベルを調整する機能を有する回路として、各
々が切断可能な複数のヒューズＦが設けられた内部電源
トリミング用ヒューズ回路１２０と、この内部電源トリ
ミング用ヒューズ回路１２０から得られる複数のヒュー
ズＦの切断状態に関するヒューズ情報（内部電源トリミ
ング用ヒューズ回路出力信号ｒｆｆ０ｘ、ｒｆｆ１ｘお
よびｒｆｆ２ｘ）をデコードし、内部電源の電圧レベル
に関連するビット情報（デコード信号ｆｌｔ０ｘ〜ｆｌ
ｔ４ｘ、およびｆｌｔ０ｚ〜ｆｌｔ４ｚ）に変換する内
部電源ヒューズ情報デコード回路１３０とが設けられて
いる。
【０００６】さらに、図９に示す従来の半導体装置にお
いては、上記内部電源ヒューズ情報デコード回路１３０
から出力されるビット情報に応じて設計狙い値どおりの
電圧レベルを生成するためのゲート制御電圧Ｖｒｆｖを
出力する内部電源制御回路５０と、この内部電源制御回
路５０からのゲート制御電圧Ｖｒｆｖに従い外部電源Ｖ
ＣＣを降圧して内部電源ＶＩＩへの変換を行う内部電源
発生回路６０とが設けられている。
いては、上記内部電源ヒューズ情報デコード回路１３０
から出力されるビット情報に応じて設計狙い値どおりの
電圧レベルを生成するためのゲート制御電圧Ｖｒｆｖを
出力する内部電源制御回路５０と、この内部電源制御回
路５０からのゲート制御電圧Ｖｒｆｖに従い外部電源Ｖ
ＣＣを降圧して内部電源ＶＩＩへの変換を行う内部電源
発生回路６０とが設けられている。
【０００７】上記のような回路構成では、降圧された内
部電源ＶIIの最終的な電圧レベルは、内部電源トリミン
グ用ヒューズ回路１２０、内部電源ヒューズ情報デコー
ド回路１３０、内部電源制御回路５０、および内部電源
発生回路６０により決定される。上記の内部電源の電圧
レベルを調整するための回路の例では、内部電源発生回
路６０内の外部電源降圧用トランジスタ６１はＮチャネ
ルタイプのトランジスタにより構成されているが、この
Ｎチャネルタイプのトランジスタに限定されるべきもの
ではない。この電源の降圧制御方法は、外部電源降圧用
トランジスタ６１のゲートの電位を調節することによ
り、外部電源ＶＣＣから内部電源ＶＩＩへの変換を行う
ようにしたものである。すなわち、図９の内部電源制御
回路５０における転送ゲート回路部５６内の複数の転送
ゲート０ａ〜４ａのいずれか一つを動作させて複数のレ
ベル調整抵抗５７の一つの接続点（ノード）を選択し、
出力ノード（ゲート制御電圧Ｖｒｆｖ）の電圧レベルを
調節することにより、上記の外部電源ＶＣＣから内部電
源ＶＩＩへの変換動作が可能となる。上記複数の転送ゲ
ートの各々は、Ｐチャネルタイプのトランジスタおよび
ＮチャネルタイプのトランジスタからなるＣＭＯＳトラ
ンジスタにより構成されている。ここで、Ｐチャネルタ
イプのトランジスタに記載されている矢印は、バックバ
イアスを示すものである。なお、図９の内部電源制御回
路５０の回路構成のさらなる詳細は、「発明の実施の形
態」の項にて後述することとする。
部電源ＶIIの最終的な電圧レベルは、内部電源トリミン
グ用ヒューズ回路１２０、内部電源ヒューズ情報デコー
ド回路１３０、内部電源制御回路５０、および内部電源
発生回路６０により決定される。上記の内部電源の電圧
レベルを調整するための回路の例では、内部電源発生回
路６０内の外部電源降圧用トランジスタ６１はＮチャネ
ルタイプのトランジスタにより構成されているが、この
Ｎチャネルタイプのトランジスタに限定されるべきもの
ではない。この電源の降圧制御方法は、外部電源降圧用
トランジスタ６１のゲートの電位を調節することによ
り、外部電源ＶＣＣから内部電源ＶＩＩへの変換を行う
ようにしたものである。すなわち、図９の内部電源制御
回路５０における転送ゲート回路部５６内の複数の転送
ゲート０ａ〜４ａのいずれか一つを動作させて複数のレ
ベル調整抵抗５７の一つの接続点（ノード）を選択し、
出力ノード（ゲート制御電圧Ｖｒｆｖ）の電圧レベルを
調節することにより、上記の外部電源ＶＣＣから内部電
源ＶＩＩへの変換動作が可能となる。上記複数の転送ゲ
ートの各々は、Ｐチャネルタイプのトランジスタおよび
ＮチャネルタイプのトランジスタからなるＣＭＯＳトラ
ンジスタにより構成されている。ここで、Ｐチャネルタ
イプのトランジスタに記載されている矢印は、バックバ
イアスを示すものである。なお、図９の内部電源制御回
路５０の回路構成のさらなる詳細は、「発明の実施の形
態」の項にて後述することとする。
【０００８】上記のゲート制御電圧Ｖｒｆｖの電圧レベ
ルは、そもそも図９の内部電源制御回路５０によって決
定されるものである。しかしながら、チップ作製時のプ
ロセス変動などといったような思わしくない状況の下で
製品が作り出されると、図７に示したように、大抵の場
合は狙いとしていた電圧レベルの内部電源ＶＩＩ、すな
わち、必要なレベルのゲート制御電圧Ｖｒｆｖを出力す
ることができなくなってしまうことになる。
ルは、そもそも図９の内部電源制御回路５０によって決
定されるものである。しかしながら、チップ作製時のプ
ロセス変動などといったような思わしくない状況の下で
製品が作り出されると、図７に示したように、大抵の場
合は狙いとしていた電圧レベルの内部電源ＶＩＩ、すな
わち、必要なレベルのゲート制御電圧Ｖｒｆｖを出力す
ることができなくなってしまうことになる。
【０００９】このため、図８および図９に示す従来例に
おいては、上記プロセスが完了した後に内部電源ＶＩＩ
の電圧レベルの正確な調整が行えるように、内部電源ト
リミング用ヒューズ回路１２０および内部電源ヒューズ
情報デコード回路１３０が設けられている。上記の従来
例は、内部電源制御回路５０内のレベル調整抵抗５７の
抵抗値を調節することによりゲート制御電圧Ｖｒｆｖの
電圧レベルを狙いどおりの値に合わせ込むことが可能と
なるタイプであり、図８の内部電源トリミング用ヒュー
ズ回路１２０内の複数のヒューズ（例えば、３対のヒュ
ーズ）Ｆの切断状態に関するヒューズ情報は、３つの内
部電源トリミング用ヒューズ回路出力信号ｒｆｆ０ｘ〜
ｒｆｆ２ｘの形式で、レベル変換回路部２００〜２２０
を介して内部電源ヒューズ情報デコード回路１３０内の
３つのヒューズ情報デコード用インバータ３００〜３２
０にそれぞれ入力される。この内部電源ヒューズ情報デ
コード回路１３０内のヒューズ情報パターン生成用ＮＡ
ＮＤゲート３３０〜３３４では、ヒューズ情報デコード
用インバータ３００〜３２０の入力信号（非反転信号）
および出力信号（反転信号）に基づいて上記ヒューズ情
報がデコードされ、ヒューズ情報パターン生成用インバ
ータ３４０〜３４４を介して、内部電源の電圧レベルに
関連する二進数のビット情報（デコード信号ｆｌｔ０ｘ
〜ｆｌｔ４ｘ、およびｆｌｔ０ｚ〜ｆｌｔ４ｚ）が出力
される。すなわち、上記ヒューズ情報をデコードした結
果をもとに図９の内部電源制御回路５０の複数の転送ゲ
ート０ａ〜４ａのいずれか一つを動作させてレベル調整
抵抗５７の抵抗値を調整することにより、任意のレベル
のゲート制御電圧Ｖｒｆｖを発生させることが可能とな
る。なお、ここでは、内部電源トリミング用ヒューズ回
路１２０および内部電源ヒューズ情報デコード回路１３
０は、インバータやＮＡＮＤゲートによって構成されて
いるが、これに限定されるべきものではない。
おいては、上記プロセスが完了した後に内部電源ＶＩＩ
の電圧レベルの正確な調整が行えるように、内部電源ト
リミング用ヒューズ回路１２０および内部電源ヒューズ
情報デコード回路１３０が設けられている。上記の従来
例は、内部電源制御回路５０内のレベル調整抵抗５７の
抵抗値を調節することによりゲート制御電圧Ｖｒｆｖの
電圧レベルを狙いどおりの値に合わせ込むことが可能と
なるタイプであり、図８の内部電源トリミング用ヒュー
ズ回路１２０内の複数のヒューズ（例えば、３対のヒュ
ーズ）Ｆの切断状態に関するヒューズ情報は、３つの内
部電源トリミング用ヒューズ回路出力信号ｒｆｆ０ｘ〜
ｒｆｆ２ｘの形式で、レベル変換回路部２００〜２２０
を介して内部電源ヒューズ情報デコード回路１３０内の
３つのヒューズ情報デコード用インバータ３００〜３２
０にそれぞれ入力される。この内部電源ヒューズ情報デ
コード回路１３０内のヒューズ情報パターン生成用ＮＡ
ＮＤゲート３３０〜３３４では、ヒューズ情報デコード
用インバータ３００〜３２０の入力信号（非反転信号）
および出力信号（反転信号）に基づいて上記ヒューズ情
報がデコードされ、ヒューズ情報パターン生成用インバ
ータ３４０〜３４４を介して、内部電源の電圧レベルに
関連する二進数のビット情報（デコード信号ｆｌｔ０ｘ
〜ｆｌｔ４ｘ、およびｆｌｔ０ｚ〜ｆｌｔ４ｚ）が出力
される。すなわち、上記ヒューズ情報をデコードした結
果をもとに図９の内部電源制御回路５０の複数の転送ゲ
ート０ａ〜４ａのいずれか一つを動作させてレベル調整
抵抗５７の抵抗値を調整することにより、任意のレベル
のゲート制御電圧Ｖｒｆｖを発生させることが可能とな
る。なお、ここでは、内部電源トリミング用ヒューズ回
路１２０および内部電源ヒューズ情報デコード回路１３
０は、インバータやＮＡＮＤゲートによって構成されて
いるが、これに限定されるべきものではない。
【００１０】上記の従来例の場合は、図９の右部に示す
ような５つのビット情報のパターンにより内部電源制御
回路５０内のレベル調整抵抗５７を選択することによっ
て、内部電源の電圧レベルのトリミングをすることがで
きるようになっている。内部電源の電圧レベルの設計狙
い値（default ）はその中心値であり、デコード信号ｆ
ｌｔ２ｘ、ｆｌｔ２ｚの出力レベルがそれぞれ“Ｌ（lo
w ）”、“Ｈ（high)”となって転送ゲート２ａが選択
されたケースが、内部電源の電圧レベルが上記設計狙い
値になるように調整された場合に相当する。
ような５つのビット情報のパターンにより内部電源制御
回路５０内のレベル調整抵抗５７を選択することによっ
て、内部電源の電圧レベルのトリミングをすることがで
きるようになっている。内部電源の電圧レベルの設計狙
い値（default ）はその中心値であり、デコード信号ｆ
ｌｔ２ｘ、ｆｌｔ２ｚの出力レベルがそれぞれ“Ｌ（lo
w ）”、“Ｈ（high)”となって転送ゲート２ａが選択
されたケースが、内部電源の電圧レベルが上記設計狙い
値になるように調整された場合に相当する。
【００１１】さらに、上記の設計狙い値から上下２ポイ
ントずつ設定され得る電源電圧レベルが、レベル調整抵
抗５７の選択によるトリミング可能範囲となっている。
すなわち、図７に示したように、チップ作製時のプロセ
スのばらつき等により内部電源ＶＩＩの動作電圧Ｖｏが
動作電圧範囲よりも高くまたは低くなってしまった場合
に、それぞれの方向で２ポイントの電圧幅分だけ調節す
ることが可能となる。
ントずつ設定され得る電源電圧レベルが、レベル調整抵
抗５７の選択によるトリミング可能範囲となっている。
すなわち、図７に示したように、チップ作製時のプロセ
スのばらつき等により内部電源ＶＩＩの動作電圧Ｖｏが
動作電圧範囲よりも高くまたは低くなってしまった場合
に、それぞれの方向で２ポイントの電圧幅分だけ調節す
ることが可能となる。
【００１２】内部電源トリミング用ヒューズ回路１２０
内の上部または下部のヒューズを選択的に切断した場合
に内部電源制御回路５０にて選択される転送ゲートを明
確にするために、従来の構成におけるヒューズ選択と出
力レベルとの関係を図１０に示す。前述の５つのビット
情報のパターンを選択するためには、少なくとも３ビッ
ト（２3 ＝８とおり）のビット情報を示すことが可能な
ヒューズ本数が必要となる。ここで、上記内部電源トリ
ミング用ヒューズ回路１２０は、３対のヒューズを使用
して３ビットの情報を表すことができるようになってい
る。ドレイン用電源（ここでは、外部電源ＶＣＣ）およ
びソース用電源（ここでは、アース用電源ＶＳＳ）に接
続された１対のヒューズの上部のヒューズまたは下部の
ヒューズのいずれか一方を切断することによって、内部
電源ヒューズ情報デコード回路１３０に対し、それぞれ
“０”または“１”であると識別させることができる。
内の上部または下部のヒューズを選択的に切断した場合
に内部電源制御回路５０にて選択される転送ゲートを明
確にするために、従来の構成におけるヒューズ選択と出
力レベルとの関係を図１０に示す。前述の５つのビット
情報のパターンを選択するためには、少なくとも３ビッ
ト（２3 ＝８とおり）のビット情報を示すことが可能な
ヒューズ本数が必要となる。ここで、上記内部電源トリ
ミング用ヒューズ回路１２０は、３対のヒューズを使用
して３ビットの情報を表すことができるようになってい
る。ドレイン用電源（ここでは、外部電源ＶＣＣ）およ
びソース用電源（ここでは、アース用電源ＶＳＳ）に接
続された１対のヒューズの上部のヒューズまたは下部の
ヒューズのいずれか一方を切断することによって、内部
電源ヒューズ情報デコード回路１３０に対し、それぞれ
“０”または“１”であると識別させることができる。
【００１３】上記の内部電源トリミング用ヒューズ回路
１２０では、上部のヒューズを切断すると、ノード♯ｋ
（ここでは、ｋ＝０〜２）がソース用電源の電圧レベル
（約０Ｖ）に設定され、かつ、レベル変換回路部２００
〜２２０によりノード♯ｋの電位がレベル変換されるの
で、内部電源トリミング用ヒューズ回路出力信号ｒｆｆ
＃ｘのレベルが“Ｈ”（ここでは、＃＝０〜２）となる
（ｒｆｆ＃ｘ＝“Ｈ”）。また一方で、下部のヒューズ
を切断すると、ノード♯ｋ（ここでは、ｋ＝０〜２）が
ドレイン用電源の電圧レベル（約Ｖｃｃ）に設定され、
かつ、レベル変換回路部２００〜２２０によりノード♯
ｋの電位がレベル変換されるので、内部電源トリミング
用ヒューズ回路出力信号ｒｆｆ＃ｘのレベルが“Ｌ”と
なる（ｒｆｆ＃ｘ＝“Ｌ”）。さらに、全てのノード♯
０〜♯２から送出される内部電源トリミング用ヒューズ
回路出力信号ｒｆｆ０ｘ〜ｒｆｆ２ｘを内部電源ヒュー
ズ情報デコード回路１３０にてデコードすることによ
り、内部電源制御回路５０にて使用されるレベル調整抵
抗５７の抵抗値が決定される。
１２０では、上部のヒューズを切断すると、ノード♯ｋ
（ここでは、ｋ＝０〜２）がソース用電源の電圧レベル
（約０Ｖ）に設定され、かつ、レベル変換回路部２００
〜２２０によりノード♯ｋの電位がレベル変換されるの
で、内部電源トリミング用ヒューズ回路出力信号ｒｆｆ
＃ｘのレベルが“Ｈ”（ここでは、＃＝０〜２）となる
（ｒｆｆ＃ｘ＝“Ｈ”）。また一方で、下部のヒューズ
を切断すると、ノード♯ｋ（ここでは、ｋ＝０〜２）が
ドレイン用電源の電圧レベル（約Ｖｃｃ）に設定され、
かつ、レベル変換回路部２００〜２２０によりノード♯
ｋの電位がレベル変換されるので、内部電源トリミング
用ヒューズ回路出力信号ｒｆｆ＃ｘのレベルが“Ｌ”と
なる（ｒｆｆ＃ｘ＝“Ｌ”）。さらに、全てのノード♯
０〜♯２から送出される内部電源トリミング用ヒューズ
回路出力信号ｒｆｆ０ｘ〜ｒｆｆ２ｘを内部電源ヒュー
ズ情報デコード回路１３０にてデコードすることによ
り、内部電源制御回路５０にて使用されるレベル調整抵
抗５７の抵抗値が決定される。
【００１４】図１０（図９）中の０ｘ、１ｘおよび２ｘ
は、内部電源トリミング用ヒューズ回路出力信号ｒｆｆ
＃ｘの＃ｘを表しているのと同時に、ヒューズ切断側の
全てのノード♯０〜♯２におけるヒューズの切断状態に
関するヒューズ情報を表している。すなわち、上記の０
ｘ、１ｘおよび２ｘは、図９の内部電源制御回路５０の
転送ゲート０ａ〜４ａのいずれか一つを動作させる複数
のヒューズ情報パターン生成用ＮＡＮＤゲートの各々の
３つの入力のレベルを示すものである。
は、内部電源トリミング用ヒューズ回路出力信号ｒｆｆ
＃ｘの＃ｘを表しているのと同時に、ヒューズ切断側の
全てのノード♯０〜♯２におけるヒューズの切断状態に
関するヒューズ情報を表している。すなわち、上記の０
ｘ、１ｘおよび２ｘは、図９の内部電源制御回路５０の
転送ゲート０ａ〜４ａのいずれか一つを動作させる複数
のヒューズ情報パターン生成用ＮＡＮＤゲートの各々の
３つの入力のレベルを示すものである。
【００１５】例えば、図１０に示すように、内部電源制
御回路５０（図９）内の一番上の第１番目の転送ゲート
０ａを選択的にオン状態（動作状態）にしたい場合は、
この転送ゲート０ａに接続されたヒューズ情報パターン
生成用ＮＡＮＤゲート３３０における０ｘ用のヒューズ
は“Ｌ”が選択されるように切断し、１ｘ用のヒューズ
も“Ｌ”が選択されるように切断し、２ｘ用のヒューズ
も“Ｌ”が選択されるように切断すればよいということ
になる。
御回路５０（図９）内の一番上の第１番目の転送ゲート
０ａを選択的にオン状態（動作状態）にしたい場合は、
この転送ゲート０ａに接続されたヒューズ情報パターン
生成用ＮＡＮＤゲート３３０における０ｘ用のヒューズ
は“Ｌ”が選択されるように切断し、１ｘ用のヒューズ
も“Ｌ”が選択されるように切断し、２ｘ用のヒューズ
も“Ｌ”が選択されるように切断すればよいということ
になる。
【００１６】また一方で、内部電源制御回路５０内の一
番下の第５番目の転送ゲート４ａを選択的にオン状態に
したい場合は、この転送ゲート４ａに接続されたヒュー
ズ情報パターン生成用ＮＡＮＤゲート３３４における０
ｘ用のヒューズは“Ｌ”が選択されるように切断し、１
ｘ用のヒューズも“Ｌ”が選択されるように切断し、２
ｘ用のヒューズのみ“Ｈ”が選択されるように切断すれ
ばよいということになる。
番下の第５番目の転送ゲート４ａを選択的にオン状態に
したい場合は、この転送ゲート４ａに接続されたヒュー
ズ情報パターン生成用ＮＡＮＤゲート３３４における０
ｘ用のヒューズは“Ｌ”が選択されるように切断し、１
ｘ用のヒューズも“Ｌ”が選択されるように切断し、２
ｘ用のヒューズのみ“Ｈ”が選択されるように切断すれ
ばよいということになる。
【００１７】
【発明が解決しようとする課題】しかしながら、上記の
従来の内部電源の電圧レベルを調整する機能を有する回
路においては、この電圧レベルをプロセス完了後に調整
するために内部電源トリミング用ヒューズ回路等のヒュ
ーズ回路を用いているため、次のような問題が存在す
る。
従来の内部電源の電圧レベルを調整する機能を有する回
路においては、この電圧レベルをプロセス完了後に調整
するために内部電源トリミング用ヒューズ回路等のヒュ
ーズ回路を用いているため、次のような問題が存在す
る。
【００１８】このヒューズ回路にはグローバックという
現象が生ずることがある。ここで、グローバックとは、
レーザ等を用いて一度切断したはずのヒューズが切断不
足で不完全な状態になったり、熱や電圧によるストレス
等により切断前の条件へ復帰しようとしたりする現象を
指して言う。すなわち、この現象は、電気的に説明する
と、ヒューズ切断後に高抵抗となるべき部分がグローバ
ックにより低抵抗に変化（ヒューズ切断不足の場合は最
初から低抵抗のままである）してしまうことをいう。
現象が生ずることがある。ここで、グローバックとは、
レーザ等を用いて一度切断したはずのヒューズが切断不
足で不完全な状態になったり、熱や電圧によるストレス
等により切断前の条件へ復帰しようとしたりする現象を
指して言う。すなわち、この現象は、電気的に説明する
と、ヒューズ切断後に高抵抗となるべき部分がグローバ
ックにより低抵抗に変化（ヒューズ切断不足の場合は最
初から低抵抗のままである）してしまうことをいう。
【００１９】前述の図８に示す内部電源トリミング用ヒ
ューズ回路の場合、内部電源の電圧レベルの設計狙い値
（default ）通りであった場合には、図１０に示すよう
に、０ｘ用のヒューズは“Ｌ”が選択されるように切断
し、１ｘ用のヒューズは“Ｈ”が選択されるように切断
し、２ｘ用のヒューズは“Ｌ”が選択されるように切断
すればよいということになる。すなわち、内部電源トリ
ミング用ヒューズ回路内のノード♯０〜♯２におけるヒ
ューズを、それぞれ“Ｌ”、“Ｈ”および“Ｌ”が出力
されるように切断すればよいことになる。このようなヒ
ューズ切断処理を行うことにより、内部電源制御回路５
０内のレベル調整抵抗５７の抵抗値を調節する中央の第
３番目の転送ゲート２ａが選択されるように回路動作が
なされる。
ューズ回路の場合、内部電源の電圧レベルの設計狙い値
（default ）通りであった場合には、図１０に示すよう
に、０ｘ用のヒューズは“Ｌ”が選択されるように切断
し、１ｘ用のヒューズは“Ｈ”が選択されるように切断
し、２ｘ用のヒューズは“Ｌ”が選択されるように切断
すればよいということになる。すなわち、内部電源トリ
ミング用ヒューズ回路内のノード♯０〜♯２におけるヒ
ューズを、それぞれ“Ｌ”、“Ｈ”および“Ｌ”が出力
されるように切断すればよいことになる。このようなヒ
ューズ切断処理を行うことにより、内部電源制御回路５
０内のレベル調整抵抗５７の抵抗値を調節する中央の第
３番目の転送ゲート２ａが選択されるように回路動作が
なされる。
【００２０】また一方で、チップ作製時のプロセスのば
らつき等の不具合が生じて内部電源ＶＩＩの電圧レベル
が設計狙い値より上下してしまった場合は、その他の４
つのヒューズの切断状態に対応するパターンによって任
意の値が得られるように調節してやればよい。ここで、
上記の内部電源トリミング用ヒューズ回路においてグロ
ーバックが生じてしまった場合の現象を考えてみること
とする。
らつき等の不具合が生じて内部電源ＶＩＩの電圧レベル
が設計狙い値より上下してしまった場合は、その他の４
つのヒューズの切断状態に対応するパターンによって任
意の値が得られるように調節してやればよい。ここで、
上記の内部電源トリミング用ヒューズ回路においてグロ
ーバックが生じてしまった場合の現象を考えてみること
とする。
【００２１】この内部電源トリミング用ヒューズ回路の
構成では、ヒューズが切断される前は内部電源トリミン
グ用ヒューズ回路出力信号ｒｆｆ＃ｘが“Ｌ”を出力す
るように設定されている。よって、プロセス完了直後に
選択されている内部電源制御回路５０内のレベル調整抵
抗５７の抵抗値は、一番上の第１番目の転送ゲート０ａ
に接続されているノードにより決定されることになる。
構成では、ヒューズが切断される前は内部電源トリミン
グ用ヒューズ回路出力信号ｒｆｆ＃ｘが“Ｌ”を出力す
るように設定されている。よって、プロセス完了直後に
選択されている内部電源制御回路５０内のレベル調整抵
抗５７の抵抗値は、一番上の第１番目の転送ゲート０ａ
に接続されているノードにより決定されることになる。
【００２２】さらに、内部電源ＶＩＩの電圧レベルを測
定した後、任意の値となるようにヒューズを切断するこ
とになるが、切断した全てのヒューズがグローバックし
てしまった場合、前述の第１番目の転送ゲート０ａに接
続されているノードが選択されてしまうことになる。こ
の場合は、なんらかの電位が転送ゲートを介して接続さ
れているため、それほど問題にはならない。
定した後、任意の値となるようにヒューズを切断するこ
とになるが、切断した全てのヒューズがグローバックし
てしまった場合、前述の第１番目の転送ゲート０ａに接
続されているノードが選択されてしまうことになる。こ
の場合は、なんらかの電位が転送ゲートを介して接続さ
れているため、それほど問題にはならない。
【００２３】しかしながら、ある一本のみまたはその一
部が不完全な切断状態になり、この不完全な切断状態に
よってでき上がったビット情報のパターンが上記５つの
ビット情報のパターン以外のものであった場合、すなわ
ち、図１０の下部に示すような現在使用されていない不
要なパターンが選択されてしまうと、全ての転送ゲート
がオフ状態（非動作状態）になり、内部電源トリミング
用ヒューズ回路１２０や内部電源ヒューズ情報デコード
回路１３０や内部電源制御回路５０を含む回路全体が不
定の状態に陥ることになる。それゆえに、上記回路が形
成された半導体チップが異常動作に至るという問題が生
じてしまう。
部が不完全な切断状態になり、この不完全な切断状態に
よってでき上がったビット情報のパターンが上記５つの
ビット情報のパターン以外のものであった場合、すなわ
ち、図１０の下部に示すような現在使用されていない不
要なパターンが選択されてしまうと、全ての転送ゲート
がオフ状態（非動作状態）になり、内部電源トリミング
用ヒューズ回路１２０や内部電源ヒューズ情報デコード
回路１３０や内部電源制御回路５０を含む回路全体が不
定の状態に陥ることになる。それゆえに、上記回路が形
成された半導体チップが異常動作に至るという問題が生
じてしまう。
【００２４】本発明は上記問題点に鑑みてなされたもの
であり、内部電源の電圧レベルを調整するためにヒュー
ズ回路内のヒューズを切断した後にグローバックが生じ
たりヒューズ切断が不完全な状態になったりするといっ
たような不具合が生じた場合でも、半導体チップ内部で
異常動作が行われるのを回避して安定動作を保証するこ
とを可能にするための半導体装置を提供することを目的
とするものである。
であり、内部電源の電圧レベルを調整するためにヒュー
ズ回路内のヒューズを切断した後にグローバックが生じ
たりヒューズ切断が不完全な状態になったりするといっ
たような不具合が生じた場合でも、半導体チップ内部で
異常動作が行われるのを回避して安定動作を保証するこ
とを可能にするための半導体装置を提供することを目的
とするものである。
【００２５】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。なお、これ以降、前述した
構成要素と同様のものについては、同一の参照番号を付
して表すこととする。上記問題点を解決するために、本
発明の半導体装置は、内部電源ＶＩＩの電圧レベルを調
整するための内部電源トリミング部１を有しており、こ
の内部電源トリミング部１は、上記内部電源の電圧レベ
ルを調整するために切断することが可能な複数のヒュー
ズを有する電源トリミング用ヒューズ群２と、この電源
トリミング用ヒューズ群２における複数のヒューズの切
断状態に応答したヒューズ情報（すなわち、内部電源ト
リミング用ヒューズ情報信号ｒｆｆ０〜ｒｆｆｎ）をデ
コードし、上記内部電源の上記調整された電圧レベルに
対応するビット情報を出力するヒューズ情報デコード部
３と、このヒューズ情報デコード部３から出力され、上
記内部電源の電圧レベルの調整に現在使用される上記ビ
ット情報（すなわち、ヒューズ情報デコード信号Ｓｄ１
〜Ｓｄｎ）のパターンの数が、上記複数のヒューズによ
り生成することが可能な上記ヒューズ情報のパターンの
最大数よりも少ない場合、上記の現在使用される上記ビ
ット情報のパターン以外の予備のヒューズパターン（す
なわち、不要パターン）を生成して上記内部電源の電圧
レベルの調整を行うための予備ヒューズパターン電圧レ
ベル調整部４とを備えている。
成を示すブロック図である。なお、これ以降、前述した
構成要素と同様のものについては、同一の参照番号を付
して表すこととする。上記問題点を解決するために、本
発明の半導体装置は、内部電源ＶＩＩの電圧レベルを調
整するための内部電源トリミング部１を有しており、こ
の内部電源トリミング部１は、上記内部電源の電圧レベ
ルを調整するために切断することが可能な複数のヒュー
ズを有する電源トリミング用ヒューズ群２と、この電源
トリミング用ヒューズ群２における複数のヒューズの切
断状態に応答したヒューズ情報（すなわち、内部電源ト
リミング用ヒューズ情報信号ｒｆｆ０〜ｒｆｆｎ）をデ
コードし、上記内部電源の上記調整された電圧レベルに
対応するビット情報を出力するヒューズ情報デコード部
３と、このヒューズ情報デコード部３から出力され、上
記内部電源の電圧レベルの調整に現在使用される上記ビ
ット情報（すなわち、ヒューズ情報デコード信号Ｓｄ１
〜Ｓｄｎ）のパターンの数が、上記複数のヒューズによ
り生成することが可能な上記ヒューズ情報のパターンの
最大数よりも少ない場合、上記の現在使用される上記ビ
ット情報のパターン以外の予備のヒューズパターン（す
なわち、不要パターン）を生成して上記内部電源の電圧
レベルの調整を行うための予備ヒューズパターン電圧レ
ベル調整部４とを備えている。
【００２６】これらの予備のヒューズパターンは、上記
の現在使用される上記ビット情報のパターンのいずれか
に該当するように上記内部電源の電圧レベルの調整をす
るために、予備ヒューズパターン電圧レベル調整用信号
Ｓｐ１〜Ｓｐｎを出力するように構成される。さらに、
図１においては、上記ヒューズ情報デコード部３により
生成されるヒューズ情報デコード信号Ｓｄ１〜Ｓｄｎ、
および、上記予備ヒューズパターン電圧レベル調整部４
により生成される予備ヒューズパターン電圧レベル調整
用信号Ｓｐ１〜Ｓｐｎに応じて設計狙い値どおりの電圧
レベルを生成するためのゲート制御電圧Ｖｒｆｖを出力
する内部電源制御部５と、この内部電源制御部５からの
ゲート制御電圧Ｖｒｆｖに従い外部電源ＶＣＣを降圧し
て内部電源ＶＩＩへの変換を行う内部電源発生部６とが
設けられている。上記の内部電源制御部５および内部電
源発生部６は、代表的に、従来の内部電源制御回路５０
（図９参照）および内部電源発生回路６０（図９参照）
によりそれぞれ構成され、本発明の構成要件をなすもの
ではない。
の現在使用される上記ビット情報のパターンのいずれか
に該当するように上記内部電源の電圧レベルの調整をす
るために、予備ヒューズパターン電圧レベル調整用信号
Ｓｐ１〜Ｓｐｎを出力するように構成される。さらに、
図１においては、上記ヒューズ情報デコード部３により
生成されるヒューズ情報デコード信号Ｓｄ１〜Ｓｄｎ、
および、上記予備ヒューズパターン電圧レベル調整部４
により生成される予備ヒューズパターン電圧レベル調整
用信号Ｓｐ１〜Ｓｐｎに応じて設計狙い値どおりの電圧
レベルを生成するためのゲート制御電圧Ｖｒｆｖを出力
する内部電源制御部５と、この内部電源制御部５からの
ゲート制御電圧Ｖｒｆｖに従い外部電源ＶＣＣを降圧し
て内部電源ＶＩＩへの変換を行う内部電源発生部６とが
設けられている。上記の内部電源制御部５および内部電
源発生部６は、代表的に、従来の内部電源制御回路５０
（図９参照）および内部電源発生回路６０（図９参照）
によりそれぞれ構成され、本発明の構成要件をなすもの
ではない。
【００２７】好ましくは、本発明の半導体装置におい
て、上記複数のヒューズを切断する前の状態では、上記
ヒューズ情報デコード部３により選択される上記内部電
源の電圧レベルが、上記の現在使用される上記ビット情
報のパターンにより調整可能な電圧レベルの範囲のほぼ
中央に設定されるようになっている。さらに、好ましく
は、本発明の半導体装置において、上記予備のヒューズ
パターンにより選択される上記内部電源の電圧レベル
が、上記の現在使用される上記ビット情報のパターンに
より調整可能な電圧レベルの範囲のほぼ中央に設定され
るようになっている。
て、上記複数のヒューズを切断する前の状態では、上記
ヒューズ情報デコード部３により選択される上記内部電
源の電圧レベルが、上記の現在使用される上記ビット情
報のパターンにより調整可能な電圧レベルの範囲のほぼ
中央に設定されるようになっている。さらに、好ましく
は、本発明の半導体装置において、上記予備のヒューズ
パターンにより選択される上記内部電源の電圧レベル
が、上記の現在使用される上記ビット情報のパターンに
より調整可能な電圧レベルの範囲のほぼ中央に設定され
るようになっている。
【００２８】さらに、好ましくは、本発明の半導体装置
において、上記予備のヒューズパターンにより選択され
る上記内部電源の電圧レベルが、上記複数のヒューズを
切断する前に選択される上記内部電源の電圧レベルにほ
ぼ等しくなるようになっている。また一方で、本発明の
半導体装置は、内部電源の電圧レベルを調整するための
内部電源トリミング部１を有しており、この内部電源ト
リミング部１は、上記内部電源の電圧レベルを調整する
ために切断することが可能な複数のヒューズを有する電
源トリミング用ヒューズ群２と、この電源トリミング用
ヒューズ群２における上記複数のヒューズの切断状態に
応答したヒューズ情報をデコードし、上記内部電源の上
記調整された電圧レベルに対応するビット情報を出力す
るヒューズ情報デコード部３と、上記ビット情報のパタ
ーンの数が、上記複数のヒューズにより生成することが
可能な上記ヒューズ情報のパターンの最大数よりも少な
い場合において、上記電源トリミング用ヒューズ群２か
ら出力されたヒューズ情報が上記ビット情報のパターン
のいずれにも一致しないときに、上記ヒューズ情報を受
け、上記ビット情報のパターンの一つに対応したビット
情報を出力する予備ヒューズパターン電圧レベル調整部
４とを備えている。
において、上記予備のヒューズパターンにより選択され
る上記内部電源の電圧レベルが、上記複数のヒューズを
切断する前に選択される上記内部電源の電圧レベルにほ
ぼ等しくなるようになっている。また一方で、本発明の
半導体装置は、内部電源の電圧レベルを調整するための
内部電源トリミング部１を有しており、この内部電源ト
リミング部１は、上記内部電源の電圧レベルを調整する
ために切断することが可能な複数のヒューズを有する電
源トリミング用ヒューズ群２と、この電源トリミング用
ヒューズ群２における上記複数のヒューズの切断状態に
応答したヒューズ情報をデコードし、上記内部電源の上
記調整された電圧レベルに対応するビット情報を出力す
るヒューズ情報デコード部３と、上記ビット情報のパタ
ーンの数が、上記複数のヒューズにより生成することが
可能な上記ヒューズ情報のパターンの最大数よりも少な
い場合において、上記電源トリミング用ヒューズ群２か
ら出力されたヒューズ情報が上記ビット情報のパターン
のいずれにも一致しないときに、上記ヒューズ情報を受
け、上記ビット情報のパターンの一つに対応したビット
情報を出力する予備ヒューズパターン電圧レベル調整部
４とを備えている。
【００２９】本発明の半導体装置によれば、電源トリミ
ング用ヒューズ群２におけるヒューズ回路内の複数のヒ
ューズの少なくとも一部を切断した後にグローバックが
生じ、現在使用されていない予備のビット情報のパター
ンが選択されてしまった場合でも、ヒューズ情報をデコ
ードする方式に工夫を施し、内部電源制御部５内のいず
れかの転送ゲートが必ずオン状態になるように予備パタ
ーン電圧レベル調整部４にてフィードバックをかけてい
るので、回路全体の安定な動作状態が確保され半導体チ
ップが異常動作を起こすのを回避することが可能にな
る。
ング用ヒューズ群２におけるヒューズ回路内の複数のヒ
ューズの少なくとも一部を切断した後にグローバックが
生じ、現在使用されていない予備のビット情報のパター
ンが選択されてしまった場合でも、ヒューズ情報をデコ
ードする方式に工夫を施し、内部電源制御部５内のいず
れかの転送ゲートが必ずオン状態になるように予備パタ
ーン電圧レベル調整部４にてフィードバックをかけてい
るので、回路全体の安定な動作状態が確保され半導体チ
ップが異常動作を起こすのを回避することが可能にな
る。
【００３０】さらに、本発明の半導体装置によれば、予
備のビット情報のパターンにより選択される内部電源の
電圧レベルが、現在使用されているビット情報のパター
ンの電圧レベルのいずれか該当するように（例えば、現
在使用されているビット情報のパターンにより調整可能
な電圧レベルの範囲のほぼ中央に設定されるように）調
整されるようにしているので、ヒューズを切断した後に
グローバックが生じた場合でも、内部電源の電圧レベル
が設計狙い値から大きくずれることはなくなり、回路全
体の安定な動作状態が確保される。
備のビット情報のパターンにより選択される内部電源の
電圧レベルが、現在使用されているビット情報のパター
ンの電圧レベルのいずれか該当するように（例えば、現
在使用されているビット情報のパターンにより調整可能
な電圧レベルの範囲のほぼ中央に設定されるように）調
整されるようにしているので、ヒューズを切断した後に
グローバックが生じた場合でも、内部電源の電圧レベル
が設計狙い値から大きくずれることはなくなり、回路全
体の安定な動作状態が確保される。
【００３１】
【発明の実施の形態】以下、添付図面（図２〜図６）を
参照しながら本発明の好ましい実施の形態（以下、実施
例とよぶこととする）を説明することとする。図２およ
び図３は、それぞれ、本発明の実施例を示す回路ブロッ
ク図のその１およびその２である。ただし、ここでも、
前述の図８および図９の場合と同じように、半導体装置
の構成を簡略化して示すこととする。
参照しながら本発明の好ましい実施の形態（以下、実施
例とよぶこととする）を説明することとする。図２およ
び図３は、それぞれ、本発明の実施例を示す回路ブロッ
ク図のその１およびその２である。ただし、ここでも、
前述の図８および図９の場合と同じように、半導体装置
の構成を簡略化して示すこととする。
【００３２】図２に示す実施例においては、内部電源Ｖ
ＩＩの電圧レベルを調整する（すなわち、電圧レベルの
変動を補償する）ために切断することが可能な複数のヒ
ューズを配置してなる電源トリミング用ヒューズ群２
（図１）として、各々が切断可能な複数のヒューズＦが
設けられた内部電源トリミング用ヒューズ回路１２が設
けられている。
ＩＩの電圧レベルを調整する（すなわち、電圧レベルの
変動を補償する）ために切断することが可能な複数のヒ
ューズを配置してなる電源トリミング用ヒューズ群２
（図１）として、各々が切断可能な複数のヒューズＦが
設けられた内部電源トリミング用ヒューズ回路１２が設
けられている。
【００３３】この内部電源トリミング用ヒューズ回路１
２は、複数のヒューズＦのノード♯０〜♯２の電圧レベ
ルを二進数の出力レベルに変換して対応する内部電源ト
リミング用ヒューズ回路出力信号ｒｆｆ０ｘ〜ｒｆｆ２
ｘを生成するための複数のインバータからなるレベル変
換回路部２０〜２２を備えている。ここで、上記内部電
源トリミング用ヒューズ回路１２は、３対のヒューズを
使用して３ビットの情報を表すことができるようになっ
ている。ドレイン用電源（ここでは、外部電源ＶＣＣ）
およびソース用電源（ここでは、アース用電源ＶＳＳ）
に接続された１対のヒューズの上部のヒューズまたは下
部のヒューズのいずれか一方を切断することによって、
内部電源ヒューズ情報デコード回路１３に対し、それぞ
れ“０”または“１”であると識別させることができ
る。
２は、複数のヒューズＦのノード♯０〜♯２の電圧レベ
ルを二進数の出力レベルに変換して対応する内部電源ト
リミング用ヒューズ回路出力信号ｒｆｆ０ｘ〜ｒｆｆ２
ｘを生成するための複数のインバータからなるレベル変
換回路部２０〜２２を備えている。ここで、上記内部電
源トリミング用ヒューズ回路１２は、３対のヒューズを
使用して３ビットの情報を表すことができるようになっ
ている。ドレイン用電源（ここでは、外部電源ＶＣＣ）
およびソース用電源（ここでは、アース用電源ＶＳＳ）
に接続された１対のヒューズの上部のヒューズまたは下
部のヒューズのいずれか一方を切断することによって、
内部電源ヒューズ情報デコード回路１３に対し、それぞ
れ“０”または“１”であると識別させることができ
る。
【００３４】さらに、図２において、本発明のヒューズ
情報デコード部３（図１）として、上記の内部電源トリ
ミング用ヒューズ回路１２から出力される３つの内部電
源トリミング用ヒューズ回路出力信号ｒｆｆ０ｘ〜ｒｆ
ｆ２ｘに基づいてヒューズの切断状態に関するヒューズ
情報をデコードし、上記内部電源の電圧レベルに関連す
るビット情報のパターンに変換する内部電源ヒューズ情
報デコード回路１３が設けられている。さらにまた、本
発明の予備ヒューズパターン電圧レベル調整部４とし
て、現在使用されているビット情報のパターン以外の予
備のヒューズパターン（すなわち、不要なパターン）を
生成して内部電源制御回路５０（図３）に入力するため
の不要パターン選択回路部４０および不要パターン生成
用インバータ４１が、上記内部電源ヒューズ情報デコー
ド回路１３の内部に設けられている。
情報デコード部３（図１）として、上記の内部電源トリ
ミング用ヒューズ回路１２から出力される３つの内部電
源トリミング用ヒューズ回路出力信号ｒｆｆ０ｘ〜ｒｆ
ｆ２ｘに基づいてヒューズの切断状態に関するヒューズ
情報をデコードし、上記内部電源の電圧レベルに関連す
るビット情報のパターンに変換する内部電源ヒューズ情
報デコード回路１３が設けられている。さらにまた、本
発明の予備ヒューズパターン電圧レベル調整部４とし
て、現在使用されているビット情報のパターン以外の予
備のヒューズパターン（すなわち、不要なパターン）を
生成して内部電源制御回路５０（図３）に入力するため
の不要パターン選択回路部４０および不要パターン生成
用インバータ４１が、上記内部電源ヒューズ情報デコー
ド回路１３の内部に設けられている。
【００３５】さらに詳しく説明すると、上記内部電源ヒ
ューズ情報デコード回路１３は、３つの内部電源トリミ
ング用ヒューズ回路出力信号ｒｆｆ０ｘ〜ｒｆｆ２ｘの
レベルを変換するヒューズ情報デコード用インバータ３
０，３１と、上記内部電源トリミング用ヒューズ回路出
力信号ｒｆｆ０ｘ〜ｒｆｆ２ｘと上記ヒューズ情報デコ
ード用インバータ３０，３１からの出力信号に基づい
て、ヒューズ情報に対応する複数のビット情報のパター
ン（デコード信号ｆｌｔ０ｘ〜ｆｌｔ４ｘ、およびｆｌ
ｔ０ｚ〜ｆｌｔ４ｚ）を生成するヒューズ情報パターン
生成用ＮＡＮＤゲート３２〜３５と、これらのヒューズ
情報パターン生成用ＮＡＮＤゲート３２〜３５からの出
力信号をそれぞれ反転して内部電源制御回路５０に供給
する４つのヒューズ情報パターン生成用インバータ３６
〜３９とを備えている。
ューズ情報デコード回路１３は、３つの内部電源トリミ
ング用ヒューズ回路出力信号ｒｆｆ０ｘ〜ｒｆｆ２ｘの
レベルを変換するヒューズ情報デコード用インバータ３
０，３１と、上記内部電源トリミング用ヒューズ回路出
力信号ｒｆｆ０ｘ〜ｒｆｆ２ｘと上記ヒューズ情報デコ
ード用インバータ３０，３１からの出力信号に基づい
て、ヒューズ情報に対応する複数のビット情報のパター
ン（デコード信号ｆｌｔ０ｘ〜ｆｌｔ４ｘ、およびｆｌ
ｔ０ｚ〜ｆｌｔ４ｚ）を生成するヒューズ情報パターン
生成用ＮＡＮＤゲート３２〜３５と、これらのヒューズ
情報パターン生成用ＮＡＮＤゲート３２〜３５からの出
力信号をそれぞれ反転して内部電源制御回路５０に供給
する４つのヒューズ情報パターン生成用インバータ３６
〜３９とを備えている。
【００３６】ここで、本発明の実施例においては、不要
パターン選択回路部４０と不要パターン生成用インバー
タ４１を内部電源ヒューズ情報デコード回路１３内に設
けている点に注意すべきである。この不要パターン選択
回路部４０を構成するＮＡＮＤゲートは、他のヒューズ
情報パターン生成用ＮＡＮＤゲート３２〜３５からのの
出力信号を当該ＮＡＮＤゲートの入力としてフィードバ
ックすることにより、現在使用されているビット情報の
パターン以外の予備のヒューズパターンが選択された場
合に、内部電源制御回路５０内の転送ゲート回路部５６
の転送ゲートのいずれかを選択するようになっている。
これにより、ヒューズを切断した後にグローバックが生
じ、現在使用されていない予備のヒューズパターンが選
択されてしまった場合でも、いずれかの転送ゲートが必
ずオン状態になるように不要パターン選択回路部４０が
動作するので、回路全体の安定な動作状態が確保され半
導体チップが異常動作を起こすのが回避される。
パターン選択回路部４０と不要パターン生成用インバー
タ４１を内部電源ヒューズ情報デコード回路１３内に設
けている点に注意すべきである。この不要パターン選択
回路部４０を構成するＮＡＮＤゲートは、他のヒューズ
情報パターン生成用ＮＡＮＤゲート３２〜３５からのの
出力信号を当該ＮＡＮＤゲートの入力としてフィードバ
ックすることにより、現在使用されているビット情報の
パターン以外の予備のヒューズパターンが選択された場
合に、内部電源制御回路５０内の転送ゲート回路部５６
の転送ゲートのいずれかを選択するようになっている。
これにより、ヒューズを切断した後にグローバックが生
じ、現在使用されていない予備のヒューズパターンが選
択されてしまった場合でも、いずれかの転送ゲートが必
ずオン状態になるように不要パターン選択回路部４０が
動作するので、回路全体の安定な動作状態が確保され半
導体チップが異常動作を起こすのが回避される。
【００３７】さらにまた、ヒューズを切断した後にグロ
ーバックが生じて現在使用されているビット情報のパタ
ーン以外の予備のヒューズパターンが選択された場合、
ヒューズ切断後のグローバックが生ずる前の電圧レベル
との誤差を考えると、図８および図９に示す従来例で
は、最大で選択される転送ゲート回路部５６の転送ゲー
トが４ａから０ａへ切り替わるといったようにレベル調
整抵抗５７の抵抗値が大きく変動してしまうのに対し、
図２および図３に示す実施例においては、転送ゲートが
４ａから２ａへまたは０ａから２ａへ切り替わるといっ
たように抵抗値の変動が半分になるため、グローバック
後の安定動作に寄与することとなる。
ーバックが生じて現在使用されているビット情報のパタ
ーン以外の予備のヒューズパターンが選択された場合、
ヒューズ切断後のグローバックが生ずる前の電圧レベル
との誤差を考えると、図８および図９に示す従来例で
は、最大で選択される転送ゲート回路部５６の転送ゲー
トが４ａから０ａへ切り替わるといったようにレベル調
整抵抗５７の抵抗値が大きく変動してしまうのに対し、
図２および図３に示す実施例においては、転送ゲートが
４ａから２ａへまたは０ａから２ａへ切り替わるといっ
たように抵抗値の変動が半分になるため、グローバック
後の安定動作に寄与することとなる。
【００３８】さらに、図３に示す実施例においては、前
述の図９の場合と同じように、上記内部電源ヒューズ情
報デコード回路１３から出力されるビット情報に応じて
設計狙い値どおりの電圧レベルを生成するためのゲート
制御電圧Ｖｒｆｖを出力する内部電源制御回路５０と、
この内部電源制御回路５０からのゲート制御電圧Ｖｒｆ
ｖに従い外部電源ＶＣＣを降圧して内部電源ＶＩＩへの
変換を行う内部電源発生回路６０とが設けられている。
述の図９の場合と同じように、上記内部電源ヒューズ情
報デコード回路１３から出力されるビット情報に応じて
設計狙い値どおりの電圧レベルを生成するためのゲート
制御電圧Ｖｒｆｖを出力する内部電源制御回路５０と、
この内部電源制御回路５０からのゲート制御電圧Ｖｒｆ
ｖに従い外部電源ＶＣＣを降圧して内部電源ＶＩＩへの
変換を行う内部電源発生回路６０とが設けられている。
【００３９】上記のような回路構成では、降圧された内
部電源ＶIIの最終的な電圧レベルは、内部電源トリミン
グ用ヒューズ回路１２、内部電源ヒューズ情報デコード
回路１３、不要パターン選択回路部４０、内部電源制御
回路５０、および内部電源発生回路６０により決定され
る。この内部電源発生回路６０による内部電源の降圧制
御方法は、外部電源降圧用トランジスタ６１のゲートの
電位を調節することにより、外部電源ＶＣＣから内部電
源ＶＩＩへの変換を行うようにしたものである。すなわ
ち、図３の内部電源制御回路５０における転送ゲート回
路部５６内の複数の転送ゲート０ａ〜４ａのいずれか一
つを動作させて複数のレベル調整抵抗５７の一つの接続
点を選択し、ゲート制御電圧Ｖｒｆｖの電圧レベルを調
節することにより、上記の外部電源ＶＣＣから内部電源
ＶＩＩへの変換動作が可能となる。
部電源ＶIIの最終的な電圧レベルは、内部電源トリミン
グ用ヒューズ回路１２、内部電源ヒューズ情報デコード
回路１３、不要パターン選択回路部４０、内部電源制御
回路５０、および内部電源発生回路６０により決定され
る。この内部電源発生回路６０による内部電源の降圧制
御方法は、外部電源降圧用トランジスタ６１のゲートの
電位を調節することにより、外部電源ＶＣＣから内部電
源ＶＩＩへの変換を行うようにしたものである。すなわ
ち、図３の内部電源制御回路５０における転送ゲート回
路部５６内の複数の転送ゲート０ａ〜４ａのいずれか一
つを動作させて複数のレベル調整抵抗５７の一つの接続
点を選択し、ゲート制御電圧Ｖｒｆｖの電圧レベルを調
節することにより、上記の外部電源ＶＣＣから内部電源
ＶＩＩへの変換動作が可能となる。
【００４０】さらに、図３に示す内部電源制御回路５０
においては、転送ゲート回路部５６およびレベル調整抵
抗５７に接続される内部電源電圧レベル調整回路５１〜
５３、内部電源制御電圧レベルクランプ用ダイオード５
４および電圧レベルクランプ用ダイオード５５が設けら
れている。上記の内部電源電圧レベル調整回路５１〜５
３は、内部電源ヒューズ情報デコード回路１３からのデ
コード信号ｆｌｔ０ｘ〜ｆｌｔ４ｘ、およびｆｌｔ０ｚ
〜ｆｌｔ４ｚにより決定されるレベル調整抵抗５７の抵
抗値により決定される内部電源の電圧レベルを精度良く
調整する機能を有している。さらに、内部電源制御電圧
レベルクランプ用ダイオード５４および電圧レベルクラ
ンプ用ダイオード５５は、電圧レベルの変動を抑制する
機能を有している。なお、上記の内部電源電圧レベル調
整回路５１〜５３、内部電源制御電圧レベルクランプ用
ダイオード５４および電圧レベルクランプ用ダイオード
５５は全てＰチャネルタイプのトランジスタにより構成
されているが、これらのＰチャネルタイプのトランジス
タに限定されるべきものではない。
においては、転送ゲート回路部５６およびレベル調整抵
抗５７に接続される内部電源電圧レベル調整回路５１〜
５３、内部電源制御電圧レベルクランプ用ダイオード５
４および電圧レベルクランプ用ダイオード５５が設けら
れている。上記の内部電源電圧レベル調整回路５１〜５
３は、内部電源ヒューズ情報デコード回路１３からのデ
コード信号ｆｌｔ０ｘ〜ｆｌｔ４ｘ、およびｆｌｔ０ｚ
〜ｆｌｔ４ｚにより決定されるレベル調整抵抗５７の抵
抗値により決定される内部電源の電圧レベルを精度良く
調整する機能を有している。さらに、内部電源制御電圧
レベルクランプ用ダイオード５４および電圧レベルクラ
ンプ用ダイオード５５は、電圧レベルの変動を抑制する
機能を有している。なお、上記の内部電源電圧レベル調
整回路５１〜５３、内部電源制御電圧レベルクランプ用
ダイオード５４および電圧レベルクランプ用ダイオード
５５は全てＰチャネルタイプのトランジスタにより構成
されているが、これらのＰチャネルタイプのトランジス
タに限定されるべきものではない。
【００４１】図４は、本発明の実施例が適用されるＤＲ
ＡＭ（ダイナミック・ランダムアクセスメモリ）の概略
的構成を示すブロック図であり、図５は、図４のＤＲＡ
Ｍの動作を説明するためのタイミングチャートである。
ただし、ここでは、シンクロナスＤＲＡＭからなる半導
体チップの各部に対し、本発明の構成要件を具備する内
部電源制御回路群６２を用いて内部電源を供給する場合
を代表して示すこととする。図４に示すシンクロナスＤ
ＲＡＭからなる半導体チップは、チップ内のメモリ領域
を構成するための複数のバンク（例えば、バンクＮｏ．
０、Ｎｏ．１）を有する２，０４８ビット×２，０４８
ビットのＤＲＡＭコア８と、このＤＲＡＭコア８に供給
すべき各種の制御信号（ローアドレス制御信号ＲＡＳ、
コラムアドレス信号ＣＡＳ、およびライトイネーブル信
号ＷＥ）を保持する制御信号ラッチ部７４と、シンクロ
ナスＤＲＡＭの動作モードを特定するためのモードレジ
スタ７５と、コラムアドレスをカウントしてデータをア
クセスするためのコラムアドレスカウンタ７６とを備え
ている。
ＡＭ（ダイナミック・ランダムアクセスメモリ）の概略
的構成を示すブロック図であり、図５は、図４のＤＲＡ
Ｍの動作を説明するためのタイミングチャートである。
ただし、ここでは、シンクロナスＤＲＡＭからなる半導
体チップの各部に対し、本発明の構成要件を具備する内
部電源制御回路群６２を用いて内部電源を供給する場合
を代表して示すこととする。図４に示すシンクロナスＤ
ＲＡＭからなる半導体チップは、チップ内のメモリ領域
を構成するための複数のバンク（例えば、バンクＮｏ．
０、Ｎｏ．１）を有する２，０４８ビット×２，０４８
ビットのＤＲＡＭコア８と、このＤＲＡＭコア８に供給
すべき各種の制御信号（ローアドレス制御信号ＲＡＳ、
コラムアドレス信号ＣＡＳ、およびライトイネーブル信
号ＷＥ）を保持する制御信号ラッチ部７４と、シンクロ
ナスＤＲＡＭの動作モードを特定するためのモードレジ
スタ７５と、コラムアドレスをカウントしてデータをア
クセスするためのコラムアドレスカウンタ７６とを備え
ている。
【００４２】さらに、図４に示す半導体チップは、クロ
ックイネーブル信号に基づき、シンクロナスＤＲＡＭを
動作させるための基準となるクロック信号ＣＬＫを保持
して他の回路部に供給するためのクロックバッファ７０
と、各種のコマンド信号（チップセレクト信号／ＣＳ、
ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセ
レクト信号／ＣＡＳ、およびライトイネーブル信号／Ｗ
Ｅ）をデコードして上記制御信号ラッチ部７４およびモ
ードレジスタ７５に供給するためのコマンドレジスタ７
１と、ローアドレスおよびコラムアドレスを含むメモリ
アドレス信号Ａ０〜Ａ１０およびバンクアドレス信号を
保持してモードレジスタ７５、コラムアドレスカウンタ
７６およびＤＲＡＭコア８に供給するためのアドレスバ
ッファ／レジスタおよびバンクセレクタ７２と、各種の
データＤＱ（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持して
ＤＲＡＭコア８のＩ／Ｏ部に供給するためのＩ／Ｏデー
タバッファ／レジスタ７３とを備えている。
ックイネーブル信号に基づき、シンクロナスＤＲＡＭを
動作させるための基準となるクロック信号ＣＬＫを保持
して他の回路部に供給するためのクロックバッファ７０
と、各種のコマンド信号（チップセレクト信号／ＣＳ、
ローアドレスセレクト信号／ＲＡＳ、コラムアドレスセ
レクト信号／ＣＡＳ、およびライトイネーブル信号／Ｗ
Ｅ）をデコードして上記制御信号ラッチ部７４およびモ
ードレジスタ７５に供給するためのコマンドレジスタ７
１と、ローアドレスおよびコラムアドレスを含むメモリ
アドレス信号Ａ０〜Ａ１０およびバンクアドレス信号を
保持してモードレジスタ７５、コラムアドレスカウンタ
７６およびＤＲＡＭコア８に供給するためのアドレスバ
ッファ／レジスタおよびバンクセレクタ７２と、各種の
データＤＱ（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持して
ＤＲＡＭコア８のＩ／Ｏ部に供給するためのＩ／Ｏデー
タバッファ／レジスタ７３とを備えている。
【００４３】図４に示す内部電源制御回路群６２は、本
発明の内部電源トリミング用ヒューズ回路１２、内部電
源ヒューズ情報デコード回路１３、不要パターン選択回
路部４０、内部電源制御回路５０および内部電源発生回
路６０をすべて含んでおり、ヒューズを切断した後にグ
ローバックが生じても半導体チップが異常動作を起こす
ことなく、上記のシンクロナスＤＲＡＭの全ての回路部
に安定な電圧レベルが保証された内部電源ＶＩＩを供給
することができる。
発明の内部電源トリミング用ヒューズ回路１２、内部電
源ヒューズ情報デコード回路１３、不要パターン選択回
路部４０、内部電源制御回路５０および内部電源発生回
路６０をすべて含んでおり、ヒューズを切断した後にグ
ローバックが生じても半導体チップが異常動作を起こす
ことなく、上記のシンクロナスＤＲＡＭの全ての回路部
に安定な電圧レベルが保証された内部電源ＶＩＩを供給
することができる。
【００４４】図５に示すタイミングチャートにおいて
は、（ａ）部のクロック信号ＣＬＫに同期して各種の制
御信号がＤＲＡＭコアに入力され（（ｂ）部に示す）、
このＤＲＡＭコア内のデータが読み出される。この場
合、まず初めに、ＤＲＡＭコア内のメモリマトリックス
のローアドレス（Row Address ）が選択され、所定の遅
れ時間ｔＲＣＤが経過した後にコラムアドレス（Column
Address）が選択されてデータ読み出し動作が開始され
る。ただし、この場合、データを誤りなく読み出すため
に、コラムアドレスカウンタ７６を用いて一定のコラム
アドレスカウント時間ｔＣＡＣが経過した後にデータ読
み出し動作を実行するようにしている。
は、（ａ）部のクロック信号ＣＬＫに同期して各種の制
御信号がＤＲＡＭコアに入力され（（ｂ）部に示す）、
このＤＲＡＭコア内のデータが読み出される。この場
合、まず初めに、ＤＲＡＭコア内のメモリマトリックス
のローアドレス（Row Address ）が選択され、所定の遅
れ時間ｔＲＣＤが経過した後にコラムアドレス（Column
Address）が選択されてデータ読み出し動作が開始され
る。ただし、この場合、データを誤りなく読み出すため
に、コラムアドレスカウンタ７６を用いて一定のコラム
アドレスカウント時間ｔＣＡＣが経過した後にデータ読
み出し動作を実行するようにしている。
【００４５】ここで、従来例のように（（ｃ）部に示
す）、ヒューズを切断した後にグローバックが生じて内
部電源の電圧レベルが大きく変動した場合、データＤＱ
の立ち上がり部分および立ち下がり部分のタイミングが
変動してデータアクセス時間ｔＡＣがきちんと設定され
ない、または誤動作に至るため、シンクロナスＤＲＡＭ
の安定動作が保証されなくなる。
す）、ヒューズを切断した後にグローバックが生じて内
部電源の電圧レベルが大きく変動した場合、データＤＱ
の立ち上がり部分および立ち下がり部分のタイミングが
変動してデータアクセス時間ｔＡＣがきちんと設定され
ない、または誤動作に至るため、シンクロナスＤＲＡＭ
の安定動作が保証されなくなる。
【００４６】これに対して、本発明の実施例では、ヒュ
ーズを切断した後にグローバックが生じても内部電源の
電圧レベルがビット情報のパターンにより調整可能な電
圧レベルの範囲内に収まっているので、データアクセス
時間ｔＡＣのばらつきは従来例よりも小さくなり、この
データアクセス時間ｔＡＣが正確に設定され、誤動作が
防止されてシンクロナスＤＲＡＭの安定動作が保証され
る（（ｄ）部に示す）。
ーズを切断した後にグローバックが生じても内部電源の
電圧レベルがビット情報のパターンにより調整可能な電
圧レベルの範囲内に収まっているので、データアクセス
時間ｔＡＣのばらつきは従来例よりも小さくなり、この
データアクセス時間ｔＡＣが正確に設定され、誤動作が
防止されてシンクロナスＤＲＡＭの安定動作が保証され
る（（ｄ）部に示す）。
【００４７】図６は、本発明の実施例におけるヒューズ
選択と出力レベルとの関係を示す図である。この図は、
図１０の従来例からは到底達成することができないよう
な本発明の実施例の有効な効果を明確にするために例示
されたものである。ここでは、図２に示すような内部電
源トリミング用ヒューズ回路１２内の上部または下部の
ヒューズを選択的に切断した場合に、図３の内部電源制
御回路５０にて選択される転送ゲート０ａ〜４ａが記載
されている。
選択と出力レベルとの関係を示す図である。この図は、
図１０の従来例からは到底達成することができないよう
な本発明の実施例の有効な効果を明確にするために例示
されたものである。ここでは、図２に示すような内部電
源トリミング用ヒューズ回路１２内の上部または下部の
ヒューズを選択的に切断した場合に、図３の内部電源制
御回路５０にて選択される転送ゲート０ａ〜４ａが記載
されている。
【００４８】図６から明らかなように、本発明の実施例
では、不要パターン選択回路部４０（図２）を内部電源
ヒューズ情報デコード回路１３（図２）内に設けること
によって、現在使用されているビット情報のパターン以
外の不要のパターンが選択された場合でも、転送ゲート
回路部５６（図３）の転送ゲートのいずれかを選択する
ようになっている。これにより、ヒューズを切断した後
にグローバックが生じ、現在使用されていない予備のヒ
ューズパターンが選択されてしまった場合でも、いずれ
かの転送ゲートが必ずオン状態になるように不要パター
ン選択回路部４０が動作するので、回路全体の安定な動
作状態が確保され半導体チップが異常動作を起こすのが
回避される。
では、不要パターン選択回路部４０（図２）を内部電源
ヒューズ情報デコード回路１３（図２）内に設けること
によって、現在使用されているビット情報のパターン以
外の不要のパターンが選択された場合でも、転送ゲート
回路部５６（図３）の転送ゲートのいずれかを選択する
ようになっている。これにより、ヒューズを切断した後
にグローバックが生じ、現在使用されていない予備のヒ
ューズパターンが選択されてしまった場合でも、いずれ
かの転送ゲートが必ずオン状態になるように不要パター
ン選択回路部４０が動作するので、回路全体の安定な動
作状態が確保され半導体チップが異常動作を起こすのが
回避される。
【００４９】図６（図３）中の０ｘ、１ｘおよび２ｘ
は、内部電源トリミング用ヒューズ回路出力信号ｒｆｆ
＃ｘの＃ｘを表しているのと同時に、ヒューズ切断側の
全てのノード♯０〜♯２におけるヒューズの切断状態に
関するヒューズ情報を表している。すなわち、上記の０
ｘ、１ｘおよび２ｘは、内部電源制御回路５０の転送ゲ
ート０ａ〜４ａのいずれか一つを動作させる複数のＮＡ
ＮＤゲートの各々の３つの入力のレベルを示すものであ
る。
は、内部電源トリミング用ヒューズ回路出力信号ｒｆｆ
＃ｘの＃ｘを表しているのと同時に、ヒューズ切断側の
全てのノード♯０〜♯２におけるヒューズの切断状態に
関するヒューズ情報を表している。すなわち、上記の０
ｘ、１ｘおよび２ｘは、内部電源制御回路５０の転送ゲ
ート０ａ〜４ａのいずれか一つを動作させる複数のＮＡ
ＮＤゲートの各々の３つの入力のレベルを示すものであ
る。
【００５０】例えば、図６に示すように、内部電源制御
回路５０内の一番上の第１番目の転送ゲート０ａを選択
的にオン状態にしたい場合は、この転送ゲート０ａに接
続されたヒューズ情報パターン生成用ＮＡＮＤゲート３
２における０ｘ用のヒューズは“Ｈ”が選択されるよう
に切断し、１ｘ用のヒューズも“Ｈ”が選択されるよう
に切断し、２ｘ用のヒューズも“Ｈ”が選択されるよう
に切断すればよいということになる。
回路５０内の一番上の第１番目の転送ゲート０ａを選択
的にオン状態にしたい場合は、この転送ゲート０ａに接
続されたヒューズ情報パターン生成用ＮＡＮＤゲート３
２における０ｘ用のヒューズは“Ｈ”が選択されるよう
に切断し、１ｘ用のヒューズも“Ｈ”が選択されるよう
に切断し、２ｘ用のヒューズも“Ｈ”が選択されるよう
に切断すればよいということになる。
【００５１】また一方で、内部電源制御回路５０内の一
番下の第５番目の転送ゲート４ａを選択的にオン状態に
したい場合は、この転送ゲート４ａに接続されたヒュー
ズ情報パターン生成用ＮＡＮＤゲート３５における０ｘ
用のヒューズは“Ｈ”が選択されるように切断し、１ｘ
用のヒューズは“Ｌ”が選択されるように切断し、２ｘ
用のヒューズは“Ｈ”が選択されるように切断すればよ
いということになる。
番下の第５番目の転送ゲート４ａを選択的にオン状態に
したい場合は、この転送ゲート４ａに接続されたヒュー
ズ情報パターン生成用ＮＡＮＤゲート３５における０ｘ
用のヒューズは“Ｈ”が選択されるように切断し、１ｘ
用のヒューズは“Ｌ”が選択されるように切断し、２ｘ
用のヒューズは“Ｈ”が選択されるように切断すればよ
いということになる。
【００５２】さらに、本発明の実施例では、現在使用さ
れているビット情報のパターン以外の不要のパターンが
選択された場合は、真ん中に位置する転送ゲート２ａが
選択されるようにし、現在使用されているビット情報の
パターンにより調整可能な電圧レベルの範囲のほぼ中央
に設定されるようにしている。
れているビット情報のパターン以外の不要のパターンが
選択された場合は、真ん中に位置する転送ゲート２ａが
選択されるようにし、現在使用されているビット情報の
パターンにより調整可能な電圧レベルの範囲のほぼ中央
に設定されるようにしている。
【００５３】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、第１に、ヒューズ回路内の複数のヒューズ
の少なくとも一部を切断した後にグローバックが生じ、
現在使用されていない予備のビット情報のパターンが選
択された場合でも、内部電源制御部内のいずれかの転送
ゲートが必ずオン状態になるようにフィードバックをか
けているので、回路の安定な動作状態が確保され半導体
チップが異常動作を起こすのを回避することが可能にな
る。
置によれば、第１に、ヒューズ回路内の複数のヒューズ
の少なくとも一部を切断した後にグローバックが生じ、
現在使用されていない予備のビット情報のパターンが選
択された場合でも、内部電源制御部内のいずれかの転送
ゲートが必ずオン状態になるようにフィードバックをか
けているので、回路の安定な動作状態が確保され半導体
チップが異常動作を起こすのを回避することが可能にな
る。
【００５４】さらに、本発明の半導体装置によれば、第
２に、上記複数のヒューズを切断する前の状態において
は、ヒューズ情報デコード部により選択される内部電源
の電圧レベルが、現在使用されているビット情報のパタ
ーンにより調整可能な電圧レベルの範囲のほぼ中央に設
定されるので、ヒューズを切断した後にグローバックが
生じて内部電源の電圧レベルが変動した場合でも、上記
電圧レベルが設計狙い値から大きく外れることはなくな
る。
２に、上記複数のヒューズを切断する前の状態において
は、ヒューズ情報デコード部により選択される内部電源
の電圧レベルが、現在使用されているビット情報のパタ
ーンにより調整可能な電圧レベルの範囲のほぼ中央に設
定されるので、ヒューズを切断した後にグローバックが
生じて内部電源の電圧レベルが変動した場合でも、上記
電圧レベルが設計狙い値から大きく外れることはなくな
る。
【００５５】さらにまた、本発明の半導体装置によれ
ば、第３に、予備のビット情報のパターンにより選択さ
れる内部電源の電圧レベルが、現在使用されているビッ
ト情報のパターンにより調整可能な電圧レベルの範囲の
ほぼ中央に設定されるように調整されるので、ヒューズ
を切断した後にグローバックが生じた場合でも、内部電
源の電圧レベルが設計狙い値から大きくずれることはな
くなり、回路の安定な動作状態が確保される。
ば、第３に、予備のビット情報のパターンにより選択さ
れる内部電源の電圧レベルが、現在使用されているビッ
ト情報のパターンにより調整可能な電圧レベルの範囲の
ほぼ中央に設定されるように調整されるので、ヒューズ
を切断した後にグローバックが生じた場合でも、内部電
源の電圧レベルが設計狙い値から大きくずれることはな
くなり、回路の安定な動作状態が確保される。
【００５６】さらにまた、本発明の半導体装置によれ
ば、第４に、予備のヒューズパターンにより選択される
内部電源の電圧レベルが、ヒューズを切断する前に選択
される内部電源の電圧レベルにほぼ等しくなるようにし
ているので、ヒューズ切断後のグローバックが生ずる前
の電圧レベルとの誤差が小さくなり、内部電源の電圧レ
ベルの変動が少なくなってグローバック後の回路の安定
動作が図れる。
ば、第４に、予備のヒューズパターンにより選択される
内部電源の電圧レベルが、ヒューズを切断する前に選択
される内部電源の電圧レベルにほぼ等しくなるようにし
ているので、ヒューズ切断後のグローバックが生ずる前
の電圧レベルとの誤差が小さくなり、内部電源の電圧レ
ベルの変動が少なくなってグローバック後の回路の安定
動作が図れる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の実施例を示す回路ブロック図（その
１）である。
１）である。
【図３】本発明の実施例を示す回路ブロック図（その
２）である。
２）である。
【図４】本発明の実施例が適用されるＤＲＡＭの概略的
構成を示すブロック図である。
構成を示すブロック図である。
【図５】図４のＤＲＡＭの動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図６】本発明の実施例におけるヒューズ選択と出力レ
ベルとの関係を示す図である。
ベルとの関係を示す図である。
【図７】外部電源の動作と内部電源の動作を示すグラフ
である。
である。
【図８】従来の半導体装置の内部電源電圧レベル調整の
様子を示す回路ブロック図（その１）である。
様子を示す回路ブロック図（その１）である。
【図９】従来の半導体装置の内部電源電圧レベル調整の
様子を示す回路ブロック図（その２）である。
様子を示す回路ブロック図（その２）である。
【図１０】従来の構成におけるヒューズ選択と出力レベ
ルとの関係を示す図である。
ルとの関係を示す図である。
１…内部電源トリミング部２…電源
トリミング用ヒューズ群３…ヒューズ
情報デコード部
４…予備ヒューズパターン電圧レベル調整部
５…内部電源制御部
６…内部電源発生部
８…ＤＲＡＭコア
１０…内部電源トリミング部
１２…内部電源トリミング用ヒューズ回路
１３…内部電源ヒューズ情報デコード回路
２０〜２２…レベル変換回路部
３０，３１…ヒューズ情報デコード用インバータ
３２〜３５…ヒューズ情報パターン生成用ＮＡＮＤゲー
ト ３６〜３９…ヒューズ情報パターン生成用インバータ ４０…不要パターン選択回路部 ４１…不要パターン生成用インバータ ５０…内部電源制御回路 ５１〜５３…内部電源電圧レベル調整回路 ５４…内部電源制御電圧レベルクランプ用ダイオード ５５…電圧レベルクランプ用ダイオード ５６…転送ゲート回路部 ５７…レベル調整抵抗 ６０…内部電源発生回路 ６１…外部電源降圧用トランジスタ ６２…内部電源制御回路群 ７０…クロックバッファ ７１…コマンドレジスタ ７２…アドレスバッファ／レジスタおよびバンクセレク
タ ７３…Ｉ／Ｏデータバッファ／レジスタ ７４…制御信号ラッチ部 ７５…モードレジスタ ７６…コラムアドレスカウンタ １２０…内部電源トリミング用ヒューズ回路 １３０…内部電源ヒューズ情報デコード回路 ２００〜２２０…レベル変換回路部 ３００〜３２０…ヒューズ情報デコード用インバータ ３３０〜３３４…ヒューズ情報パターン生成用ＮＡＮＤ
ゲート ３４０〜３４４…ヒューズ情報パターン生成用インバー
タ
ト ３６〜３９…ヒューズ情報パターン生成用インバータ ４０…不要パターン選択回路部 ４１…不要パターン生成用インバータ ５０…内部電源制御回路 ５１〜５３…内部電源電圧レベル調整回路 ５４…内部電源制御電圧レベルクランプ用ダイオード ５５…電圧レベルクランプ用ダイオード ５６…転送ゲート回路部 ５７…レベル調整抵抗 ６０…内部電源発生回路 ６１…外部電源降圧用トランジスタ ６２…内部電源制御回路群 ７０…クロックバッファ ７１…コマンドレジスタ ７２…アドレスバッファ／レジスタおよびバンクセレク
タ ７３…Ｉ／Ｏデータバッファ／レジスタ ７４…制御信号ラッチ部 ７５…モードレジスタ ７６…コラムアドレスカウンタ １２０…内部電源トリミング用ヒューズ回路 １３０…内部電源ヒューズ情報デコード回路 ２００〜２２０…レベル変換回路部 ３００〜３２０…ヒューズ情報デコード用インバータ ３３０〜３３４…ヒューズ情報パターン生成用ＮＡＮＤ
ゲート ３４０〜３４４…ヒューズ情報パターン生成用インバー
タ
Claims (9)
- 【請求項１】 制御電圧に応答した電圧の内部電源を出
力するための内部電源発生回路を有する半導体装置にお
いて、選択信号を出力するために、各々が切断されることが可
能なヒューズを有する複数のヒューズ回路と、 デコード信号に応答して、複数の選択すべき電圧のうち
の一つに対応する前記制御電圧を出力するための制御電
圧発生回路と、 前記デコード信号を出力するために前記選択信号をデコ
ードするデコード回路とを備え、 前記選択すべき電圧の数は、前記複数のヒューズ回路に
よって生成することが可能な前記選択信号のパターンの
最大数より少なく、 前記デコーダ回路は、前記選択信号のパターンの各々
が、前記複数の選択すべき電圧のいずれか一つに対応す
るように、前記デコーダ信号を出力す ることを特徴とす
る半導体装置。 - 【請求項２】 前記複数のヒューズ回路のヒューズが切
断されない場合、前記デコード回路は、前記複数の選択
すべき電圧の中で中間の電圧レベルを選択するためのデ
コード信号を出力する請求項１記載の半導体装置。 - 【請求項３】 前記デコーダ回路は、前記選択信号の複
数のパターンが、前記複数の選択すべき電圧のうち同一
の電圧に対応するようにデコード信号を出力する請求項
１記載の半導体装置。 - 【請求項４】 前記同一の電圧は、前記複数の選択すべ
き電圧の中で中央の電圧レベルである請求項３記載の半
導体装置。 - 【請求項５】 制御電圧に応答して内部電源を出力する
ための内部電源発生回路を有する半導体装置において、ｎビットの選択信号を出力するために、各々が切断され
ることが可能な一つのヒューズを有するｎ個のヒューズ
回路と、 デコード信号に応答して２ n 個より少ないｍ個の選択す
べき電圧の一つに対応する前記制御電圧を出力するため
の制御電圧発生回路と、 前記デコード信号を出力するために前記ｎビットの選択
信号をデコードするデ コード回路とを備え、 前記選択信号の２ n 個の情報の各々は、前記ｍ個の選択
すべき電圧の一つに対応す ることを特徴とする半導体装
置。 - 【請求項６】 前記デコード回路が、 各々が、前記デコード信号を出力するために前記選択信
号を受け取ってデコードする（ｍ−１）個のデコード用
ゲートを備え、ここで、該（ｍ−１）個のデコード用ゲ
ートの出力はそれぞれ、前記ｍ個の選択すべき電圧のう
ち（ｍ−１）個の電圧の一つに対応しており、 前記デコード回路は、さらに、 前記（ｍ−１）個のデコード用ゲートの出力を受け取る
ための他のデコード用ゲートを備え、 前記（ｍ−１）個のデコード用ゲートの全ての出力が不
活性状態のときに、前記他のデコード用ゲートは、前記
ｍ個の選択すべき電圧の残りの一つを選択するための前
記デコード信号を出力する請求項５記載の 半導体装置。 - 【請求項７】 前記半導体装置が、さらに、前記制御電
圧に応答して前記内部電源を出力するために外部電源に
接続される負荷用トランジスタを備える請求項５記載の
半導体装置。 - 【請求項８】 前記制御電圧発生回路が、 前記制御電圧と基準電圧とを比較して前記制御電圧の電
位を制御するための差動回路と、 前記デコード信号を受け取って、該デコード信号に応答
する前記ｍ個の選択すべき電圧の一つに対応する基準電
圧を出力するための基準電圧発生回路と を備える請求項
７記載の半導体装置。 - 【請求項９】 前記基準電圧発生回路が、互いに直列に接続され、かつ、ｍ個の中間のノードを有
する複数の抵抗と、 前記ｍ個の選択すべき電圧の一つを供給するための共通
のノードと、 各々が、該共通のノードと、前記ｍ個の中間のノードの
対応する一つのノードとの間に配置されるｍ個のスイッ
チとを備え、 該ｍ個のスイッチの一つが、前記デコード信号に応答し
てオン状態にな る請求項８記載の半導体装置。
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