KR100464945B1

KR100464945B1 - 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스

Info

Publication number: KR100464945B1
Application number: KR10-2000-0086539A
Authority: KR
Inventors: 이준근; 도창호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-30
Filing date: 2000-12-30
Publication date: 2005-01-05
Also published as: KR20020058434A

Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 레벨 트리밍 발생 장치(internal voltage level trimming generator)에 관한 것이며, 더 자세히는 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스에 관한 것이다. 본 발명은 웨이퍼 레벨은 물론 패키지 레벨에서도 전압레벨을 트리밍할 수 있도록 하는 내부전압 레벨 트리밍 장치의 퓨즈셋 박스를 제공하는데 그 목적이 있다. 본 발명은 내부전압 레벨 트리밍 장치의 퓨즈셋 박스에 있어서, 제1 제어신호에 제어 받는 제1 스위칭 소자와, 제2 제어신호에 제어 받는 제2 스위칭 소자와, 퓨즈를 구비하여 웨이퍼 레벨의 테스트 모드시 출력단을 제1 전원으로으로 구동하기 위한 제1 전류 경로; 상기 제1 제어신호에 제어 받는 제3 스위칭 소자와, 상기 제2 제어신호에 제어 받는 제4 스위칭 소자를 구비하여 패키지 레벨의 테스트 모드시 상기 출력단을 상기 제1 전원으로 구동하기 위한 제2 전류 경로; 및 제3 제어신호에 제어 받는 제5 스위칭 소자를 구비하여 제2 전원으로 상기 출력단을 구동하기 위한 제3 전류 경로를 구비하며, 상기 제1 제어신호는 퓨즈 정보의 예측을 통해 트리밍 레벨을 결정하기 위한 신호이며, 상기 제2 제어신호는 웨이퍼 레벨의 테스트 모드인지 패키지 레벨의 테스트 모드인지를 나타내기 위한 신호이며, 상기 제3 제어신호는 상기 퓨즈의 상태를 상기 출력단에 세팅하기 위한 신호인 것을 특징으로 한다.

Description

내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스{A fuse set box in internal voltage level trimming generator}

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 레벨 트리밍 발생 장치(internal voltage level trimming generator)에 관한 것이며, 더 자세히는 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스에 관한 것이다.

반도체 메모리는 공정 및 여러 가지 변수에 의해서 내부전압 레벨이 타겟 레벨에서 변경될 경우나 내부전압을 변경하고 싶은 경우에 새로운 타겟 레벨로 보정하기 위한 내부전압 레벨 트리밍 발생 장치를 구비하고 있다.

첨부된 도면 도 1은 일반적인 내부전압 레벨 트리밍 발생 장치의 블록 구성을 도시한 것이다.

내부전압 레벨 트리밍 발생 장치는 퓨즈 컷 여부에 대한 정보를 가진 퓨즈 제어신호를 발생시키기 위한 퓨즈 제어신호 발생기(10)와, 퓨즈 제어신호를 입력으로 하여 퓨즈 사용 전에 퓨즈 컷 상태를 미리 예측하고 퓨즈 정보를 출력하기 위한 퓨즈셋 박스(11)와, 퓨즈셋 박스(11)의 출력을 래치하고 정보를 전달하기 위한 래치 및 드라이버(12)와, 퓨즈 정보를 이용하여 디코딩을 수행하기 위한 디코더(13)와, 디코더 출력을 입력으로 하여 전압 레벨을 트리밍하기 위한 레벨 트리밍 발생기(14)로 구성된다.

첨부된 도면 도 2는 종래기술에 따른 퓨즈셋 박스부, 래치부 및 드라이버부의 상세 회로를 도시한 것이다.

우선, 퓨즈셋 박스부(20)는 공급전원(VDD)을 게이트 입력으로 하며접지단(VSS)에 연결된 NMOS 트랜지스터(MN1)와, NMOS 트랜지스터(MN1)와 퓨즈셋 박스부 출력단(N0) 사이에 접속되며 셋팅 신호(fuse_set)를 게이트 입력으로 하는 NMOS 트랜지스터(MN0)와, 공급전원(VDD)에 접속되며 퓨즈 제어신호(fuse_ctrl)를 게이트 입력으로 하는 PMOS 트랜지스터(MP0)와, PMOS 트랜지스터(MP0)와 퓨즈셋 박스부 출력단(N0) 사이에 접속된 퓨즈(25)를 구비한다.

그리고, 래치부(21)는 퓨즈셋 박스부 출력단(N0)에 접속된 인버터(INV1)와, 접지단(VSS)과 퓨즈셋 박스부 출력단(N0) 사이에 접속되며 인버터(INV1)의 출력을 게이트 입력으로 하는 피드백 NMOS 트랜지스터(MN2)를 구비한다.

또한, 드라이버부(22)는 래치부(21)의 출력을 반전시켜 퓨즈셋 출력신호(fout)로 출력하는 출력 인버터(INV0)를 구비한다.

여기서, 퓨즈 제어신호(fuse_ctrl)는 퓨즈(25)의 상태를 미리 예측하기 위한 통제신호이며, 셋팅 신호(fuse_set)는 퓨즈(25)의 상태를 퓨즈셋 박스 출력단(N0)에 셋팅하기 위한 펄스 신호이다.

한편, 퓨즈 제어신호fuse_ctrl)를 통해 퓨즈(25) 각각의 상황에 따른 전압 트리밍 레벨을 예측할 수 있다. 이 예측 결과를 가지고 실제로 각각의 퓨즈(25) 상태를 결정함므로써 전압레벨을 보정하게 된다. 이와 같은 동작은 웨이퍼(Wafer) 레벨의 테스트 모드(Test Mode) 상황 하에서 진행된다.

따라서, 종래에는 일단 메모리 칩에 대한 패키지(Package)가 진행되면 퓨즈(25)가 이미 일정한 상태로 유지되기 때문에 전압레벨을 트리밍하기가 불가능한 문제점이 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 특히 웨이퍼 레벨은 물론 패키지 레벨에서도 전압레벨을 트리밍할 수 있도록 하는 내부전압 레벨 트리밍 장치의 퓨즈셋 박스를 제공하는데 그 목적이 있다.

도 1은 일반적인 내부전압 레벨 트리밍 발생 장치의 블록 구성도.

도 2는 종래기술에 따른 퓨즈셋 박스부, 래치부 및 드라이버부의 상세 회로도.

도 3은 본 발명의 일 실시예에 따른 퓨즈셋 박스부, 래치부 및 드라이버부의 회로도.

* 도면의 주요 부분에 대한 부호의 설명

30 : 퓨즈셋 박스부

31 : 래치부

32 : 드라이버부

35 : 퓨즈

상기의 기술적 과제를 달성하기 위하여 본 발명은, 내부전압 레벨 트리밍 장치의 퓨즈셋 박스에 있어서, 제1 제어신호에 제어 받는 제1 스위칭 소자와, 제2 제어신호에 제어 받는 제2 스위칭 소자와, 퓨즈를 구비하여 웨이퍼 레벨의 테스트 모드시 출력단을 제1 전원으로으로 구동하기 위한 제1 전류 경로; 상기 제1 제어신호에 제어 받는 제3 스위칭 소자와, 상기 제2 제어신호에 제어 받는 제4 스위칭 소자를 구비하여 패키지 레벨의 테스트 모드시 상기 출력단을 상기 제1 전원으로 구동하기 위한 제2 전류 경로; 및 제3 제어신호에 제어 받는 제5 스위칭 소자를 구비하여 제2 전원으로 상기 출력단을 구동하기 위한 제3 전류 경로를 구비하며, 상기 제1 제어신호는 퓨즈 정보의 예측을 통해 트리밍 레벨을 결정하기 위한 신호이며, 상기 제2 제어신호는 웨이퍼 레벨의 테스트 모드인지 패키지 레벨의 테스트 모드인지를 나타내기 위한 신호이며, 상기 제3 제어신호는 상기 퓨즈의 상태를 상기 출력단에 세팅하기 위한 신호인 것을 특징으로 한다.

바람직하게, 상기 제1 및 제2 제어신호는 레벨 신호이며, 상기 제3 제어신호는 펄스 신호이다.

바람직하게, 상기 제1 전원은 공급전원이며, 상기 제2 전원은 접지전원이다.

바람직하게, 상기 제1 내지 제4 스위칭 소자는 PMOS 트랜지스터이며, 상기 제5 스위칭 소자는 NMOS 트랜지스터이며, 상기 퓨즈가 상기 제1 스위칭 소자와 제2 스위칭 소자 사이에 접속된다.

바람직하게, 상기 제2 스위칭 소자와 상기 제4 스위칭 소자는 반대 위상의 상기 제2 제어신호에 제어 받는다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 3은 본 발명의 일 실시예에 따른 퓨즈셋 박스부, 래치부 및 드라이버부의 회로도로서, 이하 이를 참조하여 설명한다.

우선, 퓨즈셋 박스부(20)는 공급전원(VDD)을 게이트 입력으로 하며 접지단(VSS)에 연결된 NMOS 트랜지스터(MN1)와, NMOS 트랜지스터(MN1)와 퓨즈셋 박스부 출력단(N0) 사이에 접속되며 셋팅 신호(fuse_set)를 게이트 입력으로 하는 NMOS 트랜지스터(MN0)와, 공급전원(VDD)에 접속되며 제1 퓨즈 제어신호(fuse_ctrl0)를 게이트 입력으로 하는 PMOS 트랜지스터(MP1)와, PMOS 트랜지스터(MP1)에 직렬로 연결된 퓨즈(35)와, 퓨즈(35)와 퓨즈셋 박스부 출력단(N0) 사이에 접속되며 제2 퓨즈 제어신호(fuse_ctrl1)를 게이트 입력으로 하는 PMOS 트랜지스터(MP2)와, 공급전원(VDD)에 접속되며 제1 퓨즈 제어신호(fuse_ctrl0)를 게이트 입력으로 하는 PMOS 트랜지스터(MP3)와, PMOS 트랜지스터(MP3)와 퓨즈셋 박스부 출력단(N0) 사이에 접속되며 인버터(INV3)를 통해 반전된 제2 퓨즈 제어신호(fuse_ctrl1)를 게이트 입력으로 하는 PMOS 트랜지스터(MP4)를 구비한다.

그리고, 래치부(31)는 퓨즈셋 박스부 출력단(N0)에 접속된 인버터(INV1)와, 접지단(VSS)과 퓨즈셋 박스부 출력단(N0) 사이에 접속되며 인버터(INV1)의 출력을 게이트 입력으로 하는 피드백 NMOS 트랜지스터(MN2)를 구비한다.

또한, 드라이버부(32)는 래치부(21)의 출력을 반전시켜 퓨즈셋 출력신호(fout)로 출력하는 출력 인버터(INV0)를 구비한다.

즉, 본 실시예에서는 래치부(31) 및 드라이버부(32)의 구성은 그대로 두면서 퓨즈셋 박스부(30)의 풀업 구동부에 가상의 퓨즈 정보를 제공하기 위한 구성을 추가하였다.

이하, 본 실시예에 따른 동작을 설명한다.

퓨즈셋 박스(30)에는 제1 퓨즈 제어신호(fuse_ctrl0) 및 제2 퓨즈 제어신호(fuse_ctrl1), 그리고 세팅 신호(fuse_set)가 입력된다.

제1 퓨즈 제어신호(fuse_ctrl0)는 퓨즈(35)의 상태를 미리 예측하기 위한 신호이며, 제2 퓨즈 제어신호(fuse_ctrl1)는 퓨즈 정보를 제공하는 경로와 가상의 퓨즈 정보를 제공하는 경로를 통제하기 위한 신호이며, 세팅 신호(fuse_set)는 앞에서 언급한 퓨즈(35)의 상태를 출력단에 세팅하기 위한 펄스 신호이다.

상기 3개의 제어 신호에 의해서 퓨즈셋 박스 출력단(N0)의 상태가 결정되는데, 이때의 상태와 동작을 간략하게 설명하기로 한다.

우선, 퓨즈가 끊어지지 않은 상태에서 퓨즈가 끊어진 상황을 예측하여 퓨즈셋 박스 출력단(N0)에 정보를 제공하는 방법으로 웨이퍼 레벨에서 유용하다. 이때, 제1 퓨즈 제어신호(fuse_ctrl0)는 논리 로우이고, 제2 퓨즈 제어신호(fuse_ctrl1)역시 논리 로우인 상태일 때, 세팅 신호(fuse_set)가 논리 로우에서 논리 하이로, 그리고 다시 논리 로우로 천이하는 펄스로 뜨게 된다. 그러면 퓨즈셋 박스 출력단(N0)의 상태는 세팅 신호(fuse_set)가 논리 하이인 상태에서 잠시 논리 로우인 상태를 유지한 이후에 세팅 신호(fuse_set)가 다시 논리 로우로 천이되면, 퓨즈셋 박스 출력단(N0)은 다시 논리 하이로 변한다. 즉, 퓨즈(35)가 끊어지지 않은 상태를 예측할 수 있다.

한편, 제1 퓨즈 제어신호(fuse_ctrl0)가 논리 하이이고 제2 퓨즈 제어신호(fuse_ctrl1)은 논리 로우인 상태에서 앞의 동작과 같이 세팅 신호(fuse_set)가 발생하면 퓨즈셋 박스 출력단(N0)은 논리 로우가 된다. 이처럼 퓨즈셋 박스 출력단(N0)이 논리 로우인 상태는 퓨즈(35)가 끊어진 상태를 의미한다.

이러한 동작들은 퓨즈(35)가 끊어지지 않은 상태와 끊어진 상태에 따라 제공되는 정보를 후단의 디코더에 전달시켜 전압레벨 트리밍 값들을 모니터링하여 원하는 타겟 레벨로 보정하기 위한 전단계라 할 수 있다. 상기와 같은 방식으로 다수의 퓨즈셋 박스(30)의 정보를 결정하여 퓨즈(35)의 상태를 결정하게 된다.

한편, 이러한 동작 진행은 웨치퍼 레벨에서 가능하며 이후의 패키지 레벨에서는 퓨즈(35)가 미리 특정한 상태로 고정되어 있기 때문에 레벨 트리밍이 불가능하게 된다. 따라서, 본 발명에서는 제2 퓨즈 제어신호(fuse_ctrl1)를 도입하였다. 제2 퓨즈 제어신호(fuse_ctrl1)는 테스트 모드(Test Mode) 상태에서 특정 어드레스 코딩에 의해 만들어진 것으로, 웨이퍼 레벨에서 레벨 트리밍을 원하면 논리 로우값을 가지고, 패키지 상태에서 레벨 트리밍을 원하면 출력신호가 논리 하이값을 가지도록 한다.

한편, 제1 퓨즈 제어신호(fuse_ctrl0) 역시 테스트 모드 상태에서 특정 어드레스 코딩에 의해서 만들어진 것으로, 퓨즈의 개수와 디코더에 의해서 제1 퓨즈 제어신호(fuse_ctrl0)의 개수가 결정된다. 예를 들면, 네가지의 레벨로 트리밍을 수행하는 경우, 필요한 퓨즈의 수는 2개이며, 이때 사용되는 제1 퓨즈 제어신호 역시 2개면 된다. 왜냐하면 2개의 퓨즈로 네가지의 경우의 수를 나타낼수 있기 때문이다. 그러므로, 제1 퓨즈 제어신호(fuse_ctrl0)가 퓨즈(35)을 통제하기 때문에 제1 퓨즈 제어신호(fuse_ctrl0)의 상태가 퓨즈(35)의 상태 정보를 포함하고 있다.

본 실시예에서는 제1 퓨즈 제어신호(fuse_ctrl0)가 논리 로우이면 퓨즈(35)가 끊어지지 않은 상태를 의미하고, 제1 퓨즈 제어신호(fuse_ctrl0)가 논리 하이이면 퓨즈(35)가 끊어진 상태를 의미한다.

이하, 패키지 상태에서의 퓨즈셋 박스(30)의 동작을 설명한다.

우선, 웨이퍼 레벨에서의 테스트 모드인지 아니면 패키지 상태에서의 테스트 모드인지를 나타내는 통제신호가 인에이블되어야 한다. 여기에서는 패키지 레벨의 테스트 모드이므로 통제신호인 제2 퓨즈 제어신호(fuse_ctrl1)이 논리 하이이면 된다. 그리고 특정 레벨의 트리밍을 나타내기 위해서 제1 퓨즈 제어신호(fuse_ctrl0)는 특정값을 갖는다. 그리고 세팅 신호(fuse_set)의 펄스가 발생하여 퓨즈셋 박스 출력단(N0)의 상태를 출력하게 된다.

예컨대, 제2 퓨즈 제어신호(fuse_ctrl1)는 패키지 상태의 테스트 모드이므로 논리 하이값을 가진다. 이때 퓨즈(35)가 끊어진 상태를 출력하고 싶으면 제1 퓨즈 제어신호(fuse_ctrl0)를 논리 하이로 입력하면 된다. 그리고 퓨즈값을 출력단(N0)에 세팅하기 위해서 세팅 신호(fuse_set)의 펄스를 발생시킨다. 그러면, 퓨즈셋 박스 출력단(N0)에 논리 로우가 출력되게 된다. PMOS 트랜지스터(PM4)가 턴온되고 PMOS 트랜지스터(MP3)가 턴오프 상태로 존재하기 때문에 퓨즈셋 박스 출력단(N0)의 상태는 플로팅 상태가 되지만, 세팅 신호(fuse_set)가 발생하여 논리 하이인 구간동안 플로팅된 퓨즈셋 박스 출력단(N0)에서 접지전원(VSS)으로 연결되는 경로가 형성되어 퓨즈셋 박스 출력단(N0)은 논리 로우인 값을 출력하게 되고 퓨즈(35)가 끊어진 상태를 나타낸다.

한편, 제1 퓨즈 제어신호(fuse_ctrl0)을 논리 로우로 입력하고 세팅 신호(fuse_set)의 펄스를 발생시키면 퓨즈셋 박스 출력단(N0)에 논리 하이가 출력되어 퓨즈(35)가 끊어진 상태를 나타내게 된다.

퓨즈셋 박스 출력단(N0)이 논리 하이값을 유지하는 상태에서 세팅 신호(fuse_set)의 펄스가 발생하면 펄스가 논리 하이인 구간에서 퓨즈셋 박스 출력단(N0)이 잠시 논리 로우로 천이되었다가 이후 펄스가 다시 논리 로우로 떨어지면 퓨즈셋 박스 출력단(N0)은 다시 논리 하이를 유지하게 된다.

이렇게 함으로써 퓨즈(35) 없이 퓨즈(35)의 상태를 판별할 수 있으며, 따라서, 패키지 레벨에서도 내부전압 레벨 트리밍이 가능하게 된다.

지금까지는 퓨즈셋 박스(30)의 동작만을 설명하였다. 퓨즈셋 박스 출력단(N0)에 인가된 신호는 래치부(31)에서 반전 래치되고 드라이버부(32)의 출력 인버터(INV0)를 통해 다시 반전되어 퓨즈셋 출력신호(fout)으로 후단의 디코더 단으로 전달된다.

상기와 같이 본 발명에서는 퓨즈의 상태에 따라 트리밍 레벨이 지정되는 경로와 퓨즈 상태와 별개로 전압 레벨을 트리밍할 수 있는 경로를 구분하여 사용함으로써 패키지 상태에서도 전압 레벨의 트리밍이 가능하도록 하였다.

전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 웨이퍼 레벨은 물론 패키지 레벨에서도 내부전압 레벨 트리밍이 가능하도록 하는 효과가 있다. 이러한 패키지 레벨에서의 내부전압 레벨 트리밍은 불량분석에 유용하게 사용되며, 이에 따라 반도체 메모리의 개발 기간 단축 및 수율 향상을 기대할 수 있다.

Claims

내부전압 레벨 트리밍 장치의 퓨즈셋 박스에 있어서,

제1 제어신호에 제어 받는 제1 스위칭 소자와, 제2 제어신호에 제어 받는 제2 스위칭 소자와, 퓨즈를 구비하여 웨이퍼 레벨의 테스트 모드시 출력단을 제1 전원으로으로 구동하기 위한 제1 전류 경로;

상기 제1 제어신호에 제어 받는 제3 스위칭 소자와, 상기 제2 제어신호에 제어 받는 제4 스위칭 소자를 구비하여 패키지 레벨의 테스트 모드시 상기 출력단을 상기 제1 전원으로 구동하기 위한 제2 전류 경로; 및

제3 제어신호에 제어 받는 제5 스위칭 소자를 구비하여 제2 전원으로 상기 출력단을 구동하기 위한 제3 전류 경로를 구비하며,

상기 제1 제어신호는 퓨즈 정보의 예측을 통해 트리밍 레벨을 결정하기 위한 신호이며, 상기 제2 제어신호는 웨이퍼 레벨의 테스트 모드인지 패키지 레벨의 테스트 모드인지를 나타내기 위한 신호이며, 상기 제3 제어신호는 상기 퓨즈의 상태를 상기 출력단에 세팅하기 위한 신호인 것을 특징으로 하는 내부전압 레벨 트리밍 장치의 퓨즈셋 박스.
제1항에 있어서,

상기 제1 및 제2 제어신호는 레벨 신호이며, 상기 제3 제어신호는 펄스 신호인 것을 특징으로 하는 내부전압 레벨 트리밍 장치의 퓨즈셋 박스.
제2항에 있어서,

상기 제1 전원은 공급전원이며, 상기 제2 전원은 접지전원인 것을 특징으로 하는 내부전압 레벨 트리밍 장치의 퓨즈셋 박스.
제3항에 있어서,

상기 제1 내지 제4 스위칭 소자는 PMOS 트랜지스터이며, 상기 제5 스위칭 소자는 NMOS 트랜지스터이며, 상기 퓨즈가 상기 제1 스위칭 소자와 제2 스위칭 소자 사이에 접속된 것을 특징으로 하는 내부전압 레벨 트리밍 장치의 퓨즈셋 박스.
제4항에 있어서,

상기 제2 스위칭 소자와 상기 제4 스위칭 소자는 반대 위상의 상기 제2 제어신호에 제어 받는 것을 특징으로 하는 내부전압 레벨 트리밍 장치의 퓨즈셋 박스.