JPH11233634A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 内部電源電圧の電圧調整値等のウェーハ状態
での情報の記録、及び該記録した情報におけるダイシン
グ及びモールド後の読み出しを容易に正確に行うことが
できる半導体集積回路を提供する。 【解決手段】 各チップのそれぞれの周辺スペースに異
なる抵抗値を有する各ヒューズ１６〜１８で形成された
記憶用ヒューズ回路１０を設け、ウェーハ状態のときに
チューニング回路１のヒューズ６〜８を選択しブローし
て切断すると共に、対応する記憶用ヒューズ回路１０の
各ヒューズ１６〜１８を選択しブローして切断し、ダイ
シング及びモールド後に、記憶用ヒューズ回路１０に所
定の信号ＴＥＳＴを入力すると、記憶用ヒューズ回路１
０の切断されなかったヒューズの合成抵抗を測定するこ
とができる。該測定した抵抗値より記憶用ヒューズ回路
１０における切断されたヒューズが判明する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１枚のウェーハ上
に複数の素子が形成されてなる半導体集積回路に関し、
特に、内部電源電圧のチューニング、すなわち電圧調整
を行うチューニング回路を有する半導体集積回路に関す
る。

【０００２】

【従来の技術】半導体集積回路を形成する過程における
ウェーハプロセスの仕上がりは、ロット番号と同様にウ
ェーハの番号やウェーハ面内での位置に大きく依存して
いる。このことから、ウェーハ状態での各種の情報は、
半導体チップの解析や評価をする際に重要な情報とな
る。例えば、半導体集積回路における内部電源電圧は、
半導体集積回路が動作するための動作電圧であり半導体
集積回路の動作に大きな影響を与える。このため、内部
電源電圧を決めるチューニング情報、すなわち電圧調整
情報は、半導体チップの解析評価をする上で重要な情報
の１つである。内部電源電圧を決めるチューニング、す
なわち電圧調整は、外部から印加される電源電圧から各
種の電源電圧を生成して出力する内部電源回路内に設け
られたチューニング回路で行われる。

【０００３】図１０は、従来の半導体集積回路における
チューニング回路の例を示した回路図である。図１０に
おいて、チューニング回路１００は、抵抗１０１〜１０
４及びヒューズ１０５〜１０７で形成されている。該ヒ
ューズ１０５〜１０７は抵抗体で形成されており、それ
ぞれ抵抗を有している。抵抗１０１〜１０４は直列に接
続され、該直列回路の一端をなす抵抗１０１の一端は、
外部から電源電圧extＶddが印加される電源端子に接続
され、上記直列回路の他端をなす抵抗１０４の一端は接
地されている。また、抵抗１０１にはヒューズ１０５
が、抵抗１０２にはヒューズ１０６が、更に、抵抗１０
３にはヒューズ１０７がそれぞれ並列に接続されてい
る。抵抗１０３と抵抗１０４との接続部は、チューニン
グ回路１００の出力をなし、該出力から内部電源電圧in
tＶddが出力される。

【０００４】このような構成において、チューニング回
路１００は、ウェーハプロセスの仕上がりに応じて内部
電源電圧intＶddの電圧値を変えるものであり、ウェー
ハ状態でトリミングを行う際に、ヒューズ１０５〜１０
７を選択しブローして切断することで内部電源電圧int
Ｖddで電圧値を変えてチューニングを行う。このよう
に、チューニング回路１００によってチューニングが行
われた後、ウェーハ状態での該チューニング情報を記憶
させる必要がある。

【０００５】そこで、半導体ウェーハに形成されたチッ
プの情報を、ダイシングラインに別途設けた情報記憶用
ヒューズを使用して記憶させる方法が考えられ、このよ
うな方法は特開平４−２８５７９８号公報で開示されて
いる。特開平４−２８５７９８号公報では、冗長メモリ
のダイシングラインに、チップ内部のヒューズと同じ本
数のヒューズを別に設け、チップ内部のヒューズのブロ
ー箇所と同じ箇所を、別に設けたヒューズについてもブ
ローすることにより、ウェーハ状態での情報を記憶させ
る半導体メモリの製造方法が開示されている。

【０００６】

【発明が解決しようとする課題】しかし、チューニング
回路によってチューニングが行われた後、ウェーハ状態
での該チューニング情報はヒューズをブローした形で残
っているが、上記特開平４−２８５７９８号公報のよう
に、ダイシングラインに設けたヒューズにチューニング
情報等のチップ情報を記憶させる方法では、ダイシング
及びモールドが行われると、モールドを開封せずに電気
的に読み出すことができないことから、上記チューニン
グ情報を読み出すことができなかった。このように、ダ
イシング及びモールド後に、ウェーハ状態でのチューニ
ング情報等の情報の読み出しを行うことができず、半導
体チップの評価及び解析が困難であった。

【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、内部電源電圧のチューニング
情報等のウェーハ状態での情報の記録、及び該記録した
情報におけるダイシング及びモールド後の読み出しを容
易に行うことができる半導体集積回路を提供することを
目的とする。

【０００８】なお、本発明と目的及び構成が異なるが、
チップ内部のヒューズのブロー有無を、テスト時にアド
レスピンへ同時に読み出す半導体記憶装置が、特開平５
−２４３３８６号公報で開示されている。

【０００９】

【課題を解決するための手段】この発明に係る半導体集
積回路は、ウェーハ状態時にヒューズが切断されること
によって、ウェーハ状態での半導体チップの情報を記憶
する記憶用ヒューズ回路部を備え、該記憶用ヒューズ回
路部を、半導体チップ上の周辺スペースに形成するもの
である。

【００１０】また、この発明に係る半導体集積回路は、
請求項１において、記憶用ヒューズ回路部は、外部から
印加される電源電圧を基に内部の各回路に供給する所定
の内部電源電圧における、ウェーハ状態時に行われる電
圧調整の情報を記憶するものである。

【００１１】また、この発明に係る半導体集積回路は、
請求項１又は請求項２のいずれかにおいて、記憶用ヒュ
ーズ回路部は、少なくとも１つのヒューズを有し、ウェ
ーハ状態時に該ヒューズが切断されることによって情報
を記憶するヒューズ回路部と、該ヒューズ回路部と外部
端子との接続を制御する接続制御回路部とを備え、該接
続制御回路部は、所定の信号が入力されているときはヒ
ューズ回路部を外部端子に接続し、所定の信号が入力さ
れていないときはヒューズ回路部と外部端子との接続を
遮断するものである。

【００１２】また、この発明に係る半導体集積回路は、
請求項３において、ヒューズ回路部は、１つのヒューズ
を有する少なくとも１つのヒューズ回路で形成され、接
続制御回路部は、所定の信号が入力されているときは該
ヒューズ回路を所定の外部端子に接続し、所定の信号が
入力されていないときはヒューズ回路と所定の外部端子
との接続を遮断するものである。

【００１３】また、この発明に係る半導体集積回路は、
請求項３において、ヒューズ回路部は、１つのヒューズ
を有する複数のヒューズ回路で形成され、接続制御回路
部は、所定の信号が入力されているときは該各ヒューズ
回路を対応するそれぞれの外部端子に接続し、所定の信
号が入力されていないときは各ヒューズ回路と対応する
それぞれの外部端子との接続をすべて遮断するものであ
る。

【００１４】また、この発明に係る半導体集積回路は、
外部から印加される電源電圧を基に所定の内部電源電圧
を生成して内部の各回路に供給する内部電源回路を備え
た半導体集積回路において、外部から印加される電源電
圧から内部の各回路に供給する内部電源電圧を生成して
出力する電圧生成回路部と、少なくとも１つのヒューズ
を有し、ウェーハ状態時に該ヒューズが切断されること
によって、電圧生成回路部で生成される内部電源電圧の
電圧調整を行うヒューズ回路部と、該ヒューズ回路部と
外部端子との接続を制御する接続制御回路部とを備え、
該接続制御回路部は、所定の信号が入力されているとき
はヒューズ回路部を電圧生成回路部から切り離して外部
端子に接続し、所定の信号が入力されていないときはヒ
ューズ回路部と外部端子との接続を遮断してヒューズ回
路部を電圧生成回路部に接続するものである。

【００１５】また、この発明に係る半導体集積回路は、
請求項６において、ヒューズ回路部は、１つのヒューズ
を有する少なくとも１つのヒューズ回路で形成され、接
続制御回路部は、所定の信号が入力されているときは該
ヒューズ回路を電圧生成回路部から切り離して所定の外
部端子に接続し、所定の信号が入力されていないときは
ヒューズ回路と所定の外部端子との接続を遮断してヒュ
ーズ回路を電圧生成回路部に接続するものである。

【００１６】また、この発明に係る半導体集積回路は、
請求項６において、ヒューズ回路部は、１つのヒューズ
を有する複数のヒューズ回路で形成され、接続制御回路
部は、所定の信号が入力されているときは該各ヒューズ
回路を電圧生成回路部から切り離して対応するそれぞれ
の外部端子に接続し、所定の信号が入力されていないと
きは各ヒューズ回路と対応するそれぞれの外部端子との
接続をすべて遮断して各ヒューズ回路を電圧生成回路部
に接続するものである。

【００１７】また、この発明に係る半導体集積回路は、
請求項４、請求項５、請求項７又は請求項８のいずれか
において、ヒューズ回路は、抵抗体で形成されたヒュー
ズで形成されるものである。

【００１８】また、この発明に係る半導体集積回路は、
請求項４、請求項５、請求項７又は請求項８のいずれか
において、ヒューズ回路は、導体で形成されたヒューズ
と、該ヒューズに接続された抵抗とで形成されるもので
ある。

【００１９】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した回路図である。なお、図１
では、半導体集積回路で使用される内部電源回路におけ
るチューニング回路、及び該チューニング回路における
チューニング情報を記憶する記憶用ヒューズ回路を例に
して示している。

【００２０】図１において、チューニング回路１は、抵
抗２〜５及びヒューズ６〜８で形成されている。抵抗２
〜５は直列に接続され、該直列回路の一端をなす抵抗２
の一端は、外部から電源電圧extＶddが印加される電源
端子に接続され、上記直列回路の他端をなす抵抗５の一
端は接地されている。また、抵抗２にはヒューズ６が、
抵抗３にはヒューズ７が、更に、抵抗４にはヒューズ８
がそれぞれ並列に接続されている。抵抗４と抵抗５との
接続部は、チューニング回路１の出力をなし、該出力か
ら内部電源電圧intＶddが出力される。ヒュ−ズ６〜８
は、同じ抵抗体で形成されており、それぞれ長さ及び太
さ等を変えることにより異なった抵抗値を有している。

【００２１】チューニング回路１は、ウェーハプロセス
の仕上がりに応じて内部電源電圧intＶddの電圧値を変
えて調整するものであり、ウェーハ状態でトリミングを
行う際に、ヒューズ６〜８を選択しブローして切断する
ことで内部電源電圧intＶddの電圧値を変えてチューニ
ング、すなわち電圧調整を行う。このように、チューニ
ング回路１によってチューニングが行われた後、ウェー
ハ状態での該チューニング情報を記憶させる必要があ
り、該チューニング情報を別途設けた記憶用ヒューズ回
路１０に記憶させる。

【００２２】記憶用ヒューズ回路１０は、ｎチャネル型
ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと呼
ぶ）１１〜１３及びヒューズ１６〜１８で形成されてい
る。ｎＭＯＳトランジスタ１１〜１３の各ドレインは、
それぞれ接続されて外部からアドレスデータが入力され
る各アドレス入力端子の内、所定のアドレス入力端子Ａ
1に接続されている。

【００２３】ｎＭＯＳトランジスタ１１〜１３の各ゲー
トは、それぞれ接続されてテストモード動作を指令する
信号ＴＥＳＴが外部から入力される外部入力端子ＴＥに
接続されている。ｎＭＯＳトランジスタ１１のソースは
ヒューズ１６を介して接地され、ｎＭＯＳトランジスタ
１２のソースはヒューズ１７を介して接地され、更に、
ｎＭＯＳトランジスタ１３のソースはヒューズ１８を介
して接地されている。なお、ｎＭＯＳトランジスタ１１
〜１３は接続制御回路部をなし、ヒューズ１６〜１８は
それぞれヒューズ回路をなす。

【００２４】このような構成において、ヒューズ６とヒ
ューズ１６、ヒューズ７とヒューズ１７、ヒューズ８と
ヒューズ１８がそれぞれ対応して同じ抵抗値を有してお
り、ヒューズ６〜８を選択しブローして切断する際、該
切断するヒュ−ズに対応する記憶用ヒューズ回路１０の
ヒューズをもブローして切断する。例えば、ヒューズ６
を切断するときは、ヒューズ６に対応する記憶用ヒュー
ズ回路１０のヒューズ１６をも切断する。

【００２５】また、記憶用ヒューズ回路１０は、チュー
ニング回路１が形成されたチップ上に形成されている。
図２は、記憶用ヒューズ回路１０の配置例を示した概略
図である。なお、図２では、ウェーハ上に形成された各
チップの内、一部のチップのみを示している。図２にお
いて、記憶用ヒューズ回路１０は、チューニング回路１
がそれぞれ形成された各チップ２１〜２４上の周辺スペ
−スにそれぞれ形成されている。

【００２６】ダイシング及びモールド後の各チップにお
いて、通常動作時には、外部入力端子ＴＥにＬｏｗレベ
ルの信号ＴＥＳＴを入力してｎＭＯＳトランジスタ１１
〜１３をそれぞれオフさせて非導通状態にすることか
ら、アドレス入力端子Ａ1は、アドレスデータが入力さ
れる入力端子として使用される。一方、テストモード動
作時には、外部入力端子ＴＥにＨｉｇｈレベルの信号Ｔ
ＥＳＴを入力しｎＭＯＳトランジスタ１１〜１３をそれ
ぞれオンさせて導通状態にすると共にアドレス入力端子
Ａ1と接地との間の抵抗値を測定する。該測定した抵抗
値から、チューニング回路１のヒューズ６〜８における
切断されたヒューズが判明する。このようにして、ダイ
シング及びモールド後に、各チップにおける内部電源電
圧intＶddの電圧値を知ることができる。

【００２７】なお、ｎＭＯＳトランジスタ１１〜１３の
各ドレインをアドレス入力端子Ａ1に接続するようにし
たが、外部から所定のクロック信号が入力されるクロッ
ク入力端子等の入力端子に接続するようにしてもよい。
また、上記説明では、各チップのチューニング回路１に
おけるチューニング情報を記憶用ヒューズ回路１０の各
ヒューズ１６〜１８を使用して記憶させるようにした
が、これは一例であり、本発明はこれに限定するもので
はなく、記憶用ヒューズ回路１０の各ヒューズを用い
て、ウェーハ番号やチップ座標等のウェーハ状態での情
報を記憶させるようにしてもよい。

【００２８】更に、各ヒューズ６〜８及び１６〜１８
は、同一抵抗体を用いて形成され、該抵抗体の長さ及び
太さ等を変えることによって、異なった抵抗値を有する
ように形成したが、異なる抵抗体を用いることによって
異なった抵抗値を有するように形成してもよい。このよ
うにした場合、各ヒューズ６〜８及び１６〜１８の大き
さを同じにすることができ、チップスペースの削減を図
ることができる。

【００２９】このように、本実施の形態１における半導
体集積回路は、各チップのそれぞれの周辺スペースに異
なる抵抗値を有する各ヒューズ１６〜１８で形成された
記憶用ヒューズ回路１０を設け、ウェーハ状態のときに
チューニング回路１のヒューズ６〜８を選択しブローし
て切断すると同時に、対応する記憶用ヒューズ回路１０
の各ヒューズ１６〜１８を選択しブローして切断するよ
うにした。このことから、ダイシング及びモールド後
に、記憶用ヒューズ回路１０に所定の信号ＴＥＳＴを入
力すると、記憶用ヒューズ回路１０の切断されなかった
ヒューズの合成抵抗を測定することができる。このた
め、該測定した抵抗値より記憶用ヒューズ回路１０にお
ける切断されたヒューズが判明し、チューニングによっ
て設定された内部電源電圧intＶddの電圧値を知ること
ができる。このように、内部電源電圧のチューニング情
報等のウェーハ状態での情報の記録、及び該記録した情
報におけるダイシング及びモールド後の読み出しを容易
に行うことができる。

【００３０】実施の形態２．実施の形態１では、ダイシ
ング及びモールド後に、記憶用ヒューズ回路１０におけ
る各ヒューズの合成抵抗を測定することによって、記憶
用ヒューズ回路１０に記憶された情報を得ることができ
たが、ダイシング及びモールド後に、記憶用ヒューズ回
路の各ヒューズごとに切断されたか否かを調べて記憶用
ヒューズ回路に記憶された情報を得るようにしてもよ
く、このようにしたものを本発明の実施の形態２とす
る。

【００３１】図３は、本発明の実施の形態２における半
導体集積回路の例を示した回路図である。なお、図３に
おいても、図１と同様、半導体集積回路で使用される内
部電源回路におけるチューニング回路、及び該チューニ
ング回路におけるチューニング情報を記憶する記憶用ヒ
ューズ回路を例にして示している。また、図３では、図
１と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図１との相違点のみ説明する。図３
における図１との相違点は、図１のｎＭＯＳトランジス
タ１１〜１３の各ドレインをそれぞれ異なるアドレス入
力端子に接続したことにあり、これに伴って図１の記憶
用ヒューズ回路１０を記憶用ヒューズ回路３０としたこ
とにある。

【００３２】図３において、記憶用ヒューズ回路３０
は、ｎＭＯＳトランジスタ１１〜１３及びヒューズ１６
〜１８で形成されている。ｎＭＯＳトランジスタ１１の
ドレインは、外部からアドレスデータが入力される各ア
ドレス入力端子の内、所定のアドレス入力端子Ａ1に、
ｎＭＯＳトランジスタ１２のドレインは、外部からアド
レスデータが入力される各アドレス入力端子の内、所定
のアドレス入力端子Ａ2にそれぞれ接続されている。更
に、ｎＭＯＳトランジスタ１３のドレインは、外部から
アドレスデータが入力される各アドレス入力端子の内、
所定のアドレス入力端子Ａ3に接続されている。

【００３３】このような構成において、ヒューズ６とヒ
ューズ１６、ヒューズ７とヒューズ１７、ヒューズ８と
ヒューズ１８がそれぞれ対応して同じ抵抗値を有してお
り、ヒューズ６〜８を選択しブローして切断する際、該
切断するヒュ−ズに対応する記憶用ヒューズ回路３０の
ヒューズをもブローして切断する。例えば、ヒューズ６
を切断するときは、ヒューズ６に対応する記憶用ヒュー
ズ回路３０のヒューズ１６をも切断する。また、記憶用
ヒューズ回路３０は、図２の記憶用ヒューズ回路１０と
同様、チューニング回路１が形成された各チップ上の周
辺スペースにそれぞれ形成されている。

【００３４】ダイシング及びモールド後の各チップにお
いて、通常動作時には、外部入力端子ＴＥにＬｏｗレベ
ルの信号ＴＥＳＴを入力してｎＭＯＳトランジスタ１１
〜１３をそれぞれオフさせて非導通状態にすることか
ら、アドレス入力端子Ａ1〜Ａ3は、アドレスデータが入
力される入力端子として使用される。一方、テストモー
ド動作時には、外部入力端子ＴＥにＨｉｇｈレベルの信
号ＴＥＳＴを入力しｎＭＯＳトランジスタ１１〜１３を
それぞれオンさせて導通状態にすると共にアドレス入力
端子Ａ1〜Ａ3と接地との間の抵抗値をそれぞれ測定す
る。該測定した各抵抗値から、チューニング回路１のヒ
ューズ６〜８における切断されたヒューズが判明する。
このようにして、ダイシング及びモールド後に、各チッ
プにおける内部電源電圧intＶddの電圧値を知ることが
できる。

【００３５】このように、本実施の形態２における半導
体集積回路は、各チップのそれぞれの周辺スペースに異
なる抵抗値を有する各ヒューズ１６〜１８で形成された
記憶用ヒューズ回路３０を設け、ウェーハ状態のときに
チューニング回路１のヒューズ６〜８を選択しブローし
て切断すると同時に、対応する記憶用ヒューズ回路３０
の各ヒューズ１６〜１８を選択しブローして切断するよ
うにした。このことから、ダイシング及びモールド後
に、記憶用ヒューズ回路３０に所定の信号ＴＥＳＴを入
力すると、記憶用ヒューズ回路３０の各ヒューズのそれ
ぞれの抵抗値を測定することができる。このため、該測
定した各抵抗値より記憶用ヒューズ回路３０における切
断されたヒューズが判明し、チューニングによって設定
された内部電源電圧intＶddの電圧値を知ることができ
る。このように、内部電源電圧のチューニング情報等の
ウェーハ状態での情報の記録、及び該記録した情報にお
けるダイシング及びモールド後の読み出しを容易に行う
ことができる。

【００３６】実施の形態３．実施の形態１及び実施の形
態２では、チューニング回路及び記憶用ヒューズ回路に
おいて抵抗値を有するヒューズを使用したが、該抵抗値
を有するヒューズの代わりに、導体で形成されたヒュー
ズに抵抗を接続して使用してもよく、このようにしたも
のを本発明の実施の形態３とする。なお、本実施の形態
３の説明では、実施の形態１の場合を例にして説明し、
実施の形態２の場合は同様であるのでその説明を省略す
る。

【００３７】図４は、本発明の実施の形態３における半
導体集積回路の例を示した回路図である。なお、図４に
おいても、図１と同様、半導体集積回路で使用される内
部電源回路におけるチューニング回路、及び該チューニ
ング回路におけるチューニング情報を記憶する記憶用ヒ
ューズ回路を例にして示している。また、図４では、図
１と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図１との相違点のみ説明する。図４
における図１との相違点は、図１のヒューズ６〜８及び
１６〜１８を抵抗と導体で形成されたヒューズを用いて
形成したことにあり、これに伴って図１のチューニング
回路１をチューニング回路４１とし、図１の記憶用ヒュ
ーズ回路１０を記憶用ヒューズ回路５０としたことにあ
る。

【００３８】図４において、チューニング回路４１は、
抵抗２〜５，４２〜４４及びヒューズ４６〜４８で形成
されている。抵抗２には抵抗４２及びヒューズ４６の直
列回路が並列に接続され、抵抗３には抵抗４３及びヒュ
ーズ４７の直列回路が並列に接続され、更に、抵抗４に
は抵抗４４及びヒューズ４８の直列回路が並列に接続さ
れている。抵抗４と抵抗５との接続部は、チューニング
回路４１の出力をなし、該出力から内部電源電圧intＶd
dが出力される。ヒュ−ズ４６〜４８は、それぞれ導体
で形成されており抵抗値は無視できるほど小さいもので
ある。

【００３９】チューニング回路４１は、ウェーハプロセ
スの仕上がりに応じて内部電源電圧intＶddの電圧値を
変えるものであり、ウェーハ状態でトリミングを行う際
に、ヒューズ４６〜４８を選択しブローして切断するこ
とで内部電源電圧intＶddの電圧値を変えてチューニン
グを行う。このように、チューニング回路４１によって
チューニングが行われた後、ウェーハ状態での該チュー
ニング情報を記憶させる必要があり、該チューニング情
報を別途設けた記憶用ヒューズ回路５０に記憶させる。

【００４０】記憶用ヒューズ回路５０は、ｎＭＯＳトラ
ンジスタ１１〜１３、抵抗５１〜５３及びヒューズ５６
〜５８で形成されている。ｎＭＯＳトランジスタ１１の
ソースは抵抗５１及びヒューズ５６の直列回路を介して
接地され、ｎＭＯＳトランジスタ１２のソースは抵抗５
２及びヒューズ５７の直列回路を介して接地され、更
に、ｎＭＯＳトランジスタ１３のソースは抵抗５３及び
ヒューズ５８の直列回路を介して接地されている。ヒュ
ーズ５６〜５８においても、それぞれ導体で形成されて
おり抵抗値は無視できるほど小さいものである。なお、
抵抗５１とヒューズ５６、抵抗５２とヒューズ５７、並
びに抵抗５３とヒューズ５８はそれぞれヒューズ回路を
なす。

【００４１】このような構成において、ヒューズ４６と
ヒューズ５６、ヒューズ４７とヒューズ５７、ヒューズ
４８とヒューズ５８がそれぞれ対応しており、ヒューズ
４６〜４８を選択しブローして切断する際、該切断する
ヒュ−ズに対応する記憶用ヒューズ回路５０のヒューズ
をもブローして切断する。例えば、ヒューズ４６を切断
するときは、ヒューズ４６に対応する記憶用ヒューズ回
路５０のヒューズ５６をも切断する。また、記憶用ヒュ
ーズ回路５０は、図２の記憶用ヒューズ回路１０と同
様、チューニング回路４１が形成された各チップ上の周
辺スペースにそれぞれ形成されている。

【００４２】ダイシング及びモールド後の各チップにお
いて、通常動作時には、アドレス入力端子Ａ1は、アド
レスデータが入力される入力端子として使用される。一
方、テストモード動作時に、外部入力端子ＴＥにＨｉｇ
ｈレベルの信号ＴＥＳＴを入力しｎＭＯＳトランジスタ
１１〜１３をそれぞれオンさせて導通状態にすると共に
アドレス入力端子Ａ1と接地との間の抵抗値を測定す
る。該測定した抵抗値から、チューニング回路４１のヒ
ューズ４６〜４８における切断されたヒューズが判明す
る。このようにして、ダイシング及びモールド後に、各
チップにおける内部電源電圧intＶddの電圧値を知るこ
とができる。

【００４３】なお、本実施の形態３の上記説明では、各
ヒューズにそれぞれ抵抗を直列に接続した場合を例にし
て説明したが、図５で示すように、各ヒューズにそれぞ
れ抵抗を並列に接続してもよい。この場合、抵抗２から
抵抗４において切断されなかったヒューズが接続された
抵抗は短絡され、抵抗２から抵抗４における切断された
ヒューズが接続された抵抗と該切断されたヒューズに並
列に接続されている抵抗との合成抵抗と、抵抗５とによ
って電源電圧extＶddを分圧て生成した内部電源電圧int
Ｖddがチューニング回路から出力される。

【００４４】このように、本実施の形態３における半導
体集積回路は、各チップのそれぞれの周辺スペースに異
なる抵抗値の各抵抗５１〜５３にそれぞれ対応して接続
された導体からなる各ヒューズ５６〜５８で形成された
記憶用ヒューズ回路５０を設け、ウェーハ状態のときに
チューニング回路１のヒューズ６〜８を選択しブローし
て切断すると同時に、対応する記憶用ヒューズ回路５０
の各ヒューズ５６〜５８を選択しブローして切断するよ
うにしたし、このことから、ダイシング及びモールド後
に、記憶用ヒューズ回路５０に所定の信号ＴＥＳＴを入
力すると、記憶用ヒューズ回路５０における、各ヒュー
ズ５６〜５８に接続された抵抗５１〜５３の合成抵抗を
測定することができる。このため、該測定した抵抗値よ
り記憶用ヒューズ回路５０における切断されたヒューズ
が判明し、チューニングによって設定された内部電源電
圧intＶddの電圧値を知ることができる。このように、
内部電源電圧のチューニング情報等のウェーハ状態での
情報の記録、及び該記録した情報におけるダイシング及
びモールド後の読み出しを容易に行うことができる。

【００４５】実施の形態４．実施の形態１から実施の形
態３においては、チューニング回路とは別に設けられた
記憶用ヒューズ回路の各ヒューズの切断状態を調べて、
チューニング回路のチューニング情報を得るようにし
た。しかし、このようにチューニング回路のチューニン
グ情報を記憶用ヒューズ回路から間接的に得ることか
ら、チューニング回路の各ヒューズの切断状態と記憶用
ヒューズ回路の対応する各ヒューズの切断状態とが何ら
かの原因で一致しなかった場合、ダイシング及びモール
ド後に誤ったチューニング情報を得ることになる。そこ
で、ダイシング及びモールド後に、チューニング回路の
各ヒューズの切断状態を直接調べてチューニング情報を
得るようにしてもよく、このようにしたものを本発明の
実施の形態４とする。

【００４６】図６は、本発明の実施の形態４における半
導体集積回路の例を示した回路図である。なお、図６に
おいては、半導体集積回路で使用される内部電源回路に
おけるチューニング回路を例にして示している。また、
図６では、図１と同じものは同じ符号で示しており、こ
こではその説明を省略する。

【００４７】図６において、チューニング回路６１は、
抵抗２〜５、ヒューズ６〜８、ｎＭＯＳトランジスタ６
２〜７３及びインバータ回路７４で形成されている。ｎ
ＭＯＳトランジスタ６２〜６４の各ドレインは接続さ
れ、該接続部はアドレス入力端子Ａ1に接続されてい
る。ｎＭＯＳトランジスタ６２のソースはヒューズ６を
介してｎＭＯＳトランジスタ６５のドレインに接続され
ている。また、ｎＭＯＳトランジスタ６３のソースはヒ
ューズ７を介してｎＭＯＳトランジスタ６６のドレイン
に接続されている。更に、ｎＭＯＳトランジスタ６４の
ソースはヒューズ８を介してｎＭＯＳトランジスタ６７
のドレインに接続されている。

【００４８】ｎＭＯＳトランジスタ６５〜６７の各ソー
スはそれぞれ接続され、該接続部は接地されている。ｎ
ＭＯＳトランジスタ６２〜６７の各ゲートはそれぞれ接
続され、該接続部は外部入力端子ＴＥに接続されて信号
ＴＥＳＴが入力されると共にインバータ回路７４の入力
に接続されている。インバータ回路７４の出力はｎＭＯ
Ｓトランジスタ６８〜７３の各ゲートにそれぞれ接続さ
れている。

【００４９】ｎＭＯＳトランジスタ６８において、ドレ
インは電源端子と抵抗２との接続部に接続され、ソース
はｎＭＯＳトランジスタ６２のソースとヒューズ６との
接続部に接続されている。ｎＭＯＳトランジスタ６９に
おいて、ソースは抵抗２と抵抗３との接続部に接続さ
れ、ドレインはヒューズ６とｎＭＯＳトランジスタ６５
のドレインとの接続部に接続されている。

【００５０】また、ｎＭＯＳトランジスタ７０におい
て、ドレインは抵抗２と抵抗３との接続部に接続され、
ソースはｎＭＯＳトランジスタ６３のソースとヒューズ
７との接続部に接続されている。ｎＭＯＳトランジスタ
７１において、ソースは抵抗３と抵抗４との接続部に接
続され、ドレインはヒューズ７とｎＭＯＳトランジスタ
６６のドレインとの接続部に接続されている。

【００５１】更に、ｎＭＯＳトランジスタ７２におい
て、ドレインは抵抗３と抵抗４との接続部に接続され、
ソースはｎＭＯＳトランジスタ６４のソースとヒューズ
８との接続部に接続されている。ｎＭＯＳトランジスタ
７３において、ソースは抵抗４と抵抗５との接続部に接
続され、ドレインはヒューズ８とｎＭＯＳトランジスタ
６７のドレインとの接続部に接続されている。なお、抵
抗２〜５は電圧生成回路部をなし、ｎＭＯＳトランジス
タ６２〜７３及びインバータ回路７４は接続制御回路部
をなす。

【００５２】このような構成において、ウェーハ状態で
トリミングを行う際、チューニング回路６１のチューニ
ング時に、ヒューズ６〜８を選択しブローして切断され
る。ダイシング及びモールド後の各チップにおいて、通
常動作時においては、外部入力端子ＴＥにＬｏｗレベル
の信号ＴＥＳＴが入力されており、ｎＭＯＳトランジス
タ６２〜６７はオフして非導通状態となり、ｎＭＯＳト
ランジスタ６８〜７３はオンして導通状態になる。この
ことから、抵抗２にはヒューズ６が並列に接続され、抵
抗３にはヒューズ７が並列に接続され、更に、抵抗４に
はヒューズ８が並列に接続される。チューニング回路６
１は、抵抗２〜４及び切断されなかったヒューズによる
合成抵抗と抵抗５とによって電源電圧extＶddを分圧し
生成した内部電源電圧intＶddを出力する。また、アド
レス入力端子Ａ1は、アドレスデータが入力される入力
端子として使用される。

【００５３】一方、テストモード時には、外部入力端子
ＴＥにＨｉｇｈレベルの信号ＴＥＳＴを入力され、ｎＭ
ＯＳトランジスタ６２〜６７はオンして導通状態とな
り、ｎＭＯＳトランジスタ６８〜７３はオフして非導通
状態になる。このような状態において、アドレス入力端
子Ａ1と接地との間の抵抗値を測定する。該測定した抵
抗値から、チューニング回路６１のヒューズ６〜８にお
ける切断されたヒューズが判明する。このようにして、
ダイシング及びモールド後に、各チップにおける内部電
源電圧intＶddの電圧値を知ることができる。

【００５４】なお、ｎＭＯＳトランジスタ６２〜６４の
各ドレインをアドレス入力端子Ａ1に接続するようにし
たが、外部から所定のクロック信号が入力されるクロッ
ク入力端子等の入力端子に接続するようにしてもよい。
また、各ヒューズ６〜８は、同一抵抗体を用いて形成さ
れ、該抵抗体の長さ及び太さ等を変えることによって、
異なった抵抗値を有するように形成したが、異なる抵抗
体を用いることによって異なった抵抗値を有するように
形成してもよい。このようにした場合、各ヒューズ６〜
８の大きさを同じにすることができ、チップスペースの
削減を図ることができる。

【００５５】このように、本実施の形態４における半導
体集積回路は、ウェーハ状態でのチューニング時にチュ
ーニング回路６１の各ヒューズ６〜８を選択しブローし
て切断し、ダイシング及びモールド後に、所定の信号Ｔ
ＥＳＴを入力すると、各ヒューズ６〜８を抵抗２〜５の
直列回路から切り離して切断されなかったヒューズの合
成抵抗を測定することができる。このことから、該測定
した抵抗値よりチューニング回路６１における切断され
たヒューズが判明し、チューニングによって設定された
内部電源電圧intＶddの電圧値を知ることができる。こ
のように、内部電源電圧のチューニング情報等のウェー
ハ状態での情報の記録、及び該記録した情報におけるダ
イシング及びモールド後の読み出しを容易に正確に行う
ことができる。

【００５６】実施の形態５．実施の形態４では、ダイシ
ング及びモールド後に、チューニング回路６１における
各ヒューズの合成抵抗を測定することによって、チュー
ニングによって設定された内部電源電圧intＶddの電圧
値の情報を得ることができたが、ダイシング及びモール
ド後に、チューニング回路の各ヒューズごとに切断され
たか否かを調べてチューニングによって設定された内部
電源電圧intＶddの電圧値の情報を得るようにしてもよ
く、このようにしたものを本発明の実施の形態５とす
る。

【００５７】図７は、本発明の実施の形態５における半
導体集積回路の例を示した回路図である。なお、図７に
おいても、半導体集積回路で使用される内部電源回路に
おけるチューニング回路を例にして示している。また、
図７では、図１及び図６と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に、図６との相
違点のみ説明する。図７における図６との相違点は、図
６のｎＭＯＳトランジスタ６２〜６４の各ドレインをそ
れぞれ異なるアドレス入力端子に接続したことにあり、
これに伴って図６のチューニング回路６１をチューニン
グ回路８１としたことにある。

【００５８】図７において、チューニング回路８１は、
抵抗２〜５、ヒューズ６〜８、ｎＭＯＳトランジスタ６
２〜７３及びインバータ回路７４で形成されている。ｎ
ＭＯＳトランジスタ６２のドレインは、外部からアドレ
スデータが入力される各アドレス入力端子の内、所定の
アドレス入力端子Ａ1に、ｎＭＯＳトランジスタ６３の
ドレインは、外部からアドレスデータが入力される各ア
ドレス入力端子の内、所定のアドレス入力端子Ａ2にそ
れぞれ接続されている。更に、ｎＭＯＳトランジスタ６
４のドレインは、外部からアドレスデータが入力される
各アドレス入力端子の内、所定のアドレス入力端子Ａ3
に接続されている。

【００５９】このような構成において、ダイシング及び
モールド後の各チップにおいて、通常動作時において
は、外部入力端子ＴＥにＬｏｗレベルの信号ＴＥＳＴが
入力されており、アドレス入力端子Ａ1〜Ａ3は、アドレ
スデータが入力される入力端子として使用され、チュー
ニング回路６１は、抵抗２〜４及び切断されなかったヒ
ューズによる合成抵抗と抵抗５とによって電源電圧ext
Ｖddを分圧し生成した内部電源電圧intＶddを出力す
る。

【００６０】一方、テストモード動作時には、外部入力
端子ＴＥにＨｉｇｈレベルの信号ＴＥＳＴが入力されて
おり、ｎＭＯＳトランジスタ６２〜６７はオンして導通
状態となり、ｎＭＯＳトランジスタ６８〜７３はオフし
て非導通状態になる。このような状態において、アドレ
ス入力端子Ａ1〜Ａ3と接地との間の抵抗値をそれぞれ測
定する。該測定した各抵抗値から、チューニング回路８
１のヒューズ６〜８における切断されたヒューズが判明
する。このようにして、ダイシング及びモールド後に、
各チップにおける内部電源電圧intＶddの電圧値を知る
ことができる。

【００６１】このように、本実施の形態５における半導
体集積回路は、ウェーハ状態でのチューニング時にチュ
ーニング回路８１の各ヒューズ６〜８を選択しブローし
て切断し、ダイシング及びモールド後に、所定の信号Ｔ
ＥＳＴを入力すると、各ヒューズ６〜８を抵抗２〜５の
直列回路から切り離して各ヒューズ６〜８のそれぞれの
抵抗値を測定することができる。このことから、該測定
した各抵抗値よりチューニング回路８１における切断さ
れたヒューズが判明し、チューニングによって設定され
た内部電源電圧intＶddの電圧値を知ることができる。
このように、内部電源電圧のチューニング情報等のウェ
ーハ状態での情報の記録、及び該記録した情報における
ダイシング及びモールド後の読み出しを容易に正確に行
うことができる。

【００６２】実施の形態６．実施の形態４及び実施の形
態５では、チューニング回路において抵抗値を有するヒ
ューズを使用したが、該抵抗値を有するヒューズの代わ
りに、導体で形成されたヒューズに抵抗を接続して使用
してもよく、このようにしたものを本発明の実施の形態
６とする。なお、本実施の形態６の説明では、実施の形
態４の場合を例にして説明し、実施の形態５の場合は同
様であるのでその説明を省略する。

【００６３】図８は、本発明の実施の形態６における半
導体集積回路の例を示した回路図である。なお、図８に
おいても、図６と同様、半導体集積回路で使用される内
部電源回路におけるチューニング回路を例にして示して
いる。また、図８では、図１及び図６と同じものは同じ
符号で示しており、ここではその説明を省略すると共に
図６との相違点のみ説明する。

【００６４】図８における図６との相違点は、図６のヒ
ューズ６〜８を抵抗９２〜９４と導体で形成されたヒュ
ーズ９６〜９８を用いて形成したことにあり、図６のヒ
ューズ６を抵抗９２とヒューズ９６との直列回路に、図
６のヒューズ７を抵抗９３とヒューズ９７との直列回路
に、図６のヒューズ８を抵抗９４とヒューズ９８との直
列回路にそれぞれ置き換えたことにある。これに伴って
図６のチューニング回路６１をチューニング回路９１と
した。

【００６５】図８において、チューニング回路９１は、
抵抗２〜５，９２〜９４、ヒューズ９６〜９８、ｎＭＯ
Ｓトランジスタ６２〜７３及びインバータ回路７４で形
成されている。ヒューズ９６〜９８は、それぞれ導体で
形成されており抵抗値は無視できるほど小さいものであ
る。なお、抵抗９２とヒューズ９６，抵抗９３とヒュー
ズ９７、並びに抵抗９４とヒューズ９８はそれぞれヒュ
ーズ回路をなす。

【００６６】このような構成において、ウェーハ状態で
トリミングを行う際、チューニング回路９１のチューニ
ング時に、ヒューズ９６〜９８を選択しブローして切断
される。ダイシング及びモールド後の各チップにおい
て、通常動作時においては、外部入力端子ＴＥにＬｏｗ
レベルの信号ＴＥＳＴが入力されており、抵抗２には抵
抗９２とヒューズ９６との直列回路が並列に接続され、
抵抗３には抵抗９３とヒューズ９７との直列回路が並列
に接続され、更に、抵抗４には抵抗９４とヒューズ９８
との直列回路が並列に接続される。チューニング回路９
１は、抵抗２〜４及び切断されなかったヒューズに直列
に接続された抵抗による合成抵抗と抵抗５とによって電
源電圧extＶddを分圧し生成した内部電源電圧intＶddを
出力する。また、アドレス入力端子Ａ1は、アドレスデ
ータが入力される入力端子として使用される。

【００６７】一方、テストモード時には、外部入力端子
ＴＥにＨｉｇｈレベルの信号ＴＥＳＴを入力されてお
り、ｎＭＯＳトランジスタ６２〜６７はオンして導通状
態となり、ｎＭＯＳトランジスタ６８〜７３はオフして
非導通状態になる。このような状態において、アドレス
入力端子Ａ1と接地との間の抵抗値を測定する。該測定
した抵抗値から、チューニング回路９１のヒューズ９６
〜９８における切断されたヒューズが判明する。このよ
うにして、ダイシング及びモールド後に、各チップにお
ける内部電源電圧intＶddの電圧値を知ることができ
る。

【００６８】なお、本実施の形態６の上記説明では、各
ヒューズにそれぞれ抵抗を直列に接続した場合を例にし
て説明したが、図９で示すように、各ヒューズにそれぞ
れ抵抗を並列に接続してもよい。この場合、抵抗２から
抵抗４における切断されなかったヒューズが接続された
抵抗は短絡され、抵抗２から抵抗４における切断された
ヒューズが接続された抵抗と該切断されたヒューズに並
列に接続されている抵抗との合成抵抗と、抵抗５とによ
って電源電圧extＶddを分圧て生成した内部電源電圧int
Ｖddがチューニング回路から出力される。

【００６９】このように、本実施の形態６における半導
体集積回路は、ウェーハ状態でのチューニング時にチュ
ーニング回路９１の各ヒューズ９６〜９８を選択しブロ
ーして切断し、ダイシング及びモールド後に、所定の信
号ＴＥＳＴを入力すると、抵抗９２〜９４に対応するヒ
ューズ９６〜９８を接続して形成された各回路を抵抗２
〜５の直列回路から切り離して、各ヒューズに接続され
た抵抗の合成抵抗を測定することができる。このことか
ら、該測定した抵抗値よりチューニング回路９１におけ
る切断されたヒューズが判明し、チューニングによって
設定された内部電源電圧intＶddの電圧値を知ることが
できる。このように、内部電源電圧のチューニング情報
等のウェーハ状態での情報の記録、及び該記録した情報
におけるダイシング及びモールド後の読み出しを容易に
正確に行うことができる。

【００７０】

【発明の効果】請求項１に係る半導体集積回路は、ウェ
ーハ状態時にヒューズが切断されることによって、ウェ
ーハ状態での半導体チップの情報を記憶する記憶用ヒュ
ーズ回路部を各チップのそれぞれの周辺スペースに設け
た。このことから、ダイシング及びモールド後に、記憶
用ヒューズ回路部におけるヒューズの状態を調べること
によって、ウェーハ状態での情報を容易に得ることがで
きる。このように、ウェーハ状態での情報の記録、及び
該記録した情報におけるダイシング及びモールド後の読
み出しを容易に行うことができる。

【００７１】請求項２に係る半導体集積回路は、請求項
１において、具体的には、記憶用ヒューズ回路部は、外
部から印加される電源電圧を基に内部の各回路に供給す
る所定の内部電源電圧におけるウェーハ状態時に行われ
る電圧調整の情報を記憶するようにした。このことか
ら、ダイシング及びモールド後に、記憶用ヒューズ回路
部におけるヒューズの状態を調べることによって、ウェ
ーハ状態での情報を容易に得ることができる。このよう
に、ウェーハ状態での情報の記録、及び該記録した情報
におけるダイシング及びモールド後の読み出しを容易に
行うことができる。

【００７２】請求項３に係る半導体集積回路は、請求項
１又は請求項２のいずれかにおいて、具体的には、ウェ
ーハ状態のときに記憶用ヒューズ回路部のヒューズを選
択しブローして切断し、ダイシング及びモールド後に、
所定の信号が入力されているときに外部端子の抵抗値を
測定することにより、該測定した抵抗値から記憶用ヒュ
ーズ回路部における切断されたヒューズが判明する。こ
のことから、内部電源電圧のチューニング情報等のウェ
ーハ状態での情報の記録、及び該記録した情報における
ダイシング及びモールド後の読み出しを容易に行うこと
ができる。

【００７３】請求項４に係る半導体集積回路は、請求項
３において、具体的には、ウェーハ状態のときに記憶用
ヒューズ回路部のヒューズを選択しブローして切断し、
ダイシング及びモールド後に、所定の信号が入力されて
いるときに所定の外部端子の抵抗値を測定することによ
って、記憶用ヒューズ回路部の切断されなかったヒュー
ズ回路の合成抵抗を測定することができ、該測定した抵
抗値から記憶用ヒューズ回路部における切断されたヒュ
ーズ回路が判明する。このことから、内部電源電圧のチ
ューニング情報等のウェーハ状態での情報の記録、及び
該記録した情報におけるダイシング及びモールド後の読
み出しを容易に行うことができる。

【００７４】請求項５に係る半導体集積回路は、請求項
３において、具体的には、ウェーハ状態のときに記憶用
ヒューズ回路部のヒューズを選択しブローして切断し、
ダイシング及びモールド後に、所定の信号が入力されて
いるときに各外部端子の抵抗値をそれぞれ測定すること
によって、記憶用ヒューズ回路部における切断されたヒ
ューズ回路が判明する。このことから、内部電源電圧の
チューニング情報等のウェーハ状態での情報の記録、及
び該記録した情報におけるダイシング及びモールド後の
読み出しを容易に行うことができる。

【００７５】請求項６に係る半導体集積回路は、ウェー
ハ状態のときにヒューズ回路部のヒューズを選択しブロ
ーして切断し、ダイシング及びモールド後に、所定の信
号が入力されているときにヒューズ回路部が接続される
外部端子の抵抗値を測定することにより、該測定した抵
抗値からヒューズ回路部における切断されたヒューズが
判明し、内部電源電圧における電圧調整値を知ることが
できる。このことから、内部電源電圧の電圧調整値等の
ウェーハ状態での情報の記録、及び該記録した情報にお
けるダイシング及びモールド後の読み出しを容易に正確
に行うことができる。

【００７６】請求項７に係る半導体集積回路は、請求項
６において、具体的には、ウェーハ状態のときにヒュー
ズ回路部のヒューズを選択しブローして切断し、ダイシ
ング及びモールド後に、所定の信号が入力されていると
きにヒューズ回路が接続される所定の外部端子の抵抗値
を測定することによって、ヒューズ回路部の切断されな
かったヒューズ回路の合成抵抗を測定することができ、
該測定した抵抗値からヒューズ回路部における切断され
たヒューズ回路が判明し、内部電源電圧における電圧調
整値を知ることができる。このことから、内部電源電圧
の電圧調整値等のウェーハ状態での情報の記録、及び該
記録した情報におけるダイシング及びモールド後の読み
出しを容易に正確に行うことができる。

【００７７】請求項８に係る半導体集積回路は、請求項
６において、具体的には、ウェーハ状態のときにヒュー
ズ回路部のヒューズを選択しブローして切断し、ダイシ
ング及びモールド後に、所定の信号が入力されていると
きに各ヒューズ回路が対応して接続される各外部端子の
抵抗値をそれぞれ測定することによって、ヒューズ回路
部における切断されたヒューズ回路が判明し、内部電源
電圧における電圧調整値を知ることができる。このこと
から、内部電源電圧の電圧調整値等のウェーハ状態での
情報の記録、及び該記録した情報におけるダイシング及
びモールド後の読み出しを容易に正確に行うことができ
る。

【００７８】請求項９に係る半導体集積回路は、請求項
４、請求項５、請求項７又は請求項８において、具体的
には、ヒューズ回路は、抵抗体で形成されたヒューズで
形成されるようにした。このことから、ヒューズに別途
抵抗を接続することなく、ヒューズ回路が接続される外
部端子の抵抗値を測定することによって切断されたヒュ
ーズが判明し、内部電源電圧の電圧調整値等のウェーハ
状態での情報の記録、及び該記録した情報におけるダイ
シング及びモールド後の読み出しを容易に行うことがで
きる。

【００７９】請求項１０に係る半導体集積回路は、請求
項４、請求項５、請求項７又は請求項８において、具体
的には、ヒューズ回路は、導体で形成されたヒューズと
該ヒューズに接続された抵抗で形成されるようにした。
このことから、ヒューズ回路が接続される外部端子の抵
抗値を測定することによって切断されたヒューズが判明
し、内部電源電圧の電圧調整値等のウェーハ状態での情
報の記録、及び該記録した情報におけるダイシング及び
モールド後の読み出しを容易に行うことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体集積回
路の例を示した回路図である。

【図２】 図１における記憶用ヒューズ回路１０の配置
例を示した概略図である。

【図３】 本発明の実施の形態２における半導体集積回
路の例を示した回路図である。

【図４】 本発明の実施の形態３における半導体集積回
路の例を示した回路図である。

【図５】 本発明の実施の形態３における半導体集積回
路の他の例を示した回路図である。

【図６】 本発明の実施の形態４における半導体集積回
路の例を示した回路図である。

【図７】 本発明の実施の形態５における半導体集積回
路の例を示した回路図である。

【図８】 本発明の実施の形態６における半導体集積回
路の例を示した回路図である。

【図９】 本発明の実施の形態６における半導体集積回
路の他の例を示した回路図である。

【図１０】 従来の半導体集積回路におけるチューニン
グ回路の例を示した回路図である。

【符号の説明】

２〜５，５１〜５３，９２〜９４ 抵抗、 １０，２
０，５０ 記憶用ヒューズ回路、 １１〜１３，６２〜
７３ ｎＭＯＳトランジスタ、 １６〜１８，５６〜５
８，９６〜９８ ヒューズ、 Ａ1〜Ａ3 アドレス入力
端子、 ６１，８１，９１ チューニング回路、 ７４
インバータ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中野 全也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 酒見 和弘 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ウェーハ状態時にヒューズが切断される
   ことによって、ウェーハ状態での半導体チップの情報を
   記憶する記憶用ヒューズ回路部を備え、 該記憶用ヒューズ回路部は、半導体チップ上の周辺スペ
   ースに形成されることを特徴とする半導体集積回路。
2. 【請求項２】 上記記憶用ヒューズ回路部は、外部から
   印加される電源電圧を基に内部の各回路に供給する所定
   の内部電源電圧における、ウェーハ状態時に行われる電
   圧調整の情報を記憶することを特徴とする請求項１に記
   載の半導体集積回路。
3. 【請求項３】 上記記憶用ヒューズ回路部は、 少なくとも１つのヒューズを有し、ウェーハ状態時に該
   ヒューズが切断されることによって情報を記憶するヒュ
   ーズ回路部と、 該ヒューズ回路部と外部端子との接続を制御する接続制
   御回路部とを備え、 該接続制御回路部は、所定の信号が入力されているとき
   は上記ヒューズ回路部を外部端子に接続し、所定の信号
   が入力されていないときは上記ヒューズ回路部と外部端
   子との接続を遮断することを特徴とする請求項１又は請
   求項２のいずれかに記載の半導体集積回路。
4. 【請求項４】 上記ヒューズ回路部は、１つのヒューズ
   を有する少なくとも１つのヒューズ回路で形成され、上
   記接続制御回路部は、所定の信号が入力されているとき
   は該ヒューズ回路を所定の外部端子に接続し、所定の信
   号が入力されていないときは上記ヒューズ回路と所定の
   外部端子との接続を遮断することを特徴とする請求項３
   に記載の半導体集積回路。
5. 【請求項５】 上記ヒューズ回路部は、１つのヒューズ
   を有する複数のヒューズ回路で形成され、上記接続制御
   回路部は、所定の信号が入力されているときは該各ヒュ
   ーズ回路を対応するそれぞれの外部端子に接続し、所定
   の信号が入力されていないときは上記各ヒューズ回路と
   対応するそれぞれの外部端子との接続をすべて遮断する
   ことを特徴とする請求項３に記載の半導体集積回路。
6. 【請求項６】 外部から印加される電源電圧を基に所定
   の内部電源電圧を生成して内部の各回路に供給する内部
   電源回路を備えた半導体集積回路において、 外部から印加される電源電圧から内部の各回路に供給す
   る内部電源電圧を生成して出力する電圧生成回路部と、 少なくとも１つのヒューズを有し、ウェーハ状態時に該
   ヒューズが切断されることによって、上記電圧生成回路
   部で生成される内部電源電圧の電圧調整を行うヒューズ
   回路部と、 該ヒューズ回路部と外部端子との接続を制御する接続制
   御回路部とを備え、 該接続制御回路部は、所定の信号が入力されているとき
   は上記ヒューズ回路部を電圧生成回路部から切り離して
   外部端子に接続し、所定の信号が入力されていないとき
   は上記ヒューズ回路部と外部端子との接続を遮断してヒ
   ューズ回路部を上記電圧生成回路部に接続することを特
   徴とする半導体集積回路。
7. 【請求項７】 上記ヒューズ回路部は、１つのヒューズ
   を有する少なくとも１つのヒューズ回路で形成され、上
   記接続制御回路部は、所定の信号が入力されているとき
   は該ヒューズ回路を上記電圧生成回路部から切り離して
   所定の外部端子に接続し、所定の信号が入力されていな
   いときは上記ヒューズ回路と所定の外部端子との接続を
   遮断してヒューズ回路を上記電圧生成回路部に接続する
   ことを特徴とする請求項６に記載の半導体集積回路。
8. 【請求項８】 上記ヒューズ回路部は、１つのヒューズ
   を有する複数のヒューズ回路で形成され、上記接続制御
   回路部は、所定の信号が入力されているときは該各ヒュ
   ーズ回路を上記電圧生成回路部から切り離して対応する
   それぞれの外部端子に接続し、所定の信号が入力されて
   いないときは上記各ヒューズ回路と対応するそれぞれの
   外部端子との接続をすべて遮断して各ヒューズ回路を上
   記電圧生成回路部に接続することを特徴とする請求項６
   に記載の半導体集積回路。
9. 【請求項９】 上記ヒューズ回路は、抵抗体で形成され
   たヒューズで形成されることを特徴とする請求項４、請
   求項５、請求項７又は請求項８のいずれかに記載の半導
   体集積回路。
10. 【請求項１０】 上記ヒューズ回路は、導体で形成され
    たヒューズと、該ヒューズに接続された抵抗とで形成さ
    れることを特徴とする請求項４、請求項５、請求項７又
    は請求項８のいずれかに記載の半導体集積回路。