JPH10289576A - 半導体装置の内部降圧電源回路 - Google Patents
半導体装置の内部降圧電源回路Info
- Publication number
- JPH10289576A JPH10289576A JP9093874A JP9387497A JPH10289576A JP H10289576 A JPH10289576 A JP H10289576A JP 9093874 A JP9093874 A JP 9093874A JP 9387497 A JP9387497 A JP 9387497A JP H10289576 A JPH10289576 A JP H10289576A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- potential
- supply voltage
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の内部降圧電源回路に関し、内部
降圧電源電圧の電位を調整するためのヒューズ回路にお
けるＤＣパス電流を削減し、低消費電力化及び安定動作
を実現することを目的とする。 【解決手段】 制御電圧に応じた内部電源電圧ＶＩＩを
発生する回路１４を有し、通常動作時用と試験動作時用
とにそれぞれ、制御電圧の電位を調整可能とするための
ヒューズ素子を用いた電位調整回路１０，１５を備え、
更に、それぞれ対応する電位調整回路の出力に基づいて
制御電圧の電位を制御する回路１３，１８を備え、通常
動作時用の電位調整回路１０の電源に外部電源電圧ＶＣ
Ｃを用い、試験動作時用の電位調整回路１５の電源に内
部降圧電源電圧ＶＩＩを用いるように構成する。
降圧電源電圧の電位を調整するためのヒューズ回路にお
けるＤＣパス電流を削減し、低消費電力化及び安定動作
を実現することを目的とする。 【解決手段】 制御電圧に応じた内部電源電圧ＶＩＩを
発生する回路１４を有し、通常動作時用と試験動作時用
とにそれぞれ、制御電圧の電位を調整可能とするための
ヒューズ素子を用いた電位調整回路１０，１５を備え、
更に、それぞれ対応する電位調整回路の出力に基づいて
制御電圧の電位を制御する回路１３，１８を備え、通常
動作時用の電位調整回路１０の電源に外部電源電圧ＶＣ
Ｃを用い、試験動作時用の電位調整回路１５の電源に内
部降圧電源電圧ＶＩＩを用いるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の内部
降圧電源回路に係り、特に、その内部降圧電源電圧の電
位を調整するためのヒューズ回路を用いた電源回路の構
成に関する。今日の半導体装置においては、ますます低
消費電力化が要求されてきており、ヒューズ回路で発生
するＤＣパス電流を限りなく０に近づけるための回路技
術が必要となってきている。しかし、従来知られている
電源回路では、その要求に必ずしも満足に応えていると
は言えず、改善の余地が残されている。そこで、かかる
要求を満足するための回路技術が要望されている。
降圧電源回路に係り、特に、その内部降圧電源電圧の電
位を調整するためのヒューズ回路を用いた電源回路の構
成に関する。今日の半導体装置においては、ますます低
消費電力化が要求されてきており、ヒューズ回路で発生
するＤＣパス電流を限りなく０に近づけるための回路技
術が必要となってきている。しかし、従来知られている
電源回路では、その要求に必ずしも満足に応えていると
は言えず、改善の余地が残されている。そこで、かかる
要求を満足するための回路技術が要望されている。
【０００２】
【従来の技術】通常、半導体装置においては、消費電力
の低減、酸化膜圧の耐圧改善、電源電圧の平坦化、外部
電源電圧の移行時期などといった目的から、外部電源電
圧をチップ内部で必要とする電源電圧に降圧して用いる
といったこと（つまり「内部降圧」）が一般的に行われ
ている。
の低減、酸化膜圧の耐圧改善、電源電圧の平坦化、外部
電源電圧の移行時期などといった目的から、外部電源電
圧をチップ内部で必要とする電源電圧に降圧して用いる
といったこと（つまり「内部降圧」）が一般的に行われ
ている。
【０００３】図８には外部電源電圧（ＶＣＣ）に対する
内部降圧電源電圧（ＶＩＩ）の特性の一例が示される。
図示の例は、外部電源電圧としてＶＣＣ＝３．３Ｖを使
用した製品の場合を示したものである。ＶＣＣ＝３．３
Ｖを使用した製品の推奨動作範囲は、一般にカタログよ
りＶＣＣ＝３．０Ｖ〜３．６Ｖの範囲とされている。し
かし、上述した目的より、チップ内部ではＶＩＩ＝２．
４Ｖで平坦（つまり一定）となるように制御された内部
降圧電源回路が実際には使用される。
内部降圧電源電圧（ＶＩＩ）の特性の一例が示される。
図示の例は、外部電源電圧としてＶＣＣ＝３．３Ｖを使
用した製品の場合を示したものである。ＶＣＣ＝３．３
Ｖを使用した製品の推奨動作範囲は、一般にカタログよ
りＶＣＣ＝３．０Ｖ〜３．６Ｖの範囲とされている。し
かし、上述した目的より、チップ内部ではＶＩＩ＝２．
４Ｖで平坦（つまり一定）となるように制御された内部
降圧電源回路が実際には使用される。
【０００４】一方、半導体装置においては、製品不良が
発生することは避けられない。これは、バスタブ・カー
ブなどからも知られるように、その不良時期において、
生産されてからすぐに出現するものと、長年経ってから
寿命により出現するものとの２つの形態に殆どが支配さ
れる。前者の形態を「初期不良」と称している。半導体
装置では、この初期不良を早期に取り除くための試みと
して、例えばバーン・イン（Ｂ．Ｉ．）試験等の加速試
験が行われる。これは、デバイスに対して苛酷な条件
（つまり、電圧が推奨動作範囲より高く、温度も高温と
いった状態で、長時間動作を行わせるといった条件）を
与えることにより、行われるものである。
発生することは避けられない。これは、バスタブ・カー
ブなどからも知られるように、その不良時期において、
生産されてからすぐに出現するものと、長年経ってから
寿命により出現するものとの２つの形態に殆どが支配さ
れる。前者の形態を「初期不良」と称している。半導体
装置では、この初期不良を早期に取り除くための試みと
して、例えばバーン・イン（Ｂ．Ｉ．）試験等の加速試
験が行われる。これは、デバイスに対して苛酷な条件
（つまり、電圧が推奨動作範囲より高く、温度も高温と
いった状態で、長時間動作を行わせるといった条件）を
与えることにより、行われるものである。
【０００５】図８の例では、ＶＣＣ≧４Ｖの範囲を加速
試験領域としており、この範囲では内部降圧電源電圧
（ＶＩＩ）は、ＶＩＩ＝２．４Ｖの平坦状態から解除さ
れ、外部電源電圧（ＶＣＣ）に追従して高電位となるよ
うに制御される。以上に鑑み、従来知られている内部降
圧電源回路は、通常動作時用の電源電圧制御部と試験動
作時用の電源電圧制御部から構成されることが一般的と
なっている。図９にその一構成例が示される。
試験領域としており、この範囲では内部降圧電源電圧
（ＶＩＩ）は、ＶＩＩ＝２．４Ｖの平坦状態から解除さ
れ、外部電源電圧（ＶＣＣ）に追従して高電位となるよ
うに制御される。以上に鑑み、従来知られている内部降
圧電源回路は、通常動作時用の電源電圧制御部と試験動
作時用の電源電圧制御部から構成されることが一般的と
なっている。図９にその一構成例が示される。
【０００６】図９において、５０は通常動作時用ＶＩＩ
電位調整回路を示し、プロセスアウト後にノードＮの電
位に応じた内部降圧電源電圧ＶＩＩの電位を調整可能と
するためのヒューズ素子を用いたヒューズ回路５１と、
該ヒューズ回路５１におけるヒューズ素子の切断状態を
指示する情報をデコードするデコード回路５２とを有し
ている。また、５３はデコード回路５２のデコード結果
に基づいてノードＮの電位を制御する通常動作時用ＶＩ
Ｉ電位制御回路、５４は通常動作時用ＶＩＩ電位制御回
路５３の出力（ノードＮの電位）に応答して内部降圧電
源電圧ＶＩＩを発生するＶＩＩ発生回路を示す。
電位調整回路を示し、プロセスアウト後にノードＮの電
位に応じた内部降圧電源電圧ＶＩＩの電位を調整可能と
するためのヒューズ素子を用いたヒューズ回路５１と、
該ヒューズ回路５１におけるヒューズ素子の切断状態を
指示する情報をデコードするデコード回路５２とを有し
ている。また、５３はデコード回路５２のデコード結果
に基づいてノードＮの電位を制御する通常動作時用ＶＩ
Ｉ電位制御回路、５４は通常動作時用ＶＩＩ電位制御回
路５３の出力（ノードＮの電位）に応答して内部降圧電
源電圧ＶＩＩを発生するＶＩＩ発生回路を示す。
【０００７】同様に、５５は試験動作時用ＶＩＩ電位調
整回路を示し、プロセスアウト後にノードＮの電位に応
じた内部降圧電源電圧ＶＩＩの電位を調整可能とするた
めのヒューズ素子を用いたヒューズ回路５６と、該ヒュ
ーズ回路５６におけるヒューズ素子の切断状態を指示す
る情報をデコードするデコード回路５７とを有してい
る。また、５８はデコード回路５７のデコード結果に基
づいてノードＮの電位を制御する試験動作時用ＶＩＩ電
位制御回路を示す。この試験動作時用ＶＩＩ電位制御回
路５８の出力はノードＮに接続されている。従って、Ｖ
ＩＩ発生回路５４は、試験動作時には、ＶＩＩ電位制御
回路５８の出力（ノードＮの電位）に応答して内部降圧
電源電圧ＶＩＩを発生する。
整回路を示し、プロセスアウト後にノードＮの電位に応
じた内部降圧電源電圧ＶＩＩの電位を調整可能とするた
めのヒューズ素子を用いたヒューズ回路５６と、該ヒュ
ーズ回路５６におけるヒューズ素子の切断状態を指示す
る情報をデコードするデコード回路５７とを有してい
る。また、５８はデコード回路５７のデコード結果に基
づいてノードＮの電位を制御する試験動作時用ＶＩＩ電
位制御回路を示す。この試験動作時用ＶＩＩ電位制御回
路５８の出力はノードＮに接続されている。従って、Ｖ
ＩＩ発生回路５４は、試験動作時には、ＶＩＩ電位制御
回路５８の出力（ノードＮの電位）に応答して内部降圧
電源電圧ＶＩＩを発生する。
【０００８】また、通常動作時用のＶＩＩ電位調整回路
５０及びＶＩＩ電位制御回路５３、試験動作時用のＶＩ
Ｉ電位調整回路５５及びＶＩＩ電位制御回路５８、並び
にＶＩＩ発生回路５４の回路電源として、それぞれ外部
電源電圧（ＶＣＣ）が用いられている。この構成におい
て、ノードＮの電位は、通常動作時用及び試験動作時用
の各ＶＩＩ電位制御回路５３，５８の出力によって決定
される。しかしながら、プロセス変動などといった好ま
しくない状況で製品が作られた時、大抵の場合は、目標
としていたＶＩＩ電位制御用の電圧（ノードＮの電位）
を出力することができなくなってしまうことになる。
５０及びＶＩＩ電位制御回路５３、試験動作時用のＶＩ
Ｉ電位調整回路５５及びＶＩＩ電位制御回路５８、並び
にＶＩＩ発生回路５４の回路電源として、それぞれ外部
電源電圧（ＶＣＣ）が用いられている。この構成におい
て、ノードＮの電位は、通常動作時用及び試験動作時用
の各ＶＩＩ電位制御回路５３，５８の出力によって決定
される。しかしながら、プロセス変動などといった好ま
しくない状況で製品が作られた時、大抵の場合は、目標
としていたＶＩＩ電位制御用の電圧（ノードＮの電位）
を出力することができなくなってしまうことになる。
【０００９】そこで、プロセスアウト後にこのＶＩＩ電
位制御用の電圧（ノードＮの電位）の調整を行えるよう
にするために、上述した通常動作時用ＶＩＩ電位調整回
路５０及び試験動作時用ＶＩＩ電位調整回路５５が設け
られている。すなわち、通常動作時においては、ＶＩＩ
電位調整回路５０内のヒューズ回路５１における各ヒュ
ーズ素子を適宜切断状態とし、このヒューズ素子の切断
状態を指示する情報をデコード回路５２によってデコー
ドし、このデコード結果に基づいて、ＶＩＩ電位制御回
路５３によりノードＮの電位を調整することが可能とな
る。
位制御用の電圧（ノードＮの電位）の調整を行えるよう
にするために、上述した通常動作時用ＶＩＩ電位調整回
路５０及び試験動作時用ＶＩＩ電位調整回路５５が設け
られている。すなわち、通常動作時においては、ＶＩＩ
電位調整回路５０内のヒューズ回路５１における各ヒュ
ーズ素子を適宜切断状態とし、このヒューズ素子の切断
状態を指示する情報をデコード回路５２によってデコー
ドし、このデコード結果に基づいて、ＶＩＩ電位制御回
路５３によりノードＮの電位を調整することが可能とな
る。
【００１０】同様に、試験動作時においては、ＶＩＩ電
位調整回路５５内のヒューズ回路５６における幾つかの
ヒューズ素子を切断状態とし、これらヒューズ素子の切
断状態を指示する情報をデコード回路５７によってデコ
ードし、このデコード結果に基づいて、ＶＩＩ電位制御
回路５８によりノードＮの電位を調整することができ
る。
位調整回路５５内のヒューズ回路５６における幾つかの
ヒューズ素子を切断状態とし、これらヒューズ素子の切
断状態を指示する情報をデコード回路５７によってデコ
ードし、このデコード結果に基づいて、ＶＩＩ電位制御
回路５８によりノードＮの電位を調整することができ
る。
【００１１】
【発明が解決しようとする課題】上述したように従来の
内部降圧電源回路では、プロセスアウト後にノードＮの
電位（つまり内部降圧電源電圧ＶＩＩの電位）を調整可
能とするためのヒューズ回路５１及び５６が用いられて
いるため、各ヒューズ回路ではヒューズ素子を通してＤ
Ｃパス電流が発生してしまう。今日、低消費電力化が進
む中で、このＤＣパス電流の値は、カタログで許容され
た電流値に比べて無視できない大きさとなってきてお
り、問題となっていた。
内部降圧電源回路では、プロセスアウト後にノードＮの
電位（つまり内部降圧電源電圧ＶＩＩの電位）を調整可
能とするためのヒューズ回路５１及び５６が用いられて
いるため、各ヒューズ回路ではヒューズ素子を通してＤ
Ｃパス電流が発生してしまう。今日、低消費電力化が進
む中で、このＤＣパス電流の値は、カタログで許容され
た電流値に比べて無視できない大きさとなってきてお
り、問題となっていた。
【００１２】また、従来技術では内部降圧電源回路を構
成する回路の全ての電源に外部電源電圧（ＶＣＣ）が使
用されているため、上記の問題点は一層顕著に現れる場
合もある。すなわち、この回路構成においてヒューズ回
路における各ヒューズ素子の切断状態が完全でない場合
（つまり、抵抗値としてあまり高いものとならなかった
場合）、ＤＣパス電流が相対的に増大することになる。
その結果、ヒューズ素子の数が増えれば増えるほど、問
題は顕著化してくることになる。最近のデバイスカタロ
グとしては、μＡオーダーの消費電流値が存在し、低消
費電力化は積極的に行わなければならない状況にある。
このヒューズ回路におけるＤＣパス電流は、このμＡオ
ーダーのカタログ値を左右しかねないため、その電流値
を極力抑えることが必要である。
成する回路の全ての電源に外部電源電圧（ＶＣＣ）が使
用されているため、上記の問題点は一層顕著に現れる場
合もある。すなわち、この回路構成においてヒューズ回
路における各ヒューズ素子の切断状態が完全でない場合
（つまり、抵抗値としてあまり高いものとならなかった
場合）、ＤＣパス電流が相対的に増大することになる。
その結果、ヒューズ素子の数が増えれば増えるほど、問
題は顕著化してくることになる。最近のデバイスカタロ
グとしては、μＡオーダーの消費電流値が存在し、低消
費電力化は積極的に行わなければならない状況にある。
このヒューズ回路におけるＤＣパス電流は、このμＡオ
ーダーのカタログ値を左右しかねないため、その電流値
を極力抑えることが必要である。
【００１３】また、ＤＣパス電流が増大すると、各ヒュ
ーズ素子の両端に現れる電圧（つまりヒューズ素子の切
断状態を指示する情報）が不安定となる可能性があり、
そのために、ヒューズ回路自体の動作信頼性が低下する
といった不都合もある。これは、内部降圧電源回路全体
としての動作を不安定にするものである。本発明は、か
かる従来技術における課題に鑑み創作されたもので、外
部電源電圧を内部で必要とする電源電圧に降圧して使用
する半導体装置において、その内部降圧電源電圧の電位
を調整するためのヒューズ回路におけるＤＣパス電流を
削減し、ひいては低消費電力化を図り、安定動作を実現
することができる内部降圧電源回路を提供することを目
的とする。
ーズ素子の両端に現れる電圧（つまりヒューズ素子の切
断状態を指示する情報）が不安定となる可能性があり、
そのために、ヒューズ回路自体の動作信頼性が低下する
といった不都合もある。これは、内部降圧電源回路全体
としての動作を不安定にするものである。本発明は、か
かる従来技術における課題に鑑み創作されたもので、外
部電源電圧を内部で必要とする電源電圧に降圧して使用
する半導体装置において、その内部降圧電源電圧の電位
を調整するためのヒューズ回路におけるＤＣパス電流を
削減し、ひいては低消費電力化を図り、安定動作を実現
することができる内部降圧電源回路を提供することを目
的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、半導体装置において外部から供給
される外部電源電圧を内部電源電圧に降圧する内部降圧
電源回路であって、制御電圧に応答して前記内部電源電
圧を発生する回路と、通常動作時用と試験動作時用とに
それぞれ設けられ、前記制御電圧の電位を調整可能とす
るためのヒューズ素子を有する電位調整回路と、通常動
作時用と試験動作時用とにそれぞれ設けられ、それぞれ
対応する前記電位調整回路の出力に基づいて前記制御電
圧の電位を制御する電位制御回路とを具備し、前記通常
動作時用の電位調整回路の電源として前記外部電源電圧
を用い、前記試験動作時用の電位調整回路の電源として
前記内部電源電圧を用いることを特徴とする半導体装置
の内部降圧電源回路が提供される。
め、本発明によれば、半導体装置において外部から供給
される外部電源電圧を内部電源電圧に降圧する内部降圧
電源回路であって、制御電圧に応答して前記内部電源電
圧を発生する回路と、通常動作時用と試験動作時用とに
それぞれ設けられ、前記制御電圧の電位を調整可能とす
るためのヒューズ素子を有する電位調整回路と、通常動
作時用と試験動作時用とにそれぞれ設けられ、それぞれ
対応する前記電位調整回路の出力に基づいて前記制御電
圧の電位を制御する電位制御回路とを具備し、前記通常
動作時用の電位調整回路の電源として前記外部電源電圧
を用い、前記試験動作時用の電位調整回路の電源として
前記内部電源電圧を用いることを特徴とする半導体装置
の内部降圧電源回路が提供される。
【００１５】本発明の構成によれば、バーン・イン試験
等の試験動作時に動作が要求される回路部分（すなわち
電位調整回路）の電源に通常の電源電圧（外部電源電
圧）よりも低い電位の電圧（内部降圧電源電圧）が用い
られているので、電位調整回路内のヒューズ素子に流れ
るＤＣパス電流を相対的に削減することができる。これ
は、低消費電力化に寄与するものである。
等の試験動作時に動作が要求される回路部分（すなわち
電位調整回路）の電源に通常の電源電圧（外部電源電
圧）よりも低い電位の電圧（内部降圧電源電圧）が用い
られているので、電位調整回路内のヒューズ素子に流れ
るＤＣパス電流を相対的に削減することができる。これ
は、低消費電力化に寄与するものである。
【００１６】また、ＤＣパス電流が相対的に削減される
ことにより、ヒューズ素子の両端に現れる電圧（つまり
ヒューズ素子の切断状態を指示する情報）が相対的に安
定化される。これによって、内部降圧電源回路全体の安
定動作を実現することが可能となる。なお、本発明の他
の構成上の特徴及び作用の詳細については、添付図面を
参照しつつ以下に記述される実施形態を用いて説明す
る。
ことにより、ヒューズ素子の両端に現れる電圧（つまり
ヒューズ素子の切断状態を指示する情報）が相対的に安
定化される。これによって、内部降圧電源回路全体の安
定動作を実現することが可能となる。なお、本発明の他
の構成上の特徴及び作用の詳細については、添付図面を
参照しつつ以下に記述される実施形態を用いて説明す
る。
【００１７】
【発明の実施の形態】図１には本発明の第１実施形態に
係る半導体装置の内部降圧電源回路の構成が示される。
本実施形態に係る内部降圧電源回路は、構成的には、図
９に示した従来技術の場合と殆ど同じである。すなわ
ち、本実施形態において、参照符号１０〜１８が付され
た構成要素は、図９において参照符号５０〜５８が付さ
れた構成要素にそれぞれ対応するものであり、各々の作
用については同じであるので、その説明は省略する。
係る半導体装置の内部降圧電源回路の構成が示される。
本実施形態に係る内部降圧電源回路は、構成的には、図
９に示した従来技術の場合と殆ど同じである。すなわ
ち、本実施形態において、参照符号１０〜１８が付され
た構成要素は、図９において参照符号５０〜５８が付さ
れた構成要素にそれぞれ対応するものであり、各々の作
用については同じであるので、その説明は省略する。
【００１８】本実施形態に係る内部降圧電源回路の特徴
は、バーン・イン試験等の試験動作時に動作が要求され
るＶＩＩ電位調整回路１５（ヒューズ回路１６及びデコ
ード回路１７を含む）にのみ、回路電源として外部電源
電圧ＶＣＣよりも低い電位の内部降圧電源電圧ＶＩＩを
使用し、他の全ての回路には回路電源として外部電源電
圧ＶＣＣを使用したことである。
は、バーン・イン試験等の試験動作時に動作が要求され
るＶＩＩ電位調整回路１５（ヒューズ回路１６及びデコ
ード回路１７を含む）にのみ、回路電源として外部電源
電圧ＶＣＣよりも低い電位の内部降圧電源電圧ＶＩＩを
使用し、他の全ての回路には回路電源として外部電源電
圧ＶＣＣを使用したことである。
【００１９】図２〜図４には本実施形態の内部降圧電源
回路を構成する各回路の具体的な一構成例が示される。
図２は通常動作時用ＶＩＩ電位調整回路１０（ヒューズ
回路１１及びデコード回路１２）の一構成例を示す。図
示のように、ヒューズ回路１１は、ヒューズ素子Ｆ１〜
Ｆ６と、ｎチャネルトランジスタＱ１〜Ｑ３と、インバ
ータＩＶ１〜ＩＶ１５とを用いて構成されており、デコ
ード回路１２は、インバータＩＶ２１〜ＩＶ２７と、Ａ
ＮＤゲートＡＤ１〜ＡＤ５とを用いて構成されている。
また、ＦＯ１〜ＦＯ３はそれぞれヒューズ素子の切断状
態を指示する情報、ＤＯ１，ＤＯＸ１〜ＤＯ５，ＤＯＸ
５はそれぞれデコード情報を表している。
回路を構成する各回路の具体的な一構成例が示される。
図２は通常動作時用ＶＩＩ電位調整回路１０（ヒューズ
回路１１及びデコード回路１２）の一構成例を示す。図
示のように、ヒューズ回路１１は、ヒューズ素子Ｆ１〜
Ｆ６と、ｎチャネルトランジスタＱ１〜Ｑ３と、インバ
ータＩＶ１〜ＩＶ１５とを用いて構成されており、デコ
ード回路１２は、インバータＩＶ２１〜ＩＶ２７と、Ａ
ＮＤゲートＡＤ１〜ＡＤ５とを用いて構成されている。
また、ＦＯ１〜ＦＯ３はそれぞれヒューズ素子の切断状
態を指示する情報、ＤＯ１，ＤＯＸ１〜ＤＯ５，ＤＯＸ
５はそれぞれデコード情報を表している。
【００２０】図３は試験動作時用ＶＩＩ電位調整回路１
５（ヒューズ回路１６及びデコード回路１７）の一構成
例を示す。図示のように、ヒューズ回路１６は、ヒュー
ズ素子Ｆ１１〜Ｆ１８と、ｎチャネルトランジスタＱ１
１〜Ｑ１４と、インバータＩＶ３１〜ＩＶ５０とを用い
て構成されており、デコード回路１７は、インバータＩ
Ｖ５１〜ＩＶ６３と、ＡＮＤゲートＡＤ１１〜ＡＤ１９
とを用いて構成されている。また、ＦＯ１１〜ＦＯ１４
はそれぞれヒューズ素子の切断状態を指示する情報、Ｄ
Ｏ１１，ＤＯＸ１１〜ＤＯ１９，ＤＯＸ１９はそれぞれ
デコード情報を表している。
５（ヒューズ回路１６及びデコード回路１７）の一構成
例を示す。図示のように、ヒューズ回路１６は、ヒュー
ズ素子Ｆ１１〜Ｆ１８と、ｎチャネルトランジスタＱ１
１〜Ｑ１４と、インバータＩＶ３１〜ＩＶ５０とを用い
て構成されており、デコード回路１７は、インバータＩ
Ｖ５１〜ＩＶ６３と、ＡＮＤゲートＡＤ１１〜ＡＤ１９
とを用いて構成されている。また、ＦＯ１１〜ＦＯ１４
はそれぞれヒューズ素子の切断状態を指示する情報、Ｄ
Ｏ１１，ＤＯＸ１１〜ＤＯ１９，ＤＯＸ１９はそれぞれ
デコード情報を表している。
【００２１】図４は通常動作時用及び試験動作時用の各
ＶＩＩ電位制御回路１３及び１８とＶＩＩ発生回路１４
の一構成例を示す。図示のように、通常動作時用ＶＩＩ
電位制御回路１３は、第１のカレントミラー回路（ｐチ
ャネルトランジスタＱ２１及びＱ２２、ｎチャネルトラ
ンジスタＱ２３及びＱ２４、抵抗器Ｒ１）と、第２のカ
レントミラー回路（ｐチャネルトランジスタＱ２５及び
Ｑ２６、ｎチャネルトランジスタＱ２７〜Ｑ２９）と、
ｐチャネルトランジスタＱ３０と、第３のカレントミラ
ー回路（ｐチャネルトランジスタＱ３１及びＱ３２、ｎ
チャネルトランジスタＱ３３〜Ｑ３５）と、ｐチャネル
トランジスタＱ３６と、デコード情報ＤＯ１，ＤＯＸ１
〜ＤＯ５，ＤＯＸ５に応答するトランスファゲートＴＧ
１〜ＴＧ５と、該トランスファゲートのオン／オフによ
ってその抵抗値が変わる抵抗器ストリング（抵抗器Ｒ１
１〜Ｒ１６）とを用いて構成されている。また、試験動
作時用ＶＩＩ電位制御回路１８は、レベルシフタを構成
するｐチャネルトランジスタＱ４１〜Ｑ４３及び抵抗器
Ｒ２と、カレントミラー回路（ｐチャネルトランジスタ
Ｑ４４及びＱ４５、ｎチャネルトランジスタＱ４６〜Ｑ
４８）と、ｐチャネルトランジスタＱ４９と、デコード
情報ＤＯ１１，ＤＯＸ１１〜ＤＯ１９，ＤＯＸ１９に応
答するトランスファゲートＴＧ１１〜ＴＧ１９と、該ト
ランスファゲートのオン／オフによってその抵抗値が変
わる抵抗器ストリング（抵抗器Ｒ２１〜Ｒ３０）とを用
いて構成されている。また、ＶＩＩ発生回路１４は、各
ＶＩＩ電位制御回路１３及び１８の出力端（ノードＮ）
の電位に応答するｎチャネルトランジスタＱ５０を用い
て構成されている。つまり、図示の例では、トランジス
タＱ５０のゲートの電位（ノードＮの電位）に応じて外
部電源電圧ＶＣＣから内部降圧電源電圧ＶＩＩへと変換
を行っている。
ＶＩＩ電位制御回路１３及び１８とＶＩＩ発生回路１４
の一構成例を示す。図示のように、通常動作時用ＶＩＩ
電位制御回路１３は、第１のカレントミラー回路（ｐチ
ャネルトランジスタＱ２１及びＱ２２、ｎチャネルトラ
ンジスタＱ２３及びＱ２４、抵抗器Ｒ１）と、第２のカ
レントミラー回路（ｐチャネルトランジスタＱ２５及び
Ｑ２６、ｎチャネルトランジスタＱ２７〜Ｑ２９）と、
ｐチャネルトランジスタＱ３０と、第３のカレントミラ
ー回路（ｐチャネルトランジスタＱ３１及びＱ３２、ｎ
チャネルトランジスタＱ３３〜Ｑ３５）と、ｐチャネル
トランジスタＱ３６と、デコード情報ＤＯ１，ＤＯＸ１
〜ＤＯ５，ＤＯＸ５に応答するトランスファゲートＴＧ
１〜ＴＧ５と、該トランスファゲートのオン／オフによ
ってその抵抗値が変わる抵抗器ストリング（抵抗器Ｒ１
１〜Ｒ１６）とを用いて構成されている。また、試験動
作時用ＶＩＩ電位制御回路１８は、レベルシフタを構成
するｐチャネルトランジスタＱ４１〜Ｑ４３及び抵抗器
Ｒ２と、カレントミラー回路（ｐチャネルトランジスタ
Ｑ４４及びＱ４５、ｎチャネルトランジスタＱ４６〜Ｑ
４８）と、ｐチャネルトランジスタＱ４９と、デコード
情報ＤＯ１１，ＤＯＸ１１〜ＤＯ１９，ＤＯＸ１９に応
答するトランスファゲートＴＧ１１〜ＴＧ１９と、該ト
ランスファゲートのオン／オフによってその抵抗値が変
わる抵抗器ストリング（抵抗器Ｒ２１〜Ｒ３０）とを用
いて構成されている。また、ＶＩＩ発生回路１４は、各
ＶＩＩ電位制御回路１３及び１８の出力端（ノードＮ）
の電位に応答するｎチャネルトランジスタＱ５０を用い
て構成されている。つまり、図示の例では、トランジス
タＱ５０のゲートの電位（ノードＮの電位）に応じて外
部電源電圧ＶＣＣから内部降圧電源電圧ＶＩＩへと変換
を行っている。
【００２２】図２〜図４に示される構成において、各ヒ
ューズ回路１１，１６から出力されたヒューズ情報（ヒ
ューズ素子の切断状態を指示する情報）ＦＯ１〜ＦＯ
３，ＦＯ１１〜ＦＯ１４は、それぞれ対応するデコード
回路１２，１７によってデコードされ、そのデコード結
果（デコード情報）ＤＯ１，ＤＯＸ１〜ＤＯ５，ＤＯＸ
５、ＤＯ１１，ＤＯＸ１１〜ＤＯ１９，ＤＯＸ１９に基
づいて、各ＶＩＩ電位制御回路１３，１８内の抵抗器ス
トリング（抵抗器Ｒ１１〜Ｒ１６，Ｒ２１〜Ｒ３０）の
抵抗値が決定され、その決定された抵抗値に応じてノー
ドＮの電位、すなわち内部降圧電源電圧ＶＩＩの電位が
決定される。
ューズ回路１１，１６から出力されたヒューズ情報（ヒ
ューズ素子の切断状態を指示する情報）ＦＯ１〜ＦＯ
３，ＦＯ１１〜ＦＯ１４は、それぞれ対応するデコード
回路１２，１７によってデコードされ、そのデコード結
果（デコード情報）ＤＯ１，ＤＯＸ１〜ＤＯ５，ＤＯＸ
５、ＤＯ１１，ＤＯＸ１１〜ＤＯ１９，ＤＯＸ１９に基
づいて、各ＶＩＩ電位制御回路１３，１８内の抵抗器ス
トリング（抵抗器Ｒ１１〜Ｒ１６，Ｒ２１〜Ｒ３０）の
抵抗値が決定され、その決定された抵抗値に応じてノー
ドＮの電位、すなわち内部降圧電源電圧ＶＩＩの電位が
決定される。
【００２３】以上説明したように、第１実施形態の構成
によれば、試験動作時用ＶＩＩ電位調整回路１５（ヒュ
ーズ回路１６及びデコード回路１７）の電源に通常の電
源電圧（ＶＣＣ）よりも低い電位の内部降圧電源電圧Ｖ
ＩＩが用いられているので、ヒューズ回路１６における
各ヒューズ素子Ｆ１１〜Ｆ１８に流れるＤＣパス電流を
相対的に削減することができる。
によれば、試験動作時用ＶＩＩ電位調整回路１５（ヒュ
ーズ回路１６及びデコード回路１７）の電源に通常の電
源電圧（ＶＣＣ）よりも低い電位の内部降圧電源電圧Ｖ
ＩＩが用いられているので、ヒューズ回路１６における
各ヒューズ素子Ｆ１１〜Ｆ１８に流れるＤＣパス電流を
相対的に削減することができる。
【００２４】回路全体におけるＤＣパス電流の削減の効
果を定量的に表すと、以下の式のようになる。 ＩＣＣ＝Ｉ×｛（ｎｎ×ＶＣＣ）＋（ｎｂ×ＶＩＩ）｝
／（ｎｎ＋ｎｂ）×ＶＣＣ ここに、ＩＣＣは対策後（本実施形態）のＤＣパス電
流、Ｉは対策前（例えば図９に示した従来技術）のＤＣ
パス電流、ｎｎは通常動作時用のヒューズ回路１１にお
けるヒューズ素子のパス数、ｎｂは試験動作時用のヒュ
ーズ回路１６におけるヒューズ素子のパス数を表してい
る。
果を定量的に表すと、以下の式のようになる。 ＩＣＣ＝Ｉ×｛（ｎｎ×ＶＣＣ）＋（ｎｂ×ＶＩＩ）｝
／（ｎｎ＋ｎｂ）×ＶＣＣ ここに、ＩＣＣは対策後（本実施形態）のＤＣパス電
流、Ｉは対策前（例えば図９に示した従来技術）のＤＣ
パス電流、ｎｎは通常動作時用のヒューズ回路１１にお
けるヒューズ素子のパス数、ｎｂは試験動作時用のヒュ
ーズ回路１６におけるヒューズ素子のパス数を表してい
る。
【００２５】図２及び図３に示す構成例では、ｎｎ＝
３、ｎｂ＝４であり、また、ＶＣＣ＝３．３Ｖ、ＶＩＩ
＝２．４Ｖで考えると、 ＩＣＣ＝Ｉ×｛（３×３．３）＋（４×２．４）｝／（３＋４）×３．３ ＝０．８４Ｉ となり、約１６％の電流削減となる。
３、ｎｂ＝４であり、また、ＶＣＣ＝３．３Ｖ、ＶＩＩ
＝２．４Ｖで考えると、 ＩＣＣ＝Ｉ×｛（３×３．３）＋（４×２．４）｝／（３＋４）×３．３ ＝０．８４Ｉ となり、約１６％の電流削減となる。
【００２６】このように、本実施形態の構成によれば、
ヒューズ回路で発生するＤＣパス電流を削減することが
できるので、昨今要求されている低消費電力化に十分に
応えることができる。また、ＤＣパス電流を削減するこ
とにより、ヒューズ回路における各ヒューズ素子の両端
に現れる電圧（つまり各ヒューズ素子の切断状態を指示
する情報）を次段のデコード回路に安定して供給するこ
とができる。これによって、ヒューズ回路及びデコード
回路を含めた内部降圧電源回路全体の動作を安定に維持
することが可能となる。
ヒューズ回路で発生するＤＣパス電流を削減することが
できるので、昨今要求されている低消費電力化に十分に
応えることができる。また、ＤＣパス電流を削減するこ
とにより、ヒューズ回路における各ヒューズ素子の両端
に現れる電圧（つまり各ヒューズ素子の切断状態を指示
する情報）を次段のデコード回路に安定して供給するこ
とができる。これによって、ヒューズ回路及びデコード
回路を含めた内部降圧電源回路全体の動作を安定に維持
することが可能となる。
【００２７】図５には本発明の第２実施形態に係る半導
体装置の内部降圧電源回路の構成が示される。本実施形
態に係る内部降圧電源回路は、上述した第１実施形態に
係る回路構成と実質上同じ構成を有している。この第２
実施形態に係る内部降圧電源回路の特徴は、通常動作時
用及び試験動作時用の各ＶＩＩ電位調整回路１０及び１
５の電源としてそれぞれ専用の電源回路２０及び３０を
設けたことである。
体装置の内部降圧電源回路の構成が示される。本実施形
態に係る内部降圧電源回路は、上述した第１実施形態に
係る回路構成と実質上同じ構成を有している。この第２
実施形態に係る内部降圧電源回路の特徴は、通常動作時
用及び試験動作時用の各ＶＩＩ電位調整回路１０及び１
５の電源としてそれぞれ専用の電源回路２０及び３０を
設けたことである。
【００２８】図６には各電源回路２０及び３０の一構成
例が示される。図示の例では、通常動作時用電源回路２
０は、外部電源電圧ＶＣＣのラインにドレインが接続さ
れ且つ該ドレインにゲートが接続されたｎチャネルトラ
ンジスタ２１によって構成されている（図６（ａ）参
照）。そして、トランジスタ２１のソースより、通常動
作時用ＶＩＩ電位調整回路１０に供給されるべき電源電
圧ＶＣＣＬが取り出されるようになっている。つまり、
外部電源電圧ＶＣＣから該外部電源電圧ＶＣＣよりも低
い電位の電圧ＶＣＣＬを生成している。
例が示される。図示の例では、通常動作時用電源回路２
０は、外部電源電圧ＶＣＣのラインにドレインが接続さ
れ且つ該ドレインにゲートが接続されたｎチャネルトラ
ンジスタ２１によって構成されている（図６（ａ）参
照）。そして、トランジスタ２１のソースより、通常動
作時用ＶＩＩ電位調整回路１０に供給されるべき電源電
圧ＶＣＣＬが取り出されるようになっている。つまり、
外部電源電圧ＶＣＣから該外部電源電圧ＶＣＣよりも低
い電位の電圧ＶＣＣＬを生成している。
【００２９】同様に、試験動作時用電源回路３０も、外
部電源電圧ＶＣＣのラインにドレインが接続され且つ該
ドレインにゲートが接続されたｎチャネルトランジスタ
３１によって構成されている（図６（ｂ）参照）。そし
て、トランジスタ３１のソースより、試験動作時用ＶＩ
Ｉ電位調整回路１５に供給されるべき電源電圧ＶＣＣＬ
が取り出されるようになっている。つまり、外部電源電
圧ＶＣＣから該外部電源電圧ＶＣＣよりも低い電位の電
圧ＶＣＣＬを生成している。
部電源電圧ＶＣＣのラインにドレインが接続され且つ該
ドレインにゲートが接続されたｎチャネルトランジスタ
３１によって構成されている（図６（ｂ）参照）。そし
て、トランジスタ３１のソースより、試験動作時用ＶＩ
Ｉ電位調整回路１５に供給されるべき電源電圧ＶＣＣＬ
が取り出されるようになっている。つまり、外部電源電
圧ＶＣＣから該外部電源電圧ＶＣＣよりも低い電位の電
圧ＶＣＣＬを生成している。
【００３０】かかる構成を有する電源回路２０及び３０
を用いることにより、ヒューズ素子に流れるＤＣパス電
流を更に削減することができ、更なる低消費電力化を実
現することが可能となる。図７には各電源回路２０及び
３０の他の構成例が示される。図示の例では、通常動作
時用電源回路２０は、外部電源電圧ＶＣＣのラインにド
レインが接続され且つ該ドレインにゲートが接続された
ｎチャネルトランジスタ２２によって構成されている
（図７（ａ）参照）。そして、トランジスタ２２のソー
スより、通常動作時用ＶＩＩ電位調整回路１０に供給さ
れるべき電源電圧ＶＣＣＬが取り出されるようになって
いる。つまり、外部電源電圧ＶＣＣから該外部電源電圧
ＶＣＣよりも低い電位の電圧ＶＣＣＬを生成している。
を用いることにより、ヒューズ素子に流れるＤＣパス電
流を更に削減することができ、更なる低消費電力化を実
現することが可能となる。図７には各電源回路２０及び
３０の他の構成例が示される。図示の例では、通常動作
時用電源回路２０は、外部電源電圧ＶＣＣのラインにド
レインが接続され且つ該ドレインにゲートが接続された
ｎチャネルトランジスタ２２によって構成されている
（図７（ａ）参照）。そして、トランジスタ２２のソー
スより、通常動作時用ＶＩＩ電位調整回路１０に供給さ
れるべき電源電圧ＶＣＣＬが取り出されるようになって
いる。つまり、外部電源電圧ＶＣＣから該外部電源電圧
ＶＣＣよりも低い電位の電圧ＶＣＣＬを生成している。
【００３１】一方、試験動作時用電源回路３０は、内部
降圧電源電圧ＶＩＩのラインにドレインが接続され且つ
該ドレインにゲートが接続されたｎチャネルトランジス
タ３２によって構成されている（図７（ｂ）参照）。そ
して、トランジスタ３２のソースより、試験動作時用Ｖ
ＩＩ電位調整回路１５に供給されるべき電源電圧ＶＩＩ
Ｌが取り出されるようになっている。つまり、内部降圧
電源電圧ＶＩＩから該内部降圧電源電圧ＶＩＩよりも更
に低い電位の電圧ＶＩＩＬを生成している。
降圧電源電圧ＶＩＩのラインにドレインが接続され且つ
該ドレインにゲートが接続されたｎチャネルトランジス
タ３２によって構成されている（図７（ｂ）参照）。そ
して、トランジスタ３２のソースより、試験動作時用Ｖ
ＩＩ電位調整回路１５に供給されるべき電源電圧ＶＩＩ
Ｌが取り出されるようになっている。つまり、内部降圧
電源電圧ＶＩＩから該内部降圧電源電圧ＶＩＩよりも更
に低い電位の電圧ＶＩＩＬを生成している。
【００３２】かかる構成を有する電源回路２０及び３０
を用いることにより、図６の構成例の場合に比べて、更
に一層の低消費電力化を図ることが可能となる。なお、
図６及び図７に示す電源回路２０，３０の構成例では、
外部電源電圧ＶＣＣ又は内部降圧電源電圧ＶＩＩのレベ
ルに対してｎチャネルトランジスタ１個分のしきい値電
圧だけ降圧したレベルを有する電圧を生成するようにし
たが、電源回路２０，３０の構成例は図示の例に限定さ
れないことはもちろんである。
を用いることにより、図６の構成例の場合に比べて、更
に一層の低消費電力化を図ることが可能となる。なお、
図６及び図７に示す電源回路２０，３０の構成例では、
外部電源電圧ＶＣＣ又は内部降圧電源電圧ＶＩＩのレベ
ルに対してｎチャネルトランジスタ１個分のしきい値電
圧だけ降圧したレベルを有する電圧を生成するようにし
たが、電源回路２０，３０の構成例は図示の例に限定さ
れないことはもちろんである。
【００３３】
【発明の効果】以上説明したように本発明によれば、外
部電源電圧を内部で必要とする電源電圧に降圧して使用
する半導体装置において、その内部降圧電源電圧の電位
を調整するためのヒューズ回路におけるＤＣパス電流を
削減することができる。これによって、低消費電力化及
び安定動作を実現することが可能となる。
部電源電圧を内部で必要とする電源電圧に降圧して使用
する半導体装置において、その内部降圧電源電圧の電位
を調整するためのヒューズ回路におけるＤＣパス電流を
削減することができる。これによって、低消費電力化及
び安定動作を実現することが可能となる。
【図１】本発明の第１実施形態に係る半導体装置の内部
降圧電源回路の構成を示すブロック図である。
降圧電源回路の構成を示すブロック図である。
【図２】図１における通常動作時用ＶＩＩ電位調整回路
の一例を示す回路図である。
の一例を示す回路図である。
【図３】図１における試験動作時用ＶＩＩ電位調整回路
の一例を示す回路図である。
の一例を示す回路図である。
【図４】図１におけるＶＩＩ電位制御回路及びＶＩＩ発
生回路の一例を示す回路図である。
生回路の一例を示す回路図である。
【図５】本発明の第２実施形態に係る半導体装置の内部
降圧電源回路の構成を示すブロック図である。
降圧電源回路の構成を示すブロック図である。
【図６】図５における通常動作時用及び試験動作時用の
各電源回路の一例を示す回路図である。
各電源回路の一例を示す回路図である。
【図７】図５における通常動作時用及び試験動作時用の
各電源回路の他の例を示す回路図である。
各電源回路の他の例を示す回路図である。
【図８】外部電源電圧（ＶＣＣ）対内部降圧電源電圧
（ＶＩＩ）の特性図である。
（ＶＩＩ）の特性図である。
【図９】従来技術の半導体装置の内部降圧電源回路の構
成を示すブロック図である。
成を示すブロック図である。
１０…通常動作時用ＶＩＩ電位調整回路 １１…（通常動作時用の）ヒューズ回路 １２…（通常動作時用の）デコード回路 １３…通常動作時用ＶＩＩ電位制御回路 １４…ＶＩＩ発生回路 １５…試験動作時用ＶＩＩ電位調整回路 １６…（試験動作時用の）ヒューズ回路 １７…（試験動作時用の）デコード回路 １８…試験動作時用ＶＩＩ電位制御回路 ２０…通常動作時用電源回路 ３０…試験動作時用電源回路 ＶＣＣ…外部から供給される電源電圧 ＶＩＩ…内部で降圧された電源電圧 Ｎ…ＶＩＩ電位制御回路の出力ノード
Claims (6)
- 【請求項１】 半導体装置において外部から供給される
外部電源電圧を内部電源電圧に降圧する内部降圧電源回
路であって、 制御電圧に応答して前記内部電源電圧を発生する回路
と、 通常動作時用と試験動作時用とにそれぞれ設けられ、前
記制御電圧の電位を調整可能とするためのヒューズ素子
を有する電位調整回路と、 通常動作時用と試験動作時用とにそれぞれ設けられ、そ
れぞれ対応する前記電位調整回路の出力に基づいて前記
制御電圧の電位を制御する電位制御回路とを具備し、 前記通常動作時用の電位調整回路の電源として前記外部
電源電圧を用い、前記試験動作時用の電位調整回路の電
源として前記内部電源電圧を用いることを特徴とする半
導体装置の内部降圧電源回路。 - 【請求項２】 前記通常動作時用の電位調整回路の電源
として設けられた専用の電源回路を更に具備し、該電源
回路により、前記外部電源電圧から該外部電源電圧より
も低い電位の電圧を生成することを特徴とする請求項１
に記載の半導体装置の内部降圧電源回路。 - 【請求項３】 前記試験動作時用の電位調整回路の電源
として設けられた専用の電源回路を更に具備し、該電源
回路により、前記外部電源電圧から該外部電源電圧より
も低い電位の電圧を生成することを特徴とする請求項１
に記載の半導体装置の内部降圧電源回路。 - 【請求項４】 前記試験動作時用の電位調整回路の電源
として設けられた専用の電源回路を更に具備し、該電源
回路により、前記内部電源電圧から該内部電源電圧より
も低い電位の電圧を生成することを特徴とする請求項１
に記載の半導体装置の内部降圧電源回路。 - 【請求項５】 前記通常動作時用の電位制御回路及び前
記試験動作時用の電位制御回路は、前記制御電圧の電位
を決定する抵抗器ストリングをそれぞれ有することを特
徴とする請求項１から４のいずれか一項に記載の半導体
装置の内部降圧電源回路。 - 【請求項６】 前記通常動作時用の電位調整回路及び前
記試験動作時用の電位調整回路は、それぞれ、前記制御
電圧の電位を調整可能とするための複数のヒューズ素子
を含むヒューズ回路と、該ヒューズ回路におけるヒュー
ズ素子の切断状態を指示する情報をデコードするデコー
ド回路とを有し、各々のデコード回路のデコード結果に
応じてそれぞれ対応する前記抵抗器ストリングの抵抗値
が決定されることを特徴とする請求項５に記載の半導体
装置の内部降圧電源回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09387497A JP3315621B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の内部降圧電源回路 |
| US08/926,463 US5994886A (en) | 1997-04-11 | 1997-09-10 | Internal step-down power supply circuit of semiconductor device |
| KR1019970051299A KR100274729B1 (ko) | 1997-04-11 | 1997-10-07 | 반도체장치의내부강압전원회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09387497A JP3315621B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の内部降圧電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289576A true JPH10289576A (ja) | 1998-10-27 |
| JP3315621B2 JP3315621B2 (ja) | 2002-08-19 |
Family
ID=14094623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09387497A Expired - Fee Related JP3315621B2 (ja) | 1997-04-11 | 1997-04-11 | 半導体装置の内部降圧電源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5994886A (ja) |
| JP (1) | JP3315621B2 (ja) |
| KR (1) | KR100274729B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464945B1 (ko) * | 2000-12-30 | 2005-01-05 | 주식회사 하이닉스반도체 | 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스 |
| KR100596872B1 (ko) * | 1999-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 내부전원전압 발생장치의 레벨 튜닝 회로 |
| US7760566B2 (en) | 2007-02-02 | 2010-07-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device for preventing supply of excess specific stress item and test method thereof |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4225630B2 (ja) * | 1999-05-27 | 2009-02-18 | 株式会社ルネサステクノロジ | 電圧発生回路 |
| KR100636916B1 (ko) * | 1999-12-30 | 2006-10-19 | 주식회사 하이닉스반도체 | 내부전압 레벨 검출장치 |
| US7095273B2 (en) * | 2001-04-05 | 2006-08-22 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
| CN100385361C (zh) * | 2002-12-13 | 2008-04-30 | 上海贝岭股份有限公司 | 应用于低功耗场合的一组以上电源电压的电源供电结构 |
| US10539971B2 (en) * | 2016-03-14 | 2020-01-21 | Viasat, Inc. | Adaptive voltage scaling circuitry |
| CN106304502B (zh) * | 2016-09-28 | 2017-12-08 | 东莞铭普光磁股份有限公司 | 一种照明装置的电源控制电路及系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189799A (ja) * | 1989-01-17 | 1990-07-25 | Nec Corp | 不揮発性半導体記憶装置の高電圧制御回路 |
| JP2870312B2 (ja) * | 1992-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体メモリ回路の調整方法 |
| JP3071600B2 (ja) * | 1993-02-26 | 2000-07-31 | 日本電気株式会社 | 半導体記憶装置 |
| US5463585A (en) * | 1993-04-14 | 1995-10-31 | Nec Corporation | Semiconductor device incorporating voltage reduction circuit therein |
| JP3156447B2 (ja) * | 1993-06-17 | 2001-04-16 | 富士通株式会社 | 半導体集積回路 |
| JPH0757472A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 半導体集積回路装置 |
-
1997
- 1997-04-11 JP JP09387497A patent/JP3315621B2/ja not_active Expired - Fee Related
- 1997-09-10 US US08/926,463 patent/US5994886A/en not_active Expired - Fee Related
- 1997-10-07 KR KR1019970051299A patent/KR100274729B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596872B1 (ko) * | 1999-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 내부전원전압 발생장치의 레벨 튜닝 회로 |
| KR100464945B1 (ko) * | 2000-12-30 | 2005-01-05 | 주식회사 하이닉스반도체 | 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스 |
| US7760566B2 (en) | 2007-02-02 | 2010-07-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device for preventing supply of excess specific stress item and test method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3315621B2 (ja) | 2002-08-19 |
| US5994886A (en) | 1999-11-30 |
| KR100274729B1 (ko) | 2000-12-15 |
| KR19980079400A (ko) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6985027B2 (en) | Voltage step down circuit with reduced leakage current | |
| JP4927356B2 (ja) | 半導体装置 | |
| US10454466B1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
| JP4844619B2 (ja) | 半導体メモリ装置 | |
| JPH11212660A (ja) | 参照電圧発生回路 | |
| EP0718741B1 (en) | Voltage regulator for an output driver with reduced output impedance | |
| JP3398564B2 (ja) | 半導体装置 | |
| JP3315621B2 (ja) | 半導体装置の内部降圧電源回路 | |
| JP3596637B2 (ja) | 可調整電流源及びその制御方法 | |
| KR20030002421A (ko) | 내부 전원전압 발생장치 | |
| US5548241A (en) | Voltage reference circuit using an offset compensating current source | |
| JPH10312683A (ja) | 半導体メモリ素子の電圧調整回路 | |
| JP2002373942A (ja) | 半導体集積回路 | |
| JP6689152B2 (ja) | 半導体装置 | |
| US10958267B2 (en) | Power-on clear circuit and semiconductor device | |
| US8106689B2 (en) | Circuit for generating power-up signal of semiconductor memory apparatus | |
| US20220328090A1 (en) | Internal voltage generation circuit and semiconductor memory apparatus including the same | |
| TW200928662A (en) | Current mode logic circuit and control apparatus therefor | |
| US11075626B2 (en) | Power-on clear circuit and semiconductor device | |
| JP2000089837A (ja) | 基準電圧発生回路 | |
| US11720127B2 (en) | Amplifier and voltage generation circuit including the same | |
| JP2003168296A (ja) | リセット時の高電圧化を防止した基準電圧生成回路 | |
| US11942928B2 (en) | Semiconductor device, power-on reset circuit, and control method of semiconductor device | |
| US20230260585A1 (en) | Power circuit and method for providing power to electronic fuse circuit | |
| JP7401395B2 (ja) | 基準電圧生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020430 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |