JPH0757472A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0757472A JPH0757472A JP5201340A JP20134093A JPH0757472A JP H0757472 A JPH0757472 A JP H0757472A JP 5201340 A JP5201340 A JP 5201340A JP 20134093 A JP20134093 A JP 20134093A JP H0757472 A JPH0757472 A JP H0757472A
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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Abstract
(57)【要約】
【目的】外部電源電圧を降圧して内部電源電圧とする降
圧回路を含む半導体集積回路装置において、既存の端子
を用いて、内部の信号処理回路に外部電源電圧を与える
ことを可能にする。 【構成】出力信号Ｓ１のレベルが、ＳＲＡＭのライトイ
ネーブル信号▽ＷＥＯのレベルに応じて二値状態をとる
ようにされたレシーバ回路１と、出力信号ＶＥのレベル
が、信号Ｓ１のレベルに応じて、所定の内部電源電圧に
等しい値及び外部電源電圧ＶＥＥのいずれかに切換るよ
うにされたスイッチ回路３と、外部電源電圧ＶＥＥから
スイッチ回路３の出力信号ＶＥのレベルに等しい値の電
圧を生成し内部の信号処理回路に供給するようにされた
降圧回路４とを備える。レシーバ回路１の他方の入力端
に、ＳＲＡＭの通常動作時の信号▽ＷＥＯの“Ｌ”レベ
ルより更に低いレベルのリファレンス電圧Ｖref を与え
る。
圧回路を含む半導体集積回路装置において、既存の端子
を用いて、内部の信号処理回路に外部電源電圧を与える
ことを可能にする。 【構成】出力信号Ｓ１のレベルが、ＳＲＡＭのライトイ
ネーブル信号▽ＷＥＯのレベルに応じて二値状態をとる
ようにされたレシーバ回路１と、出力信号ＶＥのレベル
が、信号Ｓ１のレベルに応じて、所定の内部電源電圧に
等しい値及び外部電源電圧ＶＥＥのいずれかに切換るよ
うにされたスイッチ回路３と、外部電源電圧ＶＥＥから
スイッチ回路３の出力信号ＶＥのレベルに等しい値の電
圧を生成し内部の信号処理回路に供給するようにされた
降圧回路４とを備える。レシーバ回路１の他方の入力端
に、ＳＲＡＭの通常動作時の信号▽ＷＥＯの“Ｌ”レベ
ルより更に低いレベルのリファレンス電圧Ｖref を与え
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、外部から供給される電源電圧を降圧して内部
電源電圧として内部の信号処理回路に供給する降圧回路
を含む半導体集積回路装置に関する。
し、特に、外部から供給される電源電圧を降圧して内部
電源電圧として内部の信号処理回路に供給する降圧回路
を含む半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路の製造プロセス技術が発
達し回路素子が微細化されるにしたがい、その信頼性上
の問題から、例えば外部電源電圧５Ｖに対して内部に降
圧回路を設けて、３〜４Ｖに低下させて内部の信号処理
回路に供給する技術が一般的になりつつある。ところ
が、このような降圧電源電圧を用いると逆に、バーンイ
ンやエージング等のときに電圧加速ができず、寿命試験
を効率的に行うことができないというデメリットが生じ
る。
達し回路素子が微細化されるにしたがい、その信頼性上
の問題から、例えば外部電源電圧５Ｖに対して内部に降
圧回路を設けて、３〜４Ｖに低下させて内部の信号処理
回路に供給する技術が一般的になりつつある。ところ
が、このような降圧電源電圧を用いると逆に、バーンイ
ンやエージング等のときに電圧加速ができず、寿命試験
を効率的に行うことができないというデメリットが生じ
る。
【０００３】そこで、この問題を解決する手段として、
たとえば特開昭６４−８１０１９号公報や特開平３−１
４９８７６号公報或いは特開平３−１６０６９９号公報
に開示されているように、専用の外部端子を設けてこれ
に外部から制御信号を与えることにより、降圧動作の有
無或いはその降圧電圧の値を制御することが行われてい
る。
たとえば特開昭６４−８１０１９号公報や特開平３−１
４９８７６号公報或いは特開平３−１６０６９９号公報
に開示されているように、専用の外部端子を設けてこれ
に外部から制御信号を与えることにより、降圧動作の有
無或いはその降圧電圧の値を制御することが行われてい
る。
【０００４】図３は、上記特開昭６４−８１０１９号公
報に記載された半導体集積回路の回路図である。同図を
参照するとこの半導体集積回路では、バーンインや加速
試験などのために高い動作電源電圧が必要なときは、制
御専用の外部制御端子ＰＣに接地電位を与え、降圧回路
用制御回路内のトランジスタＱ２，Ｑ３をオフさせてト
ランジスタＱ１をオンさせることにより、内部電源端子
Ｖｄｄｉの電圧を概ね外部電源端子Ｖｄｄｏの電圧と等
電位にし、通常動作時の電源電圧よりも高くすることで
電圧加速させている。
報に記載された半導体集積回路の回路図である。同図を
参照するとこの半導体集積回路では、バーンインや加速
試験などのために高い動作電源電圧が必要なときは、制
御専用の外部制御端子ＰＣに接地電位を与え、降圧回路
用制御回路内のトランジスタＱ２，Ｑ３をオフさせてト
ランジスタＱ１をオンさせることにより、内部電源端子
Ｖｄｄｉの電圧を概ね外部電源端子Ｖｄｄｏの電圧と等
電位にし、通常動作時の電源電圧よりも高くすることで
電圧加速させている。
【０００５】また、特開平３−１４９８７６号公報記載
の半導体集積回路装置でも、図４に示すように、内部降
圧電源回路に制御専用の外部端子から制御信号Ｃを入力
しその降圧動作の有無を制御している。同図において、
トランジスタＱ４のゲート電極に与えられる基準電圧Ｖ
Ｒは、内部降圧電源回路の出力レベルＶＣＬを決定して
いる。電圧加速を行うときは、上記制御信号Ｃに接地電
位を与えてトランジスタＱ６をオフさせることにより、
トランジスタＱ４，Ｑ１及びＱ３のオフ状態に応じて出
力ＶＣＬをハイインピーダンス状態にする。このとき、
別の外部電源電圧線から電源電圧ＶＣＣＥを供給するこ
とで電圧加速が可能となる。
の半導体集積回路装置でも、図４に示すように、内部降
圧電源回路に制御専用の外部端子から制御信号Ｃを入力
しその降圧動作の有無を制御している。同図において、
トランジスタＱ４のゲート電極に与えられる基準電圧Ｖ
Ｒは、内部降圧電源回路の出力レベルＶＣＬを決定して
いる。電圧加速を行うときは、上記制御信号Ｃに接地電
位を与えてトランジスタＱ６をオフさせることにより、
トランジスタＱ４，Ｑ１及びＱ３のオフ状態に応じて出
力ＶＣＬをハイインピーダンス状態にする。このとき、
別の外部電源電圧線から電源電圧ＶＣＣＥを供給するこ
とで電圧加速が可能となる。
【０００６】一方、特開平３−１６０６９９号公報記載
の半導体集積回路装置では、制御専用の外部端子をもち
いることはせず、内部で発生させた制御信号により試験
モードを設定する。この集積回路装置の降圧回路部分
は、図５に示すように、基準電位発生回路ＶｒＧ，スイ
ッチ回路ＳＣ及び降圧回路ＶＤで構成されている。同図
において、通常動作には制御信号Ｔｅは“Ｌ”レベルと
なり、トランジスタＱ１４がオンして基準電位発生回路
ＶｒＧで発生した基準電位Ｖｒ１を降圧回路ＶＤに伝
え、内部電源電圧Ｖｃｄは基準電位Ｖｒ１に等しい電圧
になる。次に試験モード時、制御信号Ｔｅは“Ｈ”レベ
ルとなり、今度はトランジスタＱ１５がオンして基準電
位Ｖｒ２（＝外部電源電圧ＶＣＣ）を降圧回路ＶＤに伝
える。降圧回路の出力電圧Ｖｃｄは概ね外部電源電圧Ｖ
ＣＣと等しくなり電圧加速を行うことができる。
の半導体集積回路装置では、制御専用の外部端子をもち
いることはせず、内部で発生させた制御信号により試験
モードを設定する。この集積回路装置の降圧回路部分
は、図５に示すように、基準電位発生回路ＶｒＧ，スイ
ッチ回路ＳＣ及び降圧回路ＶＤで構成されている。同図
において、通常動作には制御信号Ｔｅは“Ｌ”レベルと
なり、トランジスタＱ１４がオンして基準電位発生回路
ＶｒＧで発生した基準電位Ｖｒ１を降圧回路ＶＤに伝
え、内部電源電圧Ｖｃｄは基準電位Ｖｒ１に等しい電圧
になる。次に試験モード時、制御信号Ｔｅは“Ｈ”レベ
ルとなり、今度はトランジスタＱ１５がオンして基準電
位Ｖｒ２（＝外部電源電圧ＶＣＣ）を降圧回路ＶＤに伝
える。降圧回路の出力電圧Ｖｃｄは概ね外部電源電圧Ｖ
ＣＣと等しくなり電圧加速を行うことができる。
【０００７】ここで、上記構成の降圧回路部を、例え
ば、ダイナミック型ＲＡＭに適用する場合には、図５中
の制御信号Ｔｅは、このＲＡＭに外部から起動制御信号
として供給されるロウアドレスストローブ信号、カラム
アドレスストローブ信号及びライトイネーブル信号の組
合せにより、各種のタイミング信号を発生するタイミン
グ発生回路（図示せず）内で発生される。従って、試験
モード設定、言い換えれば降圧動作の有無制御のための
外部制御端子は特に必要ない。尚、電圧加速時に降圧回
路ＶＤの出力電圧を電源電圧Ｖｃｃに設定するための基
準電位Ｖｒ２を、アドレス入力端子の一つＡ０を介して
外部から与えることによって、試験モード時の降圧回路
出力電圧を任意に設定することができる。
ば、ダイナミック型ＲＡＭに適用する場合には、図５中
の制御信号Ｔｅは、このＲＡＭに外部から起動制御信号
として供給されるロウアドレスストローブ信号、カラム
アドレスストローブ信号及びライトイネーブル信号の組
合せにより、各種のタイミング信号を発生するタイミン
グ発生回路（図示せず）内で発生される。従って、試験
モード設定、言い換えれば降圧動作の有無制御のための
外部制御端子は特に必要ない。尚、電圧加速時に降圧回
路ＶＤの出力電圧を電源電圧Ｖｃｃに設定するための基
準電位Ｖｒ２を、アドレス入力端子の一つＡ０を介して
外部から与えることによって、試験モード時の降圧回路
出力電圧を任意に設定することができる。
【０００８】
【発明が解決しようとする課題】上記特開昭６４−８１
０１９号公報や特開平３−１４９８７６号公報に記載さ
れるような、降圧回路を内蔵する半導体集積回路におい
て、内部降圧回路の動作・非動作を制御専用の外部端子
をもちいて制御する従来の制御方法では、そのための専
用の外部端子及びパッドを準備しなければならない。そ
の結果、この集積回路をパッケージに搭載する場合、専
用ピンが必要となりパッケージも大きくなる。又、ボー
ドへの実装に際しても、そのボード上に占めるスペース
がその分、大きくなってしまう。
０１９号公報や特開平３−１４９８７６号公報に記載さ
れるような、降圧回路を内蔵する半導体集積回路におい
て、内部降圧回路の動作・非動作を制御専用の外部端子
をもちいて制御する従来の制御方法では、そのための専
用の外部端子及びパッドを準備しなければならない。そ
の結果、この集積回路をパッケージに搭載する場合、専
用ピンが必要となりパッケージも大きくなる。又、ボー
ドへの実装に際しても、そのボード上に占めるスペース
がその分、大きくなってしまう。
【０００９】一方、特開平３−１６０６９９号公報に開
示された発明によれば、試験モードの設定及びその試験
電圧値を、外部端子を増すことなく制御することができ
る。しかしこの場合、試験モードの設定には集積回路の
起動制御信号を試験モード用に組合せて固定しなければ
ならず、又、少くとも一つの外部端子への入力レベルを
試験電圧に固定しなければならないので、その集積回路
の動作状態（例えばダイナミック型ＲＡＭにおけるダイ
ナミック動作）における電圧加速を行うことができな
い。
示された発明によれば、試験モードの設定及びその試験
電圧値を、外部端子を増すことなく制御することができ
る。しかしこの場合、試験モードの設定には集積回路の
起動制御信号を試験モード用に組合せて固定しなければ
ならず、又、少くとも一つの外部端子への入力レベルを
試験電圧に固定しなければならないので、その集積回路
の動作状態（例えばダイナミック型ＲＡＭにおけるダイ
ナミック動作）における電圧加速を行うことができな
い。
【００１０】従って本発明は、外部電源電圧を降圧して
内部の信号処理回路に供給する降圧回路を備えた半導体
集積回路装置であって、電圧加速試験を行うための制御
専用の外部端子を必要とせず、しかもその電圧加速試験
を通常の動作状態で行うことができるようにされた半導
体集積回路装置を提供することを目的とするものであ
る。
内部の信号処理回路に供給する降圧回路を備えた半導体
集積回路装置であって、電圧加速試験を行うための制御
専用の外部端子を必要とせず、しかもその電圧加速試験
を通常の動作状態で行うことができるようにされた半導
体集積回路装置を提供することを目的とするものであ
る。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、外部から与えられた電源電圧を所定電圧に降圧
して得た降圧電圧を内部の信号処理回路に内部電源電圧
として供給する降圧回路を備える半導体集積回路装置に
おいて、前記降圧回路の出力電圧値が、この半導体集積
回路装置の本来の信号処理動作に供せられる外部端子の
一つに外部から与えられる信号のレベルに応じて、前記
所定電圧値及びこれとは異なる値のいずれかに切換え可
能であるようにされたことを特徴とする。
装置は、外部から与えられた電源電圧を所定電圧に降圧
して得た降圧電圧を内部の信号処理回路に内部電源電圧
として供給する降圧回路を備える半導体集積回路装置に
おいて、前記降圧回路の出力電圧値が、この半導体集積
回路装置の本来の信号処理動作に供せられる外部端子の
一つに外部から与えられる信号のレベルに応じて、前記
所定電圧値及びこれとは異なる値のいずれかに切換え可
能であるようにされたことを特徴とする。
【００１２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明をスタティック型
ＲＡＭ（ＳＲＡＭ）に適用した一実施例における、降圧
回路の部分を示す回路図である。
を参照して説明する。図１は、本発明をスタティック型
ＲＡＭ（ＳＲＡＭ）に適用した一実施例における、降圧
回路の部分を示す回路図である。
【００１３】同図を参照すると、この降圧回路部分で
は、このＳＲＡＭの外部端子の一つであるライトイネー
ブル端子（図示せず）に入力されたライトイネーブル信
号▽ＷＥＯ（▽は、反転を示す上バーの代用。以下同
じ）が、ｎｐｎ型バイポーラトランジスタＱ２０のベー
ス電極に入力される。
は、このＳＲＡＭの外部端子の一つであるライトイネー
ブル端子（図示せず）に入力されたライトイネーブル信
号▽ＷＥＯ（▽は、反転を示す上バーの代用。以下同
じ）が、ｎｐｎ型バイポーラトランジスタＱ２０のベー
ス電極に入力される。
【００１４】トランジスタＱ２０のエミッタ電極から
は、入力信号▽ＷＥＯのレベルからこのトランジスタＱ
２０のベース・エミッタ間電圧Ｖf １段分だけ下った信
号▽ＷＥＩが出力され、差動アンプ型レシーバ回路１に
入力される。レシーバ回路１のもう一方の入力端には、
リファレンス電圧Ｖref が入力される。このリファレン
ス電圧Ｖref の値は、後の動作説明で明らかにするよう
に、Ｖref ＝−３．０Ｖに設定されている。
は、入力信号▽ＷＥＯのレベルからこのトランジスタＱ
２０のベース・エミッタ間電圧Ｖf １段分だけ下った信
号▽ＷＥＩが出力され、差動アンプ型レシーバ回路１に
入力される。レシーバ回路１のもう一方の入力端には、
リファレンス電圧Ｖref が入力される。このリファレン
ス電圧Ｖref の値は、後の動作説明で明らかにするよう
に、Ｖref ＝−３．０Ｖに設定されている。
【００１５】レシーバ回路１の出力信号Ｓ１は、インバ
ータ２を介して、スイッチ回路３に入力される。このス
イッチ回路３の出力信号ＶＥのレベルは、レシーバ回路
１の出力信号Ｓ１のレベルに応じて、二値状態のいずれ
かの状態となる。
ータ２を介して、スイッチ回路３に入力される。このス
イッチ回路３の出力信号ＶＥのレベルは、レシーバ回路
１の出力信号Ｓ１のレベルに応じて、二値状態のいずれ
かの状態となる。
【００１６】スイッチ回路３の出力信号ＶＥは後段の降
圧回路４に入力され、降圧回路４の出力電圧レベル、す
なわち、このＳＲＡＭの内部の信号処理回路の電源電圧
レベルを決める。
圧回路４に入力され、降圧回路４の出力電圧レベル、す
なわち、このＳＲＡＭの内部の信号処理回路の電源電圧
レベルを決める。
【００１７】以下に上述の降圧回路部分の動作について
説明する。図１において、この降圧回路部分が通常のＥ
ＣＬ回路動作をしているとき、ライトイネーブル信号▽
ＷＥＯの“Ｈ”レベル及び“Ｌ”レベルはそれぞれ、−
０．９Ｖ及び−１．７Ｖである。ＳＲＡＭは通常の動作
状態において、信号▽ＷＥＯが“Ｈ”レベル（−０．９
Ｖ）のとき「読出し状態」となり、“Ｌ”レベル（−
１．７Ｖ）のとき「書込み状態」となる。このときレシ
ーバ回路１は差動アンプとして働き、その出力信号Ｓ１
は、ライトイネーブル信号▽ＷＥＯが“Ｈ”レベルで
も、“Ｌ”レベルでも常に“Ｌ”レベルのままである。
信号Ｓ１はインバータ２で反転され“Ｈ”レベルの信号
Ｓ2 として、スイッチ回路３に入力される。ｎＭＯＳト
ランジスタＭｎ１及びｐＭＯＳトランジスタＭｐ１はこ
の“Ｈ”レベル信号Ｓ２によってオンし、一方、ｎＭＯ
ＳトランジスタＭｎ２はオフする。したがって、スイッ
チ回路３出力ＶＥは、定電圧ＶＢＯと抵抗Ｒ１，Ｒ２で
決まるレベルからｎｐｎバイポーラトランジスタＱ２１
のベース・エミッタ間電圧Ｖf 一段分下がったレベルに
なる。このレベルはＳＲＡＭの通常動作における内部降
圧レベルの−３．３Ｖになるように設定する。この値
は、外部電源電圧線５の電圧ＶＥＥ＝−５Ｖに対して
１．７Ｖ高い値である。降圧回路４はスイッチ回路３の
出力信号ＶＥを受けて、内部電源電圧線６に信号ＶＥの
レベルと同じ−３．３Ｖに降圧された内部電源電圧ＶＥ
ＥＭを供給する。
説明する。図１において、この降圧回路部分が通常のＥ
ＣＬ回路動作をしているとき、ライトイネーブル信号▽
ＷＥＯの“Ｈ”レベル及び“Ｌ”レベルはそれぞれ、−
０．９Ｖ及び−１．７Ｖである。ＳＲＡＭは通常の動作
状態において、信号▽ＷＥＯが“Ｈ”レベル（−０．９
Ｖ）のとき「読出し状態」となり、“Ｌ”レベル（−
１．７Ｖ）のとき「書込み状態」となる。このときレシ
ーバ回路１は差動アンプとして働き、その出力信号Ｓ１
は、ライトイネーブル信号▽ＷＥＯが“Ｈ”レベルで
も、“Ｌ”レベルでも常に“Ｌ”レベルのままである。
信号Ｓ１はインバータ２で反転され“Ｈ”レベルの信号
Ｓ2 として、スイッチ回路３に入力される。ｎＭＯＳト
ランジスタＭｎ１及びｐＭＯＳトランジスタＭｐ１はこ
の“Ｈ”レベル信号Ｓ２によってオンし、一方、ｎＭＯ
ＳトランジスタＭｎ２はオフする。したがって、スイッ
チ回路３出力ＶＥは、定電圧ＶＢＯと抵抗Ｒ１，Ｒ２で
決まるレベルからｎｐｎバイポーラトランジスタＱ２１
のベース・エミッタ間電圧Ｖf 一段分下がったレベルに
なる。このレベルはＳＲＡＭの通常動作における内部降
圧レベルの−３．３Ｖになるように設定する。この値
は、外部電源電圧線５の電圧ＶＥＥ＝−５Ｖに対して
１．７Ｖ高い値である。降圧回路４はスイッチ回路３の
出力信号ＶＥを受けて、内部電源電圧線６に信号ＶＥの
レベルと同じ−３．３Ｖに降圧された内部電源電圧ＶＥ
ＥＭを供給する。
【００１８】次に、内部降圧を制御してこのＳＲＡＭに
電圧加速試験を施す場合は、ライトイネーブル信号▽Ｗ
ＥＯの入力レベルを通常動作時の“Ｌ”レベル（−１．
７Ｖ）よりもさらに低い−３．０Ｖにする。このとき、
レシーバ回路１への入力信号▽ＷＥ１は−３．０Ｖより
トランジスタＱ２０のベース・エミッタ間電圧Ｖf だけ
下って、−３．０Ｖ以下になるので、レシーバ回路１の
出力信号Ｓ１は“Ｈ”レベルとなり、スイッチ回路２へ
の入力信号Ｓ２はインバータ２を介して“Ｌ”レベルと
なる。従って、スイッチ回路３内のＭＯＳトランジスタ
Ｍｎ１，Ｍｐ１はオフし、トランジスタＭｎ２はオンす
る。この結果、このスイッチ回路３の出力信号ＶＥのレ
ベルは、外部電源電位ＶＥＥ（＝−５Ｖ）付近に下が
る。降圧回路４が供給する内部電源電圧ＶＥＥＭのレベ
ルはこのレベルをうけて外部電源電圧レベルＶＥＥに概
ね等しくなり、内部の信号処理回路（図示せず）に電圧
加速に必要な高電界が供給される。
電圧加速試験を施す場合は、ライトイネーブル信号▽Ｗ
ＥＯの入力レベルを通常動作時の“Ｌ”レベル（−１．
７Ｖ）よりもさらに低い−３．０Ｖにする。このとき、
レシーバ回路１への入力信号▽ＷＥ１は−３．０Ｖより
トランジスタＱ２０のベース・エミッタ間電圧Ｖf だけ
下って、−３．０Ｖ以下になるので、レシーバ回路１の
出力信号Ｓ１は“Ｈ”レベルとなり、スイッチ回路２へ
の入力信号Ｓ２はインバータ２を介して“Ｌ”レベルと
なる。従って、スイッチ回路３内のＭＯＳトランジスタ
Ｍｎ１，Ｍｐ１はオフし、トランジスタＭｎ２はオンす
る。この結果、このスイッチ回路３の出力信号ＶＥのレ
ベルは、外部電源電位ＶＥＥ（＝−５Ｖ）付近に下が
る。降圧回路４が供給する内部電源電圧ＶＥＥＭのレベ
ルはこのレベルをうけて外部電源電圧レベルＶＥＥに概
ね等しくなり、内部の信号処理回路（図示せず）に電圧
加速に必要な高電界が供給される。
【００１９】以上の動作におけるレシーバ回路１への入
力信号▽ＷＥ１、リファレンス電圧Ｖref 、スイッチ回
路３の出力信号ＶＥ及び降圧回路４の出力電圧ＶＥＥＭ
のレベルの関係を図２に示す。同図において、電圧Ｖ
１，Ｖ２はそれぞれ、通常のＥＣＬ入力の“Ｈ”レベル
（この場合は、−０．９Ｖ）、“Ｌ”レベル（同、−
１．７Ｖ）からトランジスタＱ２０のベース・エミッタ
間電圧Ｖf 一段分下がったレベルである。電圧Ｖ３はリ
ファレンス電圧Ｖref （−３．０Ｖ）に対して４００〜
８００ｍＶ程度のマージンをもつよう、−３．０Ｖから
ベース・エミッタ間電圧Ｖf 一段分下がったレベルに設
定する。レシーバ回路１への入力信号▽ＷＥ１のレベル
がリファレンス電圧Ｖref を下まわり、電圧Ｖ３のレベ
ルに達すれば、このＳＲＡＭは内部降圧の制御モードに
はいり、信号ＶＥ及び内部電源電圧ＶＥＥＭは外部電源
電位ＶＥＥに等しくなる。
力信号▽ＷＥ１、リファレンス電圧Ｖref 、スイッチ回
路３の出力信号ＶＥ及び降圧回路４の出力電圧ＶＥＥＭ
のレベルの関係を図２に示す。同図において、電圧Ｖ
１，Ｖ２はそれぞれ、通常のＥＣＬ入力の“Ｈ”レベル
（この場合は、−０．９Ｖ）、“Ｌ”レベル（同、−
１．７Ｖ）からトランジスタＱ２０のベース・エミッタ
間電圧Ｖf 一段分下がったレベルである。電圧Ｖ３はリ
ファレンス電圧Ｖref （−３．０Ｖ）に対して４００〜
８００ｍＶ程度のマージンをもつよう、−３．０Ｖから
ベース・エミッタ間電圧Ｖf 一段分下がったレベルに設
定する。レシーバ回路１への入力信号▽ＷＥ１のレベル
がリファレンス電圧Ｖref を下まわり、電圧Ｖ３のレベ
ルに達すれば、このＳＲＡＭは内部降圧の制御モードに
はいり、信号ＶＥ及び内部電源電圧ＶＥＥＭは外部電源
電位ＶＥＥに等しくなる。
【００２０】以上の説明は、制御信号としてこのＳＲＡ
Ｍのライトイネーブル信号▽ＷＥＯを用いた例について
行なった。この場合、内部降圧を制御して電圧加速を行
うにはライトイネーブル信号▽ＷＥＯを“Ｌ”レベルに
するので、ＳＲＡＭは常に書込み状態となる。つまり、
バーンインなどで電圧加速を行うときは常に書込み状態
で行うことになる。本実施例において、書込み状態でも
読出し状態でもバーンインを行う必要があるときは、制
御信号入力用の外部端子としてライトイネーブル端子を
用いるのに代えてデータ入力端子を用いれば、いずれの
状態でも電圧加速を行うことができる。
Ｍのライトイネーブル信号▽ＷＥＯを用いた例について
行なった。この場合、内部降圧を制御して電圧加速を行
うにはライトイネーブル信号▽ＷＥＯを“Ｌ”レベルに
するので、ＳＲＡＭは常に書込み状態となる。つまり、
バーンインなどで電圧加速を行うときは常に書込み状態
で行うことになる。本実施例において、書込み状態でも
読出し状態でもバーンインを行う必要があるときは、制
御信号入力用の外部端子としてライトイネーブル端子を
用いるのに代えてデータ入力端子を用いれば、いずれの
状態でも電圧加速を行うことができる。
【００２１】ここで、図１に示す降圧回路部分が動作す
るには、電源電圧ＶＥＥ、一定電圧Ｖref 、ＶＢＯが必
要であるが、これらはこのＳＲＡＭに与えられる電源電
圧から発生させ又は直接用いる。又、制御信号としてト
ランジスタＱ２０のベース電極に入力する信号の入力用
端子としては上述のとおり、ライトイネーブル端子或い
はデータ入力端子などこのＳＲＡＭの本来の信号処理動
作に用いられる外部端子を用いることができる。従っ
て、本実施例においては、降圧回路部分の動作のために
何ら新しい外部端子を必要としない。
るには、電源電圧ＶＥＥ、一定電圧Ｖref 、ＶＢＯが必
要であるが、これらはこのＳＲＡＭに与えられる電源電
圧から発生させ又は直接用いる。又、制御信号としてト
ランジスタＱ２０のベース電極に入力する信号の入力用
端子としては上述のとおり、ライトイネーブル端子或い
はデータ入力端子などこのＳＲＡＭの本来の信号処理動
作に用いられる外部端子を用いることができる。従っ
て、本実施例においては、降圧回路部分の動作のために
何ら新しい外部端子を必要としない。
【００２２】一般に、制御端子が１本増えることで、例
えば両側にリード端子の出た形のパッケージではそのピ
ン数が２本増えることになる。仮に２８ピンのＳＯＪパ
ッケージが３０ピンのＳＯＪパッケージに変更されれ
ば、現状でのパッケージサイズの増加は長辺方向で１．
３ｍｍになり、面積的には７％の増加となる。本実施例
を用いれば、このような面積の増加をおさえ、より高密
度の実装が実現できる。
えば両側にリード端子の出た形のパッケージではそのピ
ン数が２本増えることになる。仮に２８ピンのＳＯＪパ
ッケージが３０ピンのＳＯＪパッケージに変更されれ
ば、現状でのパッケージサイズの増加は長辺方向で１．
３ｍｍになり、面積的には７％の増加となる。本実施例
を用いれば、このような面積の増加をおさえ、より高密
度の実装が実現できる。
【００２３】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、本来の信号処理動作に用いられる既存の外
部端子に通常の信号入力レベルの範囲とは異なる入力レ
ベルの信号を与えることで、内部降圧を直接制御し、外
部電源電圧を内部の信号処理回路に与えることができる
ように構成されている。これにより本発明によれば、既
存の外部端子を利用してエージングやバーンインでの電
圧加速が可能となる。従って制御専用の外部端子を新た
に設ける必要はなく、パッケージのピン数に影響しな
い。しかも、通常の動作状態での電圧加速が可能にな
る。
回路装置は、本来の信号処理動作に用いられる既存の外
部端子に通常の信号入力レベルの範囲とは異なる入力レ
ベルの信号を与えることで、内部降圧を直接制御し、外
部電源電圧を内部の信号処理回路に与えることができる
ように構成されている。これにより本発明によれば、既
存の外部端子を利用してエージングやバーンインでの電
圧加速が可能となる。従って制御専用の外部端子を新た
に設ける必要はなく、パッケージのピン数に影響しな
い。しかも、通常の動作状態での電圧加速が可能にな
る。
【図１】本発明の一実施例における降圧回路部分の回路
図である。
図である。
【図２】図１に示す回路の各部の電位関係を示す図であ
る。
る。
【図３】従来の半導体集積回路装置における降圧回路の
一例の回路図である。
一例の回路図である。
【図４】従来の半導体集積回路における降圧回路の他の
例の回路図である。
例の回路図である。
【図５】従来の半導体集積回路装置における降圧回路の
更に他の例の回路図である。
更に他の例の回路図である。
１ レシーバ回路 ２ インバータ ３ スイッチ回路 ４ 降圧回路 ５ 外部電源電圧線 ６ 内部電源電圧線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｈ 7630−4Ｍ Ｇ１１Ｃ 11/34 ３７１ Ａ
Claims (3)
- 【請求項１】 外部から与えられた電源電圧を所定電圧
に降圧して得た降圧電圧を内部の信号処理回路に内部電
源電圧として供給する降圧回路を備える半導体集積回路
装置において、 前記降圧回路の出力電圧値が、この半導体集積回路装置
の本来の信号処理動作に供せられる外部端子の一つに外
部から与えられる信号のレベルに応じて、前記所定電圧
値及びこれとは異なる値のいずれかに切換え可能である
ようにされたことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記降圧回路は、 出力信号レベルが、前記外部端子の一つに与えられる前
記信号のレベルに応じて、二値状態をとるように構成さ
れた制御回路部と、 出力信号レベルが、前記制御回路部の出力信号レベルに
応じて、前記所定電圧値及びこれとは異る値のいずれか
に切り換るように構成されたスイッチ部と、 前記外部から与えられた電源電圧から前記スイッチ部の
前記出力信号レベルに等しい値の電圧を生成し、前記内
部の信号処理回路に内部電源電圧として供給するように
構成された降圧回路部とを含んでなることを特徴とする
半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記制御回路部が、 前記外部端子の一つに与えられる前記信号を、この半導
体集積回路装置の本来の信号処理動作時にその外部端子
に与えられる信号レベルの範囲外の一レベルをしきい値
として、二値状態のいずれの状態にあるかを識別し動作
するように構成されたことを特徴とする半導体集積回路
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201340A JPH0757472A (ja) | 1993-08-13 | 1993-08-13 | 半導体集積回路装置 |
| US08/288,778 US5557232A (en) | 1993-08-13 | 1994-08-11 | Semiconductor integrated circuit device having a control circuit for setting the test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201340A JPH0757472A (ja) | 1993-08-13 | 1993-08-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757472A true JPH0757472A (ja) | 1995-03-03 |
Family
ID=16439407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201340A Pending JPH0757472A (ja) | 1993-08-13 | 1993-08-13 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5557232A (ja) |
| JP (1) | JPH0757472A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088819A (en) * | 1997-01-09 | 2000-07-11 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device and method of testing the same |
| US6333879B1 (en) | 1998-06-11 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device operable in a plurality of test operation modes |
| CN1328726C (zh) * | 2004-07-12 | 2007-07-25 | 威盛电子股份有限公司 | 光学读取头取样介面系统 |
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| JP2743850B2 (ja) * | 1994-12-28 | 1998-04-22 | 日本電気株式会社 | データ処理装置 |
| KR100234389B1 (ko) * | 1996-09-13 | 1999-12-15 | 윤종용 | 전압 검출 회로 |
| JP3080015B2 (ja) * | 1996-11-19 | 2000-08-21 | 日本電気株式会社 | レギュレータ内蔵半導体集積回路 |
| JP3315621B2 (ja) * | 1997-04-11 | 2002-08-19 | 富士通株式会社 | 半導体装置の内部降圧電源回路 |
| JP3087839B2 (ja) * | 1997-08-28 | 2000-09-11 | 日本電気株式会社 | 半導体装置、そのテスト方法 |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
| JP2001057075A (ja) | 1999-08-17 | 2001-02-27 | Nec Corp | 半導体記憶装置 |
| DE19950541A1 (de) | 1999-10-20 | 2001-06-07 | Infineon Technologies Ag | Spannungsgenerator |
| US6185139B1 (en) * | 2000-01-12 | 2001-02-06 | Motorola, Inc. | Circuit and method for enabling semiconductor device burn-in |
| JP3908520B2 (ja) * | 2001-11-29 | 2007-04-25 | 富士通株式会社 | 半導体集積回路及び半導体集積回路のテスト方法 |
| US7248102B2 (en) * | 2005-01-20 | 2007-07-24 | Infineon Technologies Ag | Internal reference voltage generation for integrated circuit testing |
| KR100799109B1 (ko) * | 2006-06-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 소자 |
| CN104575620B (zh) * | 2014-09-26 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | 非挥发性存储器读数据速度的校准电路和校准方法 |
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1993
- 1993-08-13 JP JP5201340A patent/JPH0757472A/ja active Pending
-
1994
- 1994-08-11 US US08/288,778 patent/US5557232A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5557232A (en) | 1996-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |